KR20010085470A

KR20010085470A - 동기형 반도체 기억 장치 및 그 데이터 판독 방법

Info

Publication number: KR20010085470A
Application number: KR1020010008928A
Authority: KR
Inventors: 와타나베준
Original assignee: 아끼구사 나오유끼; 후지쯔 가부시끼가이샤
Priority date: 2000-02-25
Filing date: 2001-02-22
Publication date: 2001-09-07
Also published as: JP2001243770A; KR100678428B1; US20010017790A1; US6304492B2

Abstract

본 발명은 CAS 레이턴시가 「1」로 설정되었을 때의 접근 시간을 짧게 할 수 있는 동기형 반도체 기억 장치를 제공하는 것을 목적으로 한다.

제어 회로(37)는 미리 설정되는 CAS 레이턴시에 기초한 제어 신호(SC)를 전환 회로(36)로 출력하고, 전환 회로(36)는 그 제어 신호(SC)에 응답하여 CAS 레이턴시가 「2」이상으로 설정된 경우에는 레지스터 블록(35)으로부터의 신호(S2)를 출력 회로(38)로 공급하며, CAS 레이턴시가 「1」로 설정된 경우에는 리드 증폭기(34)로부터의 신호(S1)를 출력 회로(38)로 공급한다.

Description

동기형 반도체 기억 장치 및 그 데이터 판독 방법{SYNCHRONOUS SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR READING DATA}

본 발명은 동기형 반도체 기억 장치 및 그 데이터 판독 방법에 관한 것이다.

최근, 반도체 기억 장치의 한 종류로서, 셀 정보의 기록 동작 및 판독 동작을 클록 신호에 기초하여 제어하는 동기형 반도체 기억 장치(Synchronous DRAM, 이하 SDRAM이라 함)가 있다. 이러한 SDRAM에서는, 미리 설정되는 CAS(Column address strobe) 레이턴시(latency)에 기초하여 셀 정보의 판독 동작이 행해진다. SRDAM의 고속화에는 보다 적은 CAS 레이턴시에서의 접근 시간을 짧게 하는 것이 요구되고 있다.

종래, SDRAM은 외부 클록 신호에 동기하여 리드(read) 커맨드를 접수하고, 그것에 응답하여 메모리 셀로부터 판독한 셀 정보(데이터)를 외부 클록 신호에 동기하여 비트선, 센스 증폭기, 칼럼 게이트, 데이터 버스, 리드 증폭기, 출력 회로를 통해 외부 핀으로 출력한다. 더욱이, 도 12에 도시된 바와 같이, 리드증폭기(1)와 출력 회로(2) 사이에는 레지스터 블록(3)이 설치되고, 그 레지스터 블록(3)을 외부 클록 신호에 기초하여 래치 동작시킴으로써 미리 설정되는 CAS 레이턴시에 기초한 타이밍에서 데이터를 출력하도록 하고 있다.

레지스터 블록(3)은 병렬 접속된 3개의 레지스터(11, 12, 13)와, 이들에 대하여 직렬로 접속된 1개의 레지스터(14)와, 각 레지스터(11∼13)의 입출력 단자에 각각 접속된 트랜스퍼 게이트(Ti1, Ti2, Ti3, To1, To2, To3)로 구성되어 있다. 각 트랜스퍼 게이트(Ti1∼To3)는 CAS 레이턴시에 기초하여 생성되는 제어 신호(in1∼out3)에 응답하여 ON/OFF한다. 이에 따라, 리드 증폭기(1)로부터 레지스터 블록(3)으로 공급되는 데이터가 레지스터(11∼14)에 적절하게 래치됨으로써 외부 클록 신호(CLK)에 따른 타이밍에서 데이터가 출력 회로(2)를 통해 외부 핀으로 출력된다.

도 13은 CAS 레이턴시가 「3」으로 설정되었을 때의 동작 파형도이다.

외부 클록 신호(CLK)의 상승 엣지(시각 t1)에서 리드 커맨드를 접수하면, 리드 증폭기(1)는 메모리 셀로부터 판독된 데이터가 증폭된 신호(S1)를 출력한다. 레지스터 블록(3)은 우선 제어 신호(in1)에 의해 트랜스퍼 게이트(Ti1)는 ON되어 신호(S1)를 레지스터(11)에 래치하고, 다음에 제어 신호(out1)에 의해 트랜스퍼 게이트(To1)는 ON되어 리드 데이터를 레지스터(11)로부터 레지스터(14)로 전송한다. 이에 따라, 외부 클록 신호(CLK)에 기초한 시각 t4에 있어서 출력 데이터가 유효하게 된다. 또한, 병렬 접속된 3개의 레지스터(11∼13)는 판독 회로를 복수의 스테이지로 분할하고, 이들을 병렬 파이프라인 제어함으로써 높은 동작 주파수로써 연속 커맨드 입력을 가능하게 하고, 판독 제어를 용이하게 하기 위해서 설치되어 있다.

CAS 레이턴시가 「1」로 설정된 경우, 트랜스퍼 게이트(Ti1, To1)를 항상 ON으로 제어한다. 이에 따라, 리드 증폭기(1)로부터 출력된 리드 데이터는 레지스터(11, 14)를 통과하여 출력 회로(2)로 공급된다. 따라서, 시각 t2에서의 출력 데이터는 유효하게 된다.

그런데, CAS 레이턴시가 「1」로 설정된 경우, 리드 커맨드를 접수한 엣지로부터 1주기 다음의 엣지(도 13에서의 시각 t2)에서 출력 데이터를 유효하게 해야만 한다. 그러나, 리드 데이터의 출력 경로에 파이프라인 제어 등의 목적으로 레지스터 블록(3)이 설치되어 있기 때문에, 리드 커맨드를 접수하고 나서 데이터가 출력될 때까지의 시간(접근 시간)이 길어지게 된다. 이 때문에, 도 14에 도시된 바와 같이, 랜덤 액세스와 같이 리드 커맨드로부터 바로 데이터를 판독하기 위해 CAS 레이턴시를 「1」로 설정한 경우, 데이터를 유효하게 하는 시각에 대하여 내부 회로의 동작 속도 여유가 적어지고, 소정의 판독 속도를 만족할 수 없게 될 우려가 있었다.

본 발명은 상기 문제점을 해결하기 위해 이루어진 것으로, 그 목적은 CAS 레이턴시가 최소로 설정되었을 때의 접근 시간을 짧게 할 수 있는 동기형 반도체 기억 장치 및 그 데이터 판독 방법을 제공하는 것에 있다.

도 1은 제1 실시예의 동기형 반도체 기억 장치의 주요부 블록 회로도.

도 2는 레지스터 블록의 블록 회로도.

도 3은 레지스터의 회로도.

도 4는 제1 실시예의 제어 회로와 전환 회로의 회로도.

도 5는 제1 실시예의 동작 파형도.

도 6은 다른 레지스터 블록의 블록 회로도.

도 7은 제2 실시예의 동기형 반도체 기억 장치의 주요부 블록 회로도.

도 8은 압축 테스트 회로의 회로도.

도 9는 제2 실시예의 제어 회로의 회로도.

도 10은 제2 실시예의 동작 파형도.

도 11은 제2 실시예의 동작 파형도.

도 12는 종래의 동기형 반도체 기억 장치의 주요부 블록 회로도.

도 13은 종래예의 동작 파형도.

도 14는 레이턴시(latency)에 대응하는 데이터의 동작 파형도.

〈도면의 주요부분에 대한 부호의 설명〉

34 : 리드(read) 증폭기

38 : 출력 회로

35, 35a, 71 : 레지스터 블록

36 : 전환 회로

37a : 제어 회로

73 : 압축 테스트 회로

상기 목적을 달성하기 위해 청구범위 제1항에 기재된 발명은 메모리 셀로부터 판독된 데이터를 증폭하여 출력 회로로 공급하는 리드 증폭기와, 상기 리드 증폭기와 출력 회로 사이에 설치되고, 클록 신호에 기초하여 상기 리드 증폭기로부터의 신호를 래치하며, 그 래치 신호를 미리 설정된 레이턴시 정보에 기초한 타이밍에 의해 상기 출력 회로로 출력하는 레지스터 블록을 구비한 동기형 반도체 기억 장치에 있어서, 상기 레이턴시 정보가 제1 레이턴시 정보로 설정된 경우에 상기 판독 데이터가 상기 레지스터 블록을 바이패스하여 출력되도록 판독 경로를 전환하는 전환 제어 회로를 구비하였다.

청구범위 제2항에 기재된 발명과 같이, 상기 전환 제어 회로는 상기 레이턴시 정보에 기초한 제어 신호를 출력하는 제어 회로와, 상기 제어 신호에 기초하여 상기 리드 증폭기로부터의 제1 신호 또는 상기 레지스터 블록으로부터의 제2 신호를 상기 출력 회로로 공급하는 전환 회로로 구성된다.

청구범위 제3항에 기재된 발명과 같이, 상기 제어 회로는 상기 레이턴시 정보를 설정하기 위한 외부로부터의 입력 신호에 기초하여 상기 제어 신호를 생성한다.

청구범위 제4항에 기재된 발명과 같이, 상기 레지스터 블록은 테스트 모드시에 복수의 메모리로부터 판독된 데이터를 1개의 데이터로 압축하는 압축 테스트 기능을 구비하고, 상기 제어 회로는 상기 테스트 모드시에 상기 전환 회로가 상기 레지스터 블록으로부터의 신호를 상기 출력 회로로 출력하도록 상기 제어 신호를 생성한다.

청구범위 제5항에 기재된 발명은, 메모리 셀로부터의 판독 데이터를 외부 클록 신호에 기초하여 래치하고, 그 래치한 판독 데이터를 미리 설정된 레이턴시 정보에 기초한 타이밍에서 출력 회로로 출력하는 제1 신호 패스와, 메모리 셀로부터의 판독 데이터를 상기 출력 회로로 출력하는 상기 제1 신호 패스와는 다른 제2 신호 패스를 구비하고, 상기 레이턴시 정보에 의해 상기 제1 신호 패스와 제2 신호 패스를 전환하여 상기 판독 데이터를 상기 출력 회로를 통해 출력하도록 하였다.

청구범위 제6항에 기재된 발명과 같이, 상기 레이턴시 정보의 설정은 상기 메모리 셀로부터 데이터를 판독하기 위한 리드 커맨드보다 적어도 1클록 이상 전에 행하도록 하였다.

청구범위 제7항에 기재된 발명과 같이, 테스트 모드시에 상기 레이턴시 정보에 관계없이 상기 제1 신호 패스는 복수의 메모리로부터의 판독 데이터가 압축된 압축 데이터를 상기 출력 회로로 출력하도록 하였다.

상기 제1 신호 패스는 청구범위 제8항에 기재된 발명과 같이, 상기 제2 신호 패스보다 지연 시간이 길다.

청구범위 제9항에 기재된 발명은, 외부로부터의 입력 신호에 기초하여 레이턴시 정보를 래치하기 위한 제어 회로와, 메모리 셀로부터 판독된 데이터를 증폭하여 출력 회로로 공급하는 리드 증폭기와, 상기 리드 증폭기와 출력 회로 사이에 설치되고, 제1 제어 신호에 기초하여 상기 리드 증폭기로부터의 신호를 래치하며, 그 래치 신호를 상기 레이턴시 정보에 기초한 제2 제어 신호에 의해 상기 출력 회로로 출력하는 레지스터 블록을 구비한 동기형 반도체 기억 장치에 있어서, 상기 출력 회로에 결합되고, 상기 레이턴시 정보에 의한 상기 제어 회로로부터의 제어 신호에의해 제어되는 전환 회로를 구비하며, 상기 전환 회로의 한쪽 입력에는 제1 신호 경로인 상기 레지스터 블록의 출력이 입력되고, 다른 쪽 입력에는 상기 리드 증폭기로부터 상기 제1 제어 신호에 의해 제어되지 않는 제2 신호 경로가 접속되었다.

상기 제2 신호 경로는 청구범위 제10항에 기재된 발명과 같이, 상기 제1 신호 경로보다 회로 단수가 적다.

(제1 실시예)

이하, 본 발명을 구체화한 제1 실시예를 도 1 내지 도 5에 따라 설명한다.

도 1은 동기형 반도체 기억 장치(SDRAM)의 주요부 블록 회로도로서, 메모리 셀(31)로부터 외부 핀(39)가지의 데이터 판독 경로를 나타낸다. 메모리 셀(31)은 비트선(BL)을 통해 센스 증폭기(S/A: 32)에 접속되고, 그 센스 증폭기(32)는 칼럼 게이트(33) 및 데이터 버스(DB)를 통해 래치 기능을 갖는 리드 증폭기(34)에 접속되어 있다.

리드 증폭기(34)의 출력 단자에는 레지스터 블록(35)이 접속되고, 레지스터 블록(35)의 출력 단자에는 전환 회로(36)가 접속되어 있다. 전환 회로(36)는 2 입력의 전환 스위치로서, 제1 입력 단자에는 리드 증폭기(34)로부터의 제1 신호(S1)가 입력되고, 제2 입력 단자에는 레지스터 블록(35)으로부터의 제2 신호(S2)가 입력된다.

전환 회로(36)에는 제어 회로(37)로부터 제어 신호(SC)가 공급되고, 전환 회로(36)의 출력 단자에는 출력 회로(38)가 접속되어 있다. 즉, 리드 증폭기(34)와 출력 회로(38) 사이에는 레지스터 블록(35)과 전환 회로(36)가 접속되어 있다. 출력 회로(38)의 출력 단자는 외부 핀(39)에 접속되어 있다.

메모리 셀(31)은 외부로부터 리드 커맨드와 함께 부여되는 어드레스 신호에 기초하여 선택되고, 그 선택된 메모리 셀(31)로부터 판독된 데이터는 비트선(BL)을 통해 센스 증폭기(32)로 공급된다. 그리고, 리드 데이터는 센스 증폭기(32)로써 증폭되고, 어드레스 신호에 기초하여 칼럼 게이트(33)가 ON되면, 그 칼럼 게이트(33) 및 데이터 버스(DB)를 통해 리드 증폭기(34)로 공급된다.

리드 증폭기(34)는 공급된 신호를 증폭하고, 제1 신호(S1)를 출력한다. 레지스터 블록(35)은 제1 모드 레지스터(도시 생략)로 설정된 CAS 레이턴시에 기초한 제어 신호에 응답하여 신호(S1)를 래치하고, 제2 신호(S2)를 전환 회로(36)로 출력한다.

제어 회로(37)는 리드 커맨드에 앞서 도 4의 인버터 회로(55, 56)로 구성되는 제2 모드 레지스터(54)에 제1 모드 레지스터로 설정된 CAS 레이턴시에 따른 레벨을 설정한다. 그리고, 제어 회로(37)는 제1 모드 레지스터에 CAS 레이턴시가 「2」이상으로 설정된 경우와 CAS 레이턴시가 「1」로 설정된 경우의 각각에 따른 레벨을 갖는 제어 신호(SC)를 전환 회로(36)로 출력한다. 본 실시예에서는, 제어 회로(37)는 CAS 레이턴시가 「2」이상으로 설정된 경우에 L 레벨의 제어 신호(SC)를 출력하고, CAS 레이턴시가 「1」로 설정된 경우에 H 레벨의 제어 신호를 출력한다.

전환 회로(36)는 제어 신호(SC)에 응답하여 레지스터 블록(35)으로부터의 신호(S2) 또는 판독 증폭기(34)로부터의 신호(S1)를 출력 회로(38)로 출력한다. 본 실시예에서는, 전환 회로(36)는 H 레벨의 제어 신호(SC)에 응답하여 제1 신호(S1)를 출력하고, L 레벨의 제어 신호(SC)에 응답하여 제2 신호(S2)를 출력한다.

따라서, CAS 레이턴시가 「2」이상으로 설정된 경우에는 레지스터 블록(35)으로부터의 신호가 출력 회로(38)로 공급되고, CAS 레이턴시가 「1」로 설정된 경우에는 래치 기능을 갖는 리드 증폭기(34)로부터의 신호(S1)가 출력 회로(38)로 공급된다. 즉, 제1 모드 레지스터에서, CAS 레이턴시가 「1」로 설정된 경우, 데이터의 판독 경로는 레지스터 블록(35)을 바이패스한다. 이에 따라, CAS 레이턴시가 「1」로 설정된 경우, 리드 데이터는 레지스터 블록(35)을 통과하지 않기 때문에 그 만큼 접근 시간이 짧아진다.

도 2는 레지스터 블록(35)의 블록 회로도이다.

레지스터 블록(35)은 종래와 마찬가지로 병렬 접속된 3개의 레지스터(11, 12, 13)와, 이들에 대하여 직렬로 접속된 1개의 레지스터(14)와, 각 레지스터(11∼13)의 입출력 단자에 각각 접속된 트랜스퍼 게이트(Ti1, Ti2, Ti3, To1, To2, To3)로 구성되어 있다. 각 트랜스퍼 게이트(Ti1∼To3)는 CAS 레이턴시에 기초하여 생성되는 제어 신호(in1∼out3)에 응답하여 ON/OFF된다.

레지스터(11)는 도 3에 도시된 바와 같이, 인버터 회로(41, 42)로 구성되고, 양 인버터 회로(41, 42)는 링크형으로 접속되어 있다. 또한, 다른 레지스터(12∼14)의 구성은 레지스터(11)의 구성과 동일하므로, 도면 및 설명을 생략한다.

도 4는 제어 회로(37) 및 전환 회로(36)의 일례를 도시한 회로도이다.

제어 회로(37)는 NAND 회로(51), 스위치(52), 인버터 회로(53) 및 래치회로(제2 모드 레지스터: 54)로 구성되어 있다.

NAND 회로(51)는 다중 입력 회로로서, 외부로부터 공급되는 어드레스 신호에 기초하여 어드레스 버퍼로부터 어드레스 신호들(a1∼an)이 입력된다. NAND 회로(51)의 출력 단자는 스위치(52)를 통해 래치 회로(54)에 접속되어 있다. NAND 회로(51)는 CAS 레이턴시를 「1」로 설정하기 위한 어드레스 신호(a1∼an)에 응답하여 L 레벨의 신호(S11)를 출력하고, CAS 레이턴시를 「2」이상으로 설정하기 위한 어드레스 신호(a1∼an)에 응답하여 H 레벨의 신호(S11)를 출력한다.

스위치(52)는 병렬 접속된 P 채널 MOS 트랜지스터와 N 채널 MOS 트랜지스터로 이루어지고, NMOS 트랜지스터의 게이트에는 모드 레지스터 세트 신호(mrs)가 입력되며, PM0S 트랜지스터의 게이트에는 모드 레지스터 세트 신호(mrs)를 인버터 회로(53)에 의해 반전한 신호가 입력된다. 따라서, 스위치(52)는 모드 레지스터 세트 신호(mrs)에 응답하여 ON/OFF된다.

이 모드 레지스터 세트 신호(mrs)는 모드 레지스터에 CAS 레이턴시 등을 설정할 때에 액티브(본 실시예에서는 H 레벨)가 되는 신호이다. 그리고, 모드 레지스터를 세팅하는, 즉, 스위치(52)가 ON 상태 일 때, CAS 레이턴시에 따른 레벨을 갖는 신호가 래치 회로(54)로 공급된다.

래치 회로(54)는 링형으로 접속된 2개의 인버터 회로(55, 56)로 이루어지고, NAND 회로(51)로부터의 신호(S11)를 래치하며, 신호 S11 레벨의 반전 레벨을 갖는 신호(SC)를 출력한다.

이상과 같이, 제어 회로(37)는 모드 레지스터에 미리 설정되는 CAS 레이턴시에 따른 레벨을 갖도록 생성한 신호(SC)를 유지하면서 그 신호(SC)를 전환 회로(36)로 출력한다.

전환 회로(36)는 2개의 스위치(57, 58)와 인버터 회로(59)로 구성되고, 제1 스위치(57)는 레지스터 블록(35)과 출력 회로(38) 사이에 접속되며, 제2 스위치(58)는 리드 증폭기(34)와 출력 회로(38) 사이에 접속되어 있다(도 1 참조). 제1 스위치(57)는 PMOS 트랜지스터와 NMOS 트랜지스터를 병렬 접속하여 구성되고, PMOS 트랜지스터의 게이트에는 제어 신호(SC)가 입력되며, NMOS 트랜지스터의 게이트에는 인버터 회로(59)에 의해 제어 신호(SC)의 반전 신호가 입력된다. 제2 스위치(58)는 PMOS 트랜지스터와 NMOS 트랜지스터를 병렬 접속하여 구성되고, PMOS 트랜지스터의 게이트에는 인버터 회로(59)에 의해 제어 신호(SC)의 반전 신호가 입력되며, NMOS 트랜지스터의 게이트에는 제어 신호(SC)가 입력된다. 따라서, 제1 및 제2 스위치(57, 58)는 제어 신호(SC)에 응답하여 상보적으로 ON/OFF되고, ON 상태의 제1 또는 제2 스위치(57, 58)를 통해 제1 또는 제2 신호(S1, S2)가 출력된다. 또한, 양 스위치(57, 58)는 MOS 트랜지스터로써 구성되기 때문에 여기서의 신호 지연은 거의 없다.

다음에, 상술한 바와 같이 구성된 SDRAM에 대하여 CAS 레이턴시가 「1」로 설정된 데이터 판독을 설명한다.

우선, SDRAM은 모드 레지스터 세트 커맨드를 접수하면, 그 때에 입력되고 있는 어드레스 신호(a1∼an)에 기초하여 CAS 레이턴시 등을 모드 레지스터로 설정한다.

이 때, 제어 회로(37)는 설정되는 CAS 레이턴시에 따른 레벨을 갖는 제어 신호(SC)를 전환 회로(36)에 출력하고, 전환 회로(36)는 그 제어 신호(SC)에 응답하여 도 4의 제1 스위치(57)를 OFF로 제어하며, 제2 스위치(58)를 ON으로 제어한다.

다음에, 도 5에 도시된 바와 같이, 외부 클록 신호(CLK)의 상승 엣지에 응답하여 리드 커맨드가 접수되면 SDRAM은 메모리 셀(31)로부터 데이터를 판독하고, 그 리드 데이터는 래치 기능을 갖는 리드 증폭기(34)로부터 출력된다.

그리고, 도 4의 제2 스위치(58)가 ON으로 제어되고 있기 때문에 리드 증폭기(34)로부터 출력된 리드 데이터는 전환 회로(36)를 통해 출력 회로(38)에 공급된다. 그 결과, 리드 커맨드를 접수한 클록 신호(CLK)의 상승으로부터 tCAC 시간 경과 후에 외부 핀(39)으로 리드 데이터가 출력된다.

이에 대하여, 종래의 판독 경로에서는, 리드 데이터가 반드시 레지스터 블록(3)을 통과하기 때문에 그 레지스터(3)에서 신호 지연을 받는다. 그 때문에, 외부 핀에 있어서 리드 커맨드를 접수한 클록 신호(CLK)의 상승에서부터 외부 핀으로 리드 데이터가 출력될 때까지의 시간(tCAC)은 본 실시예의 시간보다 길다.

이상 기술한 바와 같이, 본 실시예에 따르면, 이하의 효과를 발휘한다.

(1) 제어 회로(37)는 미리 설정되는 CAS 레이턴시에 기초한 제어 신호(SC)를 전환 회로(36)로 출력하고, 전환 회로(36)는 그 제어 신호(SC)에 응답하여 CAS 레이턴시가 「2」이상으로 설정된 경우에는 레지스터 블록(35)으로부터의 신호(S2)를 출력 회로(38)로 공급하며, CAS 레이턴시가 「1」로 설정된 경우에는 래치 기능을 갖는 리드 증폭기(34)로부터의 신호(S1)를 출력 회로(38)로 공급하도록 하였다. 그결과, CAS 레이턴시가 「1」로 설정된 경우의 접근 시간을 레지스터 블록(35)을 통과하지 않는 만큼 단축될 수 있다.

(2) 제어 회로(37)는 모드 레지스터 세트 커맨드에 기초하여 CAS 레이턴시를 설정하기 위한 어드레스 신호(a1∼an)에 기초하여 제어 신호(SC)를 생성하는 동시에 그 제어 신호(SC)를 래치하도록 하였다. 그 결과, 리드 커맨드를 접수할 때, 전환 회로(36)는 제어 신호(SC)에 응답하여 리드 증폭기(34)로부터의 신호(S1)를 출력 회로(38)로 공급하도록 판독 경로를 전환하기 때문에 데이터의 판독시에 경로의 전환이 불필요하므로 고속 판독을 행할 수 있다.

또한, 상기 실시예는 이하의 형태로 변경하여도 양호하다.

상기 실시예의 레지스터 블록(35)의 구성을 적절하게 변경하여 실시하여도 양호하다. 예컨대, 도 6에 도시된 바와 같이, 레지스터 블록(35a)을 직렬로 접속한 2개의 레지스터(61, 62)와, 레지스터(61)의 입출력 단자에 접속한 트랜스퍼 게이트(63, 64)로 구성하여도 양호하다. 이 구성에 있어서, CAS 레이턴시가 「2」이상으로 설정된 경우에는, 클록 신호(CLK1, CLK2)에 의해 게이트(63, 64)를 적절하게 ON/OFF로 제어하여 리드 데이터를 레지스터(61, 62)에 래치시킨다. 그리고, CAS 레이턴시가 「1」로 설정된 경우에는, 리드 증폭기(34)로부터 출력되는 리드 데이터는 전환 회로(36)에 의해 레지스터 블록(35a)을 바이패스하여 출력 회로(38)로 공급되기 때문에 리드 데이터의 접근 시간이 짧아진다.

더욱이, 상기 실시예에서, 전환 회로(36)는 트랜스퍼 게이트(57, 58)를 이용하여 구성하였지만, 다중 입력 논리 게이트를 이용하여 전환 회로를 구성하도록 하여도 좋다.

(제2 실시예)

이하, 본 발명을 구체화한 제2 실시예를 도 7 내지 도 11에 따라 설명한다.

또한, 설명의 편의상, 제1 실시예와 같은 구성에 대해서는 동일한 부호를 붙여 그 설명을 일부 생략한다.

도 7은 동기형 반도체 기억 장치(SDRAM)의 주요부 블록 회로도로서, 메모리 셀(31)로부터 외부 핀(39)까지의 데이터 판독 경로를 나타낸다.

본 실시예의 SDRAM에서는 래치 기능을 갖는 판독 증폭기(34)와 출력 회로(38) 사이에 레지스터 블록(71)과 전환 회로(36)가 접속되어 있다. 이 레지스터 블록(71)은 테스트를 위한 기능을 갖고 있다. 즉, 레지스터 블록(71)은 도 2의 레지스터 블록(35)의 구성으로 이루어진 레지스터군(72)과, 압축 테스트 회로(73)를 구비한다.

버스 폭이 확대되어 다수 비트로써 데이터의 입출력을 행하는 SDRAM에 있어서, 압축 테스트 회로(73)는 다수 비트의 데이터를 압축하여 1개의 외부 핀으로 출력하여 그 출하전의 동작 시험에 관한 시험 시간을 단축시키기 때문에 설치되어 있다. 압축 테스트는 복수의 메모리 셀에 대하여 동일한 데이터를 기록하고, 각 메모리 셀로부터 판독한 복수 비트에 대해 일치 여부를 판정하고, 그 판정 결과를 1 비트의 데이터로서 출력한다. 이 출력 데이터는 예컨대 다비트의 출력 데이터가 전부 일치하면 「0」이 출력되고, 일치하지 않으면 「1」이 출력된다. 따라서, 압축 테스트에 의한 동작 시험에서는, 1 비트의 출력 데이터에 의해 버스폭 만큼의 셀 정보를 일괄적으로 판정할 수 있기 때문에 동작 시험에 소요되는 시간이 짧아진다.

본 실시예에 있어서, 압축 테스트 회로(73)는 4 비트의 리드 데이터를 압축한다. 즉, 도 7에 도시된 레지스터군(72)과 동일한 회로가 그 외에 3 개 더 설치되어 있고, 각 레지스터군(72)으로부터 4 비트의 리드 데이터(rb0, rb1, rb2, rb3)가 압축 테스트 회로(73)로 공급된다. 또한, 압축 테스트 회로(73)에는 압축 테스트 신호(test)가 공급된다. 그리고, 압축 테스트 회로(73)는 압축 테스트 신호(test)가 액티브 압축 테스트 모드일 경우, 리드 데이터(rb0∼rb4)를 압축한 신호(S2a)를 출력하고, 신호(test)가 인액티브 통상 모드일 경우, 리드 데이터(rb0)와 동일한 레벨을 갖는 신호(S2)를 출력한다.

리드 증폭기(34)와 전환 회로(36) 사이에는 직렬 접속 2단 인버터 회로(74, 75)가 접속되어 있다. 이에 따라, 리드 증폭기(34)로부터 출력되는 신호(S1)를 버퍼한 신호(S1a)를 전환 회로(36)를 통해 출력 회로(38)로 공급한다. 또한, 리드 증폭기(34)와 전환 회로(36) 사이에 설치되는 회로에 있어서, 직렬 접속 2단 인버터 회로(74, 75)에 한정되지 않고, 그 밖의 소자를 이용하여도 좋다.

도 8은 압축 테스트 회로(73)의 회로도를 나타낸다.

압축 테스트 회로(73)는 인버터 회로(81∼83)와, 2 입력 NAND 회로(84∼87)와, 4 입력 NAND 회로(88) 및 4 입력 NOR 회로(89)를 구비하고 있다. 인버터 회로(81)에는 리드 데이터(rb0)가 입력되고, 출력 단자는 NAND 회로(88)와 NOR 회로(89)의 입력 단자에 접속되어 있다. 3개의 NAND 회로(84∼86)에는 각각 리드 데이터(tb1∼rb3)가 입력되는 동시에 테스트 신호(test)가 공통으로 입력되고, 출력단자는 NAND 회로(88)와 NOR 회로(89)의 입력 단자에 접속되어 있다.

NAND 회로(88)의 출력 단자는 NAND 회로(87)의 입력 단자에 접속되고, NOR 회로(89)의 출력 단자는 인버터 회로(82)의 입력 단자에 접속되며, 그 인버터 회로(82)의 출력 단자는 NAND 회로(87)에 접속되어 있다. NAND 회로(87)의 출력 단자는 인버터 회로(83)의 입력 단자에 접속되고, 그 인버터 회로(83)로부터 신호(S2a)가 출력된다.

통상 모드일 때, 압축 테스트 회로(73)에는 인액티브(본 실시예에서는 L 레벨) 압축 테스트 신호(test)가 공급되고, 그 신호(test)에 응답하여 NAND 회로(84∼86)는 H 레벨의 신호를 출력한다. 이에 따라, 압축 테스트 회로(73)는 리드 데이터(rb0)의 레벨을 갖는 신호(S2a)를 출력한다.

한편, 압축 테스트 모드일 때, 압축 테스트 회로(73)에는 액티브(H 레벨) 압축 테스트 신호(test)가 공급되고, 그 테스트 신호(test)에 응답하여 각 NAND 회로(84∼86)는 입력되는 리드 데이터(rb1∼rb3)의 레벨에 따른 신호를 출력한다. 이에 따라, 압축 테스트 회로(73)는 전체 리드 데이터(rb0∼rb3)가 L 레벨 또는 H 레벨일 때에 L 레벨의 신호(S2a)를 출력하고, 리드 데이터(rb0∼rb3)의 레벨이 일치하지 않는 경우는 H 레벨의 신호(S2a)를 출력한다.

도 9는 제어 회로(37a)의 회로도를 나타낸다.

제어 회로(37a)는 제1 실시예의 제어 회로(37)의 구성(도 4 참조)에 부가하여 NAND 회로(91)와 인버터 회로(92, 93)를 구비하고 있다. NAND 회로(91)에는 래치 회로(54)로써 래치된 신호(S21)가 입력되는 동시에 인버터 회로(92)에 의해 테스트 신호(test)의 반전 신호가 입력된다. NAND 회로(91)의 출력 단자는 인버터 회로(93)의 입력 단자에 접속되고, 그 인버터 회로(93)로부터 신호(SC)가 출력된다.

다음에, 상술한 바와 같이 구성된 SDRAM의 통상 모드와 테스트 모드의 동작을 도 10, 도 11에 따라 설명한다.

[통상 모드]

SDRAM은 클록 신호(CLK)의 상승 엣지에 응답하여 모드 레지스터 세트 커맨드(MRS)를 접수하고, 그 때에 외부로부터 공급되는 어드레스 신호(A1∼An)에 기초하여 생성된 내부 어드레스 신호(a1∼an)에 의해 모드 레지스터에 CAS 레이턴시=1을 설정한다. 제어 회로(37a)의 래치 회로(54)는 내부 어드레스 신호(a1∼an)에 기초하여 H 레벨 신호를 출력한다. 그리고, 압축 테스트 신호(test)가 L 레벨이므로 제어 회로(37a)는 H 레벨의 제어 신호(SC)를 출력한다. 전환 회로(36)는 제어 신호(SC)에 응답하여 바이패스측, 즉, 리드 증폭기(34)로부터 공급되는 신호(S1a)를 출력 회로(38)로 전달하도록 동작한다.

그리고, SDRAM은 액티브 커맨드(ACT)를 접수한 후, 리드 커맨드(READ)를 접수하면, 그에 응답하여 메모리 셀로부터 데이터를 판독한다. 그리고, 전환 회로(36)가 리드 증폭기(34)로부터의 신호를 출력 회로(38)에 전달함으로써 리드 커맨드를 접수한 다음의 클록 신호(CLK)의 상승에 대하여 충분한 여유를 갖고 확정한 신호(Do)를 출력한다.

[압축 테스트 모드]

우선, SDRAM은 테스트 모드 엔트리 커맨드(TEST)를 접수하면, 압축 테스트신호(test)를 H 레벨로 한다. 이에 따라, 제어 회로(37a)는 L 레벨의 제어 신호(SC)를 출력하고, 전환 회로(36)는 레지스터 블록(71)으로부터의 신호(S2a)를 출력 회로(38)로 전달하도록 동작한다.

다음에, 모드 레지스터 세트 커맨드가 접수되면, SDRAM은 그 때에 외부로부터 공급되는 어드레스 신호(A1∼An)에 기초하여 생성한 내부 어드레스 신호(a1∼an)와, 모드 레지스트 세트 신호(mrs)에 기초하여 CAS 레이턴시를 「1」로 설정한다. 이때, 압축 테스트 신호(test)가 H 레벨이기 때문에 제어 회로(37a)는 제어 신호(SC)의 레벨을 변경하지 않는다.

그리고, SDRAM은 액티브 커맨드(ACT)를 접수한 후, 리드 커맨드(READ)를 접수하면, 그에 응답하여 메모리 셀로부터 데이터를 판독한다. 그리고, 전환 회로(36)가 레지스터 블록(71)으로부터의 신호를 출력 회로(38)로 전달함으로써 압축 테스트 회로(73)에 의해 리드 데이터를 압축한 신호(Do)가 외부 핀으로 출력된다.

(1) 레지스터 블록(71)은 압축 테스트 기능을 가지며, 제어 회로(37a)는 통상 동작 모드시에 CAS 레이턴시가 「1」로 설정되면, 메모리 셀로부터의 판독 데이터를 레지스터 블록(71)을 바이패스하여 출력 회로(38)로 공급한다. 이에 따라, 데이터 압축을 행하는 회로를 경유하지 않기 때문에 접근 시간을 단축시킬 수 있다.

(2) 제어 회로(37a)는 압축 테스트 모드시에 레지스터 블록(71)으로부터의 신호가 출력 회로(38)에 공급되도록 전환 회로(36)에 제어 신호(SC)를 출력하였기때문에 레이턴시 정보에 관계없이 압축 테스트가 가능해진다.

또한, 상기 실시예는 이하의 형태로 변경하여도 양호하다.

본 실시예의 압축 테스트 회로(73)는 4 비트의 판독 데이터를 1 비트의 신호로 압축하도록 하였지만, 2 비트 또는 4 비트 이상의 판독 데이터를 압축하는 압축 테스트 회로로 구체화하여 실시하여도 양호하다.

더욱이, 레지스터 블록의 부가 기능으로서, 전술한 압축 테스트 회로(73)에 한하지 않는다.

또한, 도 7에서 제2 신호 경로에 직렬 접속된 2단의 인버터 회로(74, 75)를 제1 실시예에 구비하여 구성하여도 좋다.

이상 상세히 설명한 바와 같이, 본 발명에 따르면, 레이턴시가 최소로 설정된 경우에 전환 제어 회로에 의해 레지스터 블록을 바이패스하여 판독 데이터를 출력하게 하였기 때문에 그 만큼 접근 시간을 짧게 할 수 있다.

Claims

메모리 셀로부터 판독된 데이터를 증폭하여 출력 회로로 공급하는 리드 증폭기와,

상기 리드 증폭기와 출력 회로 사이에 설치되고, 클록 신호에 기초하여 상기 리드 증폭기로부터의 신호를 래치하며, 그 래치 신호를 미리 설정된 레이턴시 정보에 기초한 타이밍에서 상기 출력 회로로 출력하는 레지스터 블록을 구비한 동기형 반도체 기억 장치로서,

상기 레이턴시 정보가 제1 레이턴시 정보로 설정된 경우에 상기 판독 데이터가 상기 레지스터 블록을 바이패스하여 출력되도록 판독 경로를 전환하는 전환 제어 회로를 구비한 것을 특징으로 하는 동기형 반도체 기억 장치.
제1항에 있어서, 상기 전환 제어 회로는,

상기 레이턴시 정보에 기초한 제어 신호를 출력하는 제어 회로와,

상기 제어 신호에 기초하여, 상기 리드 증폭기로부터의 제1 신호 또는 상기 레지스터 블록으로부터의 제2 신호를 상기 출력 회로로 공급하는 전환 회로로 구성된 것을 특징으로 하는 동기형 반도체 기억 장치.
제2항에 있어서, 상기 제어 회로는 상기 레이턴시 정보를 설정하기 위한 외부로부터의 입력 신호에 기초하여 상기 제어 신호를 생성하는 것을 특징으로 하는동기형 반도체 기억 장치.
제2항에 있어서, 상기 레지스터 블록은 테스트 모드시에 복수의 메모리로부터 판독된 데이터를 1개의 데이터로 압축하는 압축 테스트 기능을 구비하고,

상기 제어 회로는 상기 테스트 모드시에 상기 전환 회로가 상기 레지스터 블록으로부터의 신호를 상기 출력 회로로 출력하도록 상기 제어 신호를 생성하는 것을 특징으로 하는 동기형 반도체 기억 장치.
메모리 셀로부터의 판독 데이터를 외부 클록 신호에 기초하여 래치하고, 그 래치한 판독 데이터를 미리 설정된 레이턴시 정보에 기초한 타이밍에서 출력 회로로 출력하는 제1 신호 패스와,

메모리 셀로부터의 판독 데이터를 상기 출력 회로로 출력하는 상기 제1 신호패스와는 다른 제2 신호 패스를 구비하고,

상기 레이턴시 정보에 의해 상기 제1 신호 패스와 제2 신호 패스를 전환하여 상기 판독 데이터를 상기 출력 회로를 통해 출력하도록 한 것을 특징으로 하는 동기형 반도체 기억 장치의 데이터 판독 방법.
제5항에 있어서, 상기 레이턴시 정보의 설정은 상기 메모리 셀로부터 데이터를 판독하기 위한 리드 커맨드보다 적어도 1 클록 이상 전에 행하도록 한 것을 특징으로 하는 동기형 반도체 기억 장치의 데이터 판독 방법.
제5항에 있어서, 테스트 모드시에 상기 레이턴시 정보에 관계없이 상기 제1 신호 패스는 복수의 메모리로부터 판독된 데이터를 압축한 압축 데이터를 상기 출력 회로로 출력하도록 한 것을 특징으로 하는 동기형 반도체 기억 장치의 데이터 판독 방법.
제5항에 있어서, 상기 제1 신호 패스는 상기 제2 신호 패스보다 지연 시간이 긴 것을 특징으로 하는 동기형 반도체 기억 장치의 데이터 판독 방법.
외부로부터의 입력 신호에 기초하여 레이턴시 정보를 래치하기 위한 제어 회로와, 메모리 셀로부터 판독된 데이터를 증폭하여 출력 회로로 공급하는 리드 증폭기와, 상기 리드 증폭기와 출력 회로 사이에 설치되고, 제1 제어 신호에 기초하여 상기 리드 증폭기로부터의 신호를 래치하며, 그 래치 신호를 상기 레이턴시 정보에 기초한 제2 제어 신호에 의해 상기 출력 회로로 출력하는 레지스터 블록을 구비한 동기형 반도체 기억 장치로서,

상기 출력 회로에 결합되고, 상기 레이턴시 정보에 의한 상기 제어 회로로부터의 제어 신호에 의해 제어되는 전환 회로를 구비하며, 상기 전환 회로의 한쪽 입력에는 제1 신호 경로인 상기 레지스터 블록의 출력을 입력하고, 다른 쪽 입력에는 상기 리드 증폭기로부터 상기 제1 제어 신호에 의해 제어되지 않는 제2 신호 경로를 접속한 것을 특징으로 하는 동기형 반도체 기억 장치.
제9항에 있어서, 상기 제2 신호 경로는 상기 제1 신호 경로보다 회로 단수가 적은 것을 특징으로 하는 동기형 반도체 기억 장치.