JPH10255475A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 クロック信号に従って同期動作しかつライト
サイクルの次サイクルでのリードサイクルを許容するシ
ンクロナスＳＲＡＭ等の高速化。 【解決手段】 ライトサイクルの次サイクルのリードサ
イクルに関する実質的な読み出し動作を、上記ライトサ
イクルの例えば前前サイクルのライトサイクルの実質的
な書き込み動作が行われるサイクルの次次サイクルで実
行する。さらに、後続するリードサイクルによりその実
質的な書き込み動作が行われなかったライトサイクルに
関するライトアドレス及びライトデータをそれぞれ保持
する例えば２個のアドレスレジスタＡＲ２及びＡＲ３な
らびに入力データレジスタＩＲ１及びＩＲ２と、アドレ
スレジスタＡＲ１を介して入力される後続するリードサ
イクルのリードアドレスとＡＲ２又はＡＲ３のライトア
ドレスとを比較照合し、対応するＩＲ１又はＩＲ２に保
持されるライトデータをリードデータとして選択的に出
力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体記憶装置に
関するもので、例えば、ＥＷＳ（エンジニアリング・ワ
ーク・ステーション）等のキャッシュメモリを構成する
シンクロナスＳＲＡＭ（スタティック・ランダム・アク
セス・メモリ）ならびにそのサイクルタイムの高速化に
利用して特に有効な技術に関するものである。

【０００２】

【従来の技術】クロック信号に従って同期動作するシン
クロナスＳＲＡＭがある。また、このようなシンクロナ
スＳＲＡＭを中心とするキャッシュメモリがあり、この
ようなキャッシュメモリを備えるＥＷＳ等のデジタルシ
ステムがある。

【０００３】

【発明が解決しようとする課題】本願発明者等は、この
発明に先立って、ＥＷＳ用のキャッシュメモリとなるシ
ンクロナスＳＲＡＭを開発しようとして、次の問題点に
気付いた。すなわち、このシンクロナスＳＲＡＭは、図
９及び図１０に示されるように、相補クロック信号Ｋ＊
（ここで、例えば非反転クロック信号Ｋ及び反転クロッ
ク信号／Ｋからなる相補信号を、相補クロック信号Ｋ＊
のように＊を付して表す。また、それが有効とされると
き選択的にロウレベルとされる反転信号等については、
反転クロック信号／Ｋのようにその略号の先頭に／を付
して表す。以下同様）が有効レベル（ここで、例えば相
補クロック信号Ｋ＊の非反転信号がハイレベルとされ、
その反転信号がロウレベルとされることを有効レベルと
称する。以下同様）へ変化するタイミングＴ１〜Ｔ１１
等でチップ選択信号／ＳＳが有効レベルつまりロウレベ
ルとされることで、選択的に選択状態とされる。また、
その動作モードは、各タイミングにおいてライトイネー
ブル信号／ＳＷＥがハイレベルとされることで選択的に
リードサイクル（ＲＥＡＤ）とされ、がロウレベルとさ
れることで選択的にライトサイクル（ＷＲＩＴＥ）とさ
れる。

【０００４】例えばタイミングＴ１のリードサイクルに
おいて、アドレス入力端子ＳＡ０〜ＳＡｋから入力され
るリードアドレスＡＲ１は、そのサイクル内でシンクロ
ナスＳＲＡＭのＸアドレスデコーダＸＤ及びＹアドレス
デコーダＹＤに伝達されてデコードされ、これによって
メモリアレイＭＡＲＹの対応するアドレス（ＡＲ１）が
選択される。この選択アドレス（ＡＲ１）の読み出し信
号は、タイミングＴ２で始まる次のサイクルにかけてセ
ンスアンプＳＡにより増幅されてリードデータＤＲ１と
なり、タイミングＴ３でアクセス装置に取り込まれるべ
くデータ入出力端子ＤＱａ０〜ＤＱａ８ないしＤＱｄ０
〜ＤＱｄ８から出力される。

【０００５】一方、例えばタイミングＴ３のライトサイ
クルの場合、アドレス入力端子ＳＡ０〜ＳＡｋから入力
されるライトアドレスＡＷ１は、タイミングＴ４で始ま
るサイクルでＸアドレスデコーダＸＤ及びＹアドレスデ
コーダＹＤによりデコードされ、これによってメモリア
レイＭＡＲＹのアドレス（ＡＷ１）が選択される。ま
た、シンクロナスＳＲＡＭは、いわゆる１レイトライト
（Ｌａｔｅ Ｗｒｉｔｅ）方式を採り、選択アドレス
（ＡＷ１）に書き込むライトデータＤＷ１は、タイミン
グＴ４でデータ入出力端子ＤＱａ０〜ＤＱａ８ないしＤ
Ｑｄ０〜ＤＱｄ８から入力され、タイミングＴ５で始ま
るサイクルにかけてライトアンプＷＡからメモリアレイ
ＭＡＲＹの選択アドレス（ＡＷ１）に書き込まれる。

【０００６】ところで、シンクロナスＳＲＡＭは、タイ
ミングＴ５及びＴ６に例示されるように、ライトサイク
ルの次サイクルでのリードサイクルを許容し、その仕様
書で保証する。また、シンクロナスＳＲＡＭは、図８に
例示されるように、３個のＰチャンネルＭＯＳＦＥＴ
（金属酸化物半導体型電界効果トランジスタ。この明細
書では、ＭＯＳＦＥＴをして絶縁ゲート型電界効果トラ
ンジスタの総称とする）Ｐ３〜Ｐ５からなるデータ線イ
コライズ回路を含み、これらのＭＯＳＦＥＴは、イコラ
イズ制御信号ＥＱがロウレベルとされることで選択的に
オン状態となってメモリアレイＭＡＲＹの対応する相補
データ線Ｄ０＊等の非反転及び反転信号線を電源電圧Ｖ
ＣＣのようなハイレベルにイコライズする。この相補デ
ータ線Ｄ０＊等のイコライズに要する時間は動作モード
によって異なり、リードサイクルのイコライズ所要時間
Ｔｅｑｒは、相補データ線Ｄ０＊における読み出し信号
の振幅が比較的小さいために短くて済むが、ライトサイ
クルにおけるイコライズ所要時間Ｔｅｑｗは、書き込み
信号がフルスィングされるために長くなる。

【０００７】シンクロナスＳＲＡＭは、例えばそのライ
トデータＤＷ３が直後のリードサイクルの開始点となる
タイミングＴ６で入力されるライトサイクルについて
は、内蔵するアドレスレジスタＡＲ２及び入力データレ
ジスタＩＲ１によってライトアドレスＡＷ３及びライト
データＤＷ３を保持し、その実質的な書き込み動作を例
えばタイミングＴ９で始まるライトサイクルまで待機さ
せる。しかし、タイミングＴ６のリードサイクルに関す
る実質的な読み出し動作は、相補データ線Ｄ０＊等のイ
コライズ終了を待って、タイミングＴ４のライトサイク
ルに関する実質的な書き込み動作に引き続いて行われ
る。このため、シンクロナスＳＲＡＭとしてのサイクル
タイムＴｃｙは、ライトサイクルにおけるイコライズ所
要時間Ｔｅｑｗと、ライトアンプＷＡの書き込み所要時
間つまりその駆動信号たるライトパルス信号ＷＰのパル
ス幅Ｔｗｐとによる制約を受ける形となり、 Ｔｃｙ≒Ｔｓｕ＋Ｔｗｐ＋Ｔｅｑｗ となる。なお、Ｔｓｕは、メモリアレイＭＡＲＹの選択
タイミングとライトアンプＷＡの駆動タイミングとの間
のセットアップ時間である。

【０００８】現在の半導体集積回路技術において、シン
クロナスＳＲＡＭのセットアップ時間Ｔｓｕは０．５ｎ
ｓ（ナノ秒）程度とされ、ライトパルス信号ＷＰのパル
ス幅Ｔｗｐ及びイコライズ所要時間Ｔｅｑｗは、それぞ
れ２．６ｎｓ及び１．４ｎｓ程度とされる。この結果、
シンクロナスＳＲＡＭのサイクルタイムＴｃｙは、５．
５ｎｓ程度となり、これによってシンクロナスＳＲＡＭ
ひいてはこれを含むＥＷＳ等のシステムの高速化が制約
を受ける結果となっている。

【０００９】この発明の目的は、ライトサイクルの次サ
イクルでのリードサイクルを許容するシンクロナスＳＲ
ＡＭ等のサイクルタイムを高速化し、シンクロナスＳＲ
ＡＭをキャッシュメモリとして含むＥＷＳ等の高速化を
図ることにある。

【００１０】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【００１１】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば次の
通りである。すなわち、所定のクロック信号に従って同
期動作し、ライトサイクルの次サイクルでのリードサイ
クルを許容するシンクロナスＳＲＡＭ等において、上記
ライトサイクルの次サイクルのリードサイクルに関する
実質的な読み出し動作を、対応する上記ライトサイクル
の前サイクル又は前前サイクルのライトサイクルに関す
る実質的な書き込み動作が行われるサイクルの次次サイ
クルで実行するとともに、シンクロナスＳＲＡＭ等に、
後続するリードサイクルによりその実質的な書き込み動
作が行われなかったライトサイクルに関するライトアド
レス及びライトデータをそれぞれ保持する２個又は１個
のアドレスレジスタ及び入力データレジスタと、後続す
るリードサイクルに関するリードアドレスとアドレスレ
ジスタに保持されるライトアドレスとを比較照合しその
結果に応じて対応する入力データレジスタに保持される
ライトデータをリードデータとして選択的に出力するた
めの２個又は１個のアドレス比較回路とを設ける。

【００１２】上記手段によれば、前サイクル又は前前サ
イクルのライトサイクルに関する実質的な書き込み動作
が終了してから次サイクルのリードサイクルに関する実
質的な読み出し動作が行われるまでの間に、直前の書き
込み動作によりフルスィングされたデータ線及び共通デ
ータ線のイコライズ動作を行うことができるため、シン
クロナスＳＲＡＭ等のサイクルタイムを、セットアップ
時間とライトパルス信号のパルス幅との関数とし、ほぼ
イコライズ所要時間分だけ短縮することができる。この
結果、シンクロナスＳＲＡＭ等のサイクルタイムを高速
化し、これをキャッシュメモリとして含むＥＷＳ等の高
速化を図ることができる。

【００１３】

【発明の実施の形態】図１には、この発明が適用された
シンクロナスＳＲＡＭの一実施例のブロック図が示され
ている。同図により、まずこの実施例のシンクロナスＳ
ＲＡＭの構成及び動作の概要について説明する。なお、
図１の各ブロックを構成する回路素子は、公知のＭＯＳ
ＦＥＴ集積回路の製造技術により、単結晶シリコンのよ
うな１個の半導体基板上に形成される。また、この実施
例のシンクロナスＳＲＡＭは、特に制限されないが、Ｅ
ＷＳのキャッシュメモリを構成する。

【００１４】図１において、この実施例のシンクロナス
ＳＲＡＭは、半導体基板面の大半を占めて配置されるメ
モリアレイＭＡＲＹをその基本構成要素とする。このメ
モリアレイＭＡＲＹは、図の水平方向に平行して配置さ
れる所定数のワード線と、垂直方向に平行して配置され
る所定組の相補データ線とを含む。これらのワード線及
び相補データ線の交点には、多数のスタティック型メモ
リセルが格子状に配置される。なお、メモリアレイＭＡ
ＲＹ及びその書き込み動作に関する周辺部の具体的な回
路構成及び動作については、後で詳細に説明する。

【００１５】メモリアレイＭＡＲＹを構成するワード線
は、その左方においてＸアドレスデコーダＸＤに結合さ
れ、択一的に所定の選択レベルとされる。Ｘアドレスデ
コーダＸＤには、アドレス選択回路ＡＳ２からｉ＋１ビ
ットの内部Ｘアドレス信号Ｘ０〜Ｘｉが供給され、タイ
ミング発生回路ＴＧから内部制御信号ＣＳが供給され
る。アドレス選択回路ＡＳ２の一方の入力端子には、ア
ドレスレジスタＡＲ１のｋ＋１ビットの出力信号が供給
され、その他方の入力端子には、アドレスレジスタＡＲ
４のｋ＋１ビットの出力信号が供給される。また、アド
レスレジスタＡＲ４には、アドレス選択回路ＡＳ１のｋ
＋１ビットの出力信号が供給される。アドレス選択回路
ＡＳ２には、さらにタイミング発生回路ＴＧからその選
択制御信号となる内部制御信号ＳＣ２が供給される。

【００１６】アドレス選択回路ＡＳ１の一方の入力端子
には、アドレスレジスタＡＲ２のｋ＋１ビットの出力信
号が供給され、その他方の入力端子には、アドレスレジ
スタＡＲ３のｋ＋１ビットの出力信号が供給される。ま
た、アドレスレジスタＡＲ３には、アドレスレジスタＡ
Ｒ２のｋ＋１ビットの出力信号が供給され、アドレスレ
ジスタＡＲ２には、アドレスレジスタＡＲ１のｋ＋１ビ
ットの出力信号が供給される。さらに、アドレスレジス
タＡＲ１には、図示されないアクセス装置からアドレス
入力端子ＳＡ０〜ＳＡｋを介して、ｋ＋１ビットのアド
レス信号ＳＡ０〜ＳＡｋが供給される。アドレス選択回
路ＡＳ１には、さらにタイミング発生回路ＴＧから選択
制御信号となる内部制御信号ＳＣ１が供給される。

【００１７】アドレスレジスタＡＲ１は、外部のアクセ
ス装置からアドレス入力端子ＳＡ０〜ＳＡｋを介して入
力されるアドレス信号ＳＡ０〜ＳＡｋを相補クロック信
号Ｋ＊に従って取り込み、保持するとともに、アドレス
レジスタＡＲ２及びアドレス選択回路ＡＳ２に伝達す
る。また、アドレスレジスタＡＲ２は、アドレスレジス
タＡＲ１から伝達されるアドレス信号を図示されない内
部制御信号に従って取り込み、保持するとともに、アド
レスレジスタＡＲ３及びアドレス選択回路ＡＳ１に伝達
する。さらに、アドレスレジスタＡＲ３は、アドレスレ
ジスタＡＲ２から伝達されるアドレス信号を図示されな
い他の内部制御信号に従って取り込み、保持するととも
に、アドレス選択回路ＡＳ１に伝達する。

【００１８】一方、アドレス選択回路ＡＳ１は、アドレ
スレジスタＡＲ２又はＡＲ３に保持されるアドレス信号
を内部制御信号ＳＣ１に従って選択的に取り込み、アド
レスレジスタＡＲ４に伝達する。さらに、アドレスレジ
スタＡＲ４は、アドレス選択回路ＡＳ１を介して伝達さ
れるアドレス信号を図示されない内部制御信号に従って
取り込み、保持するとともに、アドレス選択回路ＡＳ２
に伝達し、アドレス選択回路ＡＳ２は、アドレスレジス
タＡＲ１又はＡＲ４に保持されるアドレス信号を内部制
御信号ＳＣ２に従って選択的に取り込む。アドレス選択
回路ＡＳ２のｋ＋１ビットの出力信号のうち、ｉ＋１ビ
ットは内部Ｘアドレス信号Ｘ０〜Ｘｉとして上記Ｘアド
レスデコーダＸＤに供給され、残りｊ＋１ビットは内部
Ｙアドレス信号Ｙ０〜ＹｊとしてＹアドレスデコーダＹ
Ｄに供給される。

【００１９】この実施例において、シンクロナスＳＲＡ
Ｍは、１レイトライト方式を採り、アドレスレジスタＡ
Ｒ２及びＡＲ３は、シンクロナスＳＲＡＭがライトサイ
クルとされることを条件に選択的にシフトレジスタ形態
となって、１サイクル遅れで供給されるライトアドレス
をシフトしつつ取り込み、保持する。また、この実施例
のシンクロナスＳＲＡＭは、ライトサイクルの次サイク
ルでのリードサイクルを許容し、その仕様書において保
証するとともに、メモリアレイＭＡＲＹの選択メモリセ
ルに対する実質的な書き込み動作を２サイクル遅れで実
行し、リードサイクルに関する実質的な読み出し動作に
ついては１サイクル遅れで実行する。さらに、シンクロ
ナスＳＲＡＭは、ライトサイクルの次サイクルがリード
サイクルとなった場合、１サイクル遅れで実行される実
質的な読み出し動作の直前サイクルを、直前の書き込み
動作によりフルスィングされた相補データ線及び共通デ
ータ線のイコライズ動作にあて、実質的なデッドサイク
ルとする。

【００２０】これらのことから、一連のライトサイクル
に引き続いて複数のリードサイクルが実行される場合、
上記リードサイクルの前サイクル及び前前サイクルのラ
イトサイクルに関する実質的な書き込み動作はともに待
ち合わせ状態となり、次にライトサイクルが指定された
サイクルとその次サイクルとにおいて実行される。この
とき、アドレス選択回路ＡＳ１は、アドレスレジスタＡ
Ｒ２又はＡＲ３で待ち合わせ状態にある前サイクル又は
前前サイクルのライトアドレスを選択的にアドレスレジ
スタＡＲ４つまりはアドレス選択回路ＡＳ２に伝達し、
このアドレス選択回路ＡＳ２は、シンクロナスＳＲＡＭ
の動作モードに応じて、言い換えるならばシンクロナス
ＳＲＡＭがライトサイクル又はリードサイクルのいずれ
にあるかに応じて、アドレスレジスタＡＲ１により保持
されるリードアドレス又はアドレスレジスタＡＲ４によ
り保持されるライトアドレスを選択的にＸアドレスデコ
ーダＸＤ及びＹアドレスデコーダＹＤに伝達する。

【００２１】ＸアドレスデコーダＸＤは、内部制御信号
ＣＳのハイレベルを受けて選択的に動作状態とされ、ア
ドレス選択回路ＡＳ２から供給されるｉ＋１ビットの内
部Ｘアドレス信号Ｘ０〜Ｘｉをデコードして、メモリア
レイＭＡＲＹの対応するワード線を択一的に所定の選択
レベルとする。

【００２２】次に、メモリアレイＭＡＲＹを構成する相
補データ線は、その下方においてＹスイッチＹＳに結合
される。ＹスイッチＹＳには、ＹアドレスデコーダＹＤ
から図示されない所定ビットのデータ線選択信号が供給
され、タイミング発生回路ＴＧからイコライズ制御信号
ＥＱが供給される。

【００２３】ＹスイッチＹＳは、メモリアレイＭＡＲＹ
の各相補データ線に対応して設けられる複数の単位回路
を備え、これらの単位回路のそれぞれは、３個のＰチャ
ンネルＭＯＳＦＥＴからなるデータ線イコライズ回路
と、一対のトランスファゲートとを含む。このうち、各
単位回路のデータ線イコライズ回路を構成するＰチャン
ネルＭＯＳＦＥＴは、イコライズ制御信号ＥＱのロウレ
ベルを受けて選択的にオン状態となり、メモリアレイＭ
ＡＲＹの対応する相補データ線の非反転及び反転信号線
を電源電圧ＶＣＣのようなハイレベルにイコライズす
る。また、各単位回路のトランスファゲートは、対応す
るデータ線選択信号が択一的に選択レベルとされること
で３６組ずつ選択的にオン状態となり、メモリアレイＭ
ＡＲＹの対応する３６組の相補データ線と相補共通デー
タ線ＣＤ０＊〜ＣＤ３５＊つまりライトアンプＷＡ及び
センスアンプＳＡとの間を選択的に接続状態とする。な
お、ＹスイッチＹＳの具体的構成については、後で詳細
に説明する。

【００２４】ＹアドレスデコーダＹＤには、アドレス選
択回路ＡＳ２から内部Ｙアドレス信号Ｙ０〜Ｙｊが供給
され、タイミング発生回路ＴＧから内部制御信号ＣＳが
供給される。ＹアドレスデコーダＹＤは、内部制御信号
ＣＳのハイレベルを受けて選択的に動作状態となり、ア
ドレス選択回路ＡＳ２から供給される内部Ｙアドレス信
号Ｙ０〜Ｙｊをデコードして、上記データ線選択信号の
対応するビットを択一的に電源電圧ＶＣＣのようなハイ
レベルの選択レベルとする。

【００２５】ライトアンプＷＡは、後述するように、相
補共通データ線ＣＤ０＊〜ＣＤ３５＊に対応して設けら
れる３６個の単位ライトアンプを備える。これらの単位
ライトアンプは、順次９個ずつ４つのグループに分割さ
れ、データ入出力端子ＤＱａ０〜ＤＱａ８ないしＤＱｄ
０〜ＤＱｄ８に対応付けられる。ライトアンプＷＡの各
単位ライトアンプには、入力データレジスタＩＲからラ
イトデータＷＤａ０〜ＷＤａ８ないしＷＤｄ０〜ＷＤｄ
８がそれぞれ供給され、その非反転及び反転出力端子
は、対応する相補共通データ線ＣＤ０＊〜ＣＤ３５＊の
非反転又は反転信号線にそれぞれ結合される。また、各
単位ライトアンプには、タイミング発生回路ＴＧからラ
イトパルス信号ＷＰが共通に供給され、各グループを構
成する９個の単位ライトアンプには、ライトイネーブル
信号レジスタＷＥＲから対応するバイトライト制御信号
ＷＥａ〜ＷＥｄがそれぞれ共通に供給される。

【００２６】これにより、ライトアンプＷＡの各単位ラ
イトアンプは、ライトパルス信号ＷＰがハイレベルとさ
れかつ対応するバイトライト制御信号ＷＥａ〜ＷＥｄが
ハイレベルとされることで選択的に動作状態となり、ラ
イトデータＷＤａ０〜ＷＤａ８ないしＷＤｄ０〜ＷＤｄ
８に従った相補書き込み信号を形成する。これらの相補
書き込み信号は、相補共通データ線ＣＤ０＊〜ＣＤ３５
＊からＹスイッチＹＳのオン状態にある３６組のトラン
スファゲートを介してメモリアレイＭＡＲＹの指定され
た３６個のメモリセルに書き込まれる。

【００２７】なお、ライトアンプＷＡの各単位ライトア
ンプにより形成される相補書き込み信号は、そのハイレ
ベルを電源電圧ＶＣＣとしそのロウレベルを接地電位Ｖ
ＳＳとするいわゆるフルスィングの信号とされる。ま
た、ライトデータＷＤａ０〜ＷＤａ８ないしＷＤｄ０〜
ＷＤｄ８は、パリティビットを含む４バイトのライトデ
ータに９ビットずつ対応するが、ライトアンプＷＡの単
位ライトアンプＷＡ０〜ＷＡ３５の動作が対応するバイ
トライト制御信号ＷＥａ〜ＷＥｄのハイレベルを受けて
選択的に行われることで、ライトデータＷＤａ０〜ＷＤ
ａ８ないしＷＤｄ０〜ＷＤｄ８の書き込み動作がバイト
単位で制御されるものとなる。

【００２８】センスアンプＳＡは、相補共通データ線Ｃ
Ｄ０＊〜ＣＤ３５＊に対応して設けられる３６個の単位
センスアンプを備える。これらの単位センスアンプは、
順次９個ずつ４つのグループに分割され、データ入出力
端子ＤＱａ０〜ＤＱａ８ないしＤＱｄ０〜ＤＱｄ８に対
応付けられる。センスアンプＳＡの各単位センスアンプ
の非反転及び反転入力端子は、相補共通データ線ＣＤ０
＊〜ＣＤ３５＊の非反転又は反転信号線にそれぞれ結合
され、その出力信号は、リードデータＲＤａ０〜ＲＤａ
８ないしＲＤｄ０〜ＲＤｄ８として出力データ選択回路
ＯＳの第３の入力端子に供給される。センスアンプＳＡ
の各単位センスアンプには、タイミング発生回路ＴＧか
らリードパルス信号ＲＰが共通に供給される。

【００２９】これにより、センスアンプＳＡの各単位セ
ンスアンプは、リードパルス信号ＲＰがハイレベルとさ
れることで選択的にかつ一斉に動作状態となり、メモリ
アレイＭＡＲＹの指定された３６個のメモリセルからＹ
スイッチＹＳならびに対応する相補共通データ線ＣＤ０
＊〜ＣＤ３５＊を介して出力される読み出し信号を増幅
する。これらの読み出し信号は、上記リードデータＲＤ
ａ０〜ＲＤａ８ないしＲＤｄ０〜ＲＤｄ８として、出力
データ選択回路ＯＳの第３の入力端子に供給される。な
お、メモリアレイＭＡＲＹの指定されたメモリセルから
相補データ線Ｄ０＊〜Ｄｎ＊ならびに相補共通データ線
ＣＤ０＊〜ＣＤ３５＊に出力される読み出し信号は、数
百ｍＶ（ミリボルト）程度の小振幅信号とされる。

【００３０】入力データレジスタＩＲ２の入力端子に
は、入力データレジスタＩＲ１の３６ビットの出力信号
が供給され、入力データレジスタＩＲ１の入力端子に
は、データ入出力端子ＤＱａ０〜ＤＱａ８ないしＤＱｄ
０〜ＤＱｄ８を介して３６ビットのライトデータが供給
される。入力データレジスタＩＲ１は、シンクロナスＳ
ＲＡＭがライトサイクルとされるとき、外部のアクセス
装置からデータ入出力端子ＤＱａ０〜ＤＱａ８ないしＤ
Ｑｄ０〜ＤＱｄ８を介して供給されるライトデータを相
補クロック信号Ｋ＊に従って取り込み、保持するととも
に、入力データレジスタＩＲ２に伝達する。このとき、
入力データレジスタＩＲ２は、入力データレジスタＩＲ
１を介して伝達されるライトデータを同じく相補クロッ
ク信号Ｋ＊に従って取り込み、保持するとともに、ライ
トアンプＷＡに伝達する。なお、入力データレジスタＩ
Ｒ１及びＩＲ２のクロック入力端子に供給される相補ク
ロック信号Ｋ＊は、実際にはライトイネーブル信号／Ｓ
ＷＥがロウレベルであることをその生成条件として含む
が、このことについては後で説明する。

【００３１】入力データレジスタＩＲ１に保持される３
６ビットのライトデータは、さらに出力データ選択回路
ＯＳの第１の入力端子に供給され、入力データレジスタ
ＩＲ２により保持される３６ビットのライトデータは、
さらにその第２の入力端子に供給される。出力データ選
択回路ＯＳには、アドレス比較回路ＡＣ１及びＡＣ２か
らその出力信号ＡＭ１及びＡＭ２が出力制御信号として
供給される。アドレス比較回路ＡＣ１及びＡＣ２の一方
の入力端子には、アドレスレジスタＡＲ１のｋ＋１ビッ
トの出力信号が供給される。また、アドレス比較回路Ａ
Ｃ１の他方の入力端子には、アドレスレジスタＡＲ２の
ｋ＋１ビットの出力信号が供給され、アドレス比較回路
ＡＣ２の他方の入力端子には、アドレスレジスタＡＲ３
のｋ＋１ビットの出力信号が供給される。なお、アドレ
スレジスタＡＲ１〜ＡＲ３の出力信号が、前記内部Ｘア
ドレス信号Ｘ０〜Ｘｉならびに内部Ｙアドレス信号Ｙ０
〜Ｙｊに対応するものであり、そのビット数ｋ＋１が、
これらの内部Ｘアドレス信号及び内部Ｙアドレス信号の
ビット数ｉ＋１及びｊ＋１に対して、 ｋ＋１＝（ｉ＋１）＋（ｊ＋１） なる関係にあることは言うまでもない。

【００３２】出力データ選択回路ＯＳの出力端子は、出
力データレジスタＯＲの入力端子に結合される。また、
出力データレジスタＯＲの出力端子は、データ出力バッ
ファＯＢの入力端子に結合され、データ出力バッファＯ
Ｂの出力端子は、データ入出力端子ＤＱａ０〜ＤＱａ８
ないしＤＱｄ０〜ＤＱｄ８に結合される。

【００３３】アドレス比較回路ＡＣ１及びＡＣ２は、シ
ンクロナスＳＲＡＭがリードサイクルとされるとき、ア
ドレス入力端子ＳＡ０〜ＳＡｋからアドレスレジスタＡ
Ｒ１を介して供給されるリードアドレスとアドレスレジ
スタＡＲ２又はＡＲ３に保持されるライトアドレスとを
比較照合し、両アドレスが全ビット一致するとき、その
出力信号ＡＭ１又はＡＭ２を選択的にハイレベルとす
る。

【００３４】出力データ選択回路ＯＳは、アドレス比較
回路ＡＣ１及びＡＣ２の出力信号ＡＭ１及びＡＭ２がと
もにロウレベルとされるとき、センスアンプＳＡから出
力されるリードデータＲＤａ０〜ＲＤａ８ないしＲＤｄ
０〜ＲＤｄ８を選択して出力データレジスタＯＲに伝達
する。また、アドレス比較回路ＡＣ１の出力信号ＡＭ１
がハイレベルとされるとき、入力データレジスタＩＲ１
に保持される３６ビットのライトデータを選択して出力
データレジスタＯＲに伝達し、アドレス比較回路ＡＣ２
の出力信号ＡＭ２がハイレベルとされるときには、入力
データレジスタＩＲ２に保持される３６ビットのライト
データを選択して出力データレジスタＯＲを介してデー
タ出力バッファＯＢに伝達する。

【００３５】データ出力バッファＯＢは、図示されない
出力制御信号のハイレベルを受けて選択的に動作状態と
され、出力データ選択回路ＯＳから出力データレジスタ
ＯＲを介して出力されるリードデータをデータ入出力端
子ＤＱａ０〜ＤＱａ８ないしＤＱｄ０〜ＤＱｄ８を介し
て外部のアクセス装置に出力する。なお、上記出力制御
信号がロウレベルとされるとき、データ出力バッファＯ
Ｂの出力端子はいわゆるハイインピーダンス状態とされ
る。

【００３６】前述のように、この実施例のシンクロナス
ＳＲＡＭでは、ライトサイクルの次サイクルでのリード
サイクルが保証され、実際にライトサイクルの次サイク
ルがリードサイクルとなった場合、１サイクル遅れで実
行される実質的な読み出し動作の直前サイクルが、実質
的な書き込み動作によってフルスィングされた相補デー
タ線及び共通データ線のイコライズ動作にあてられ、書
き込み動作が禁止される。このため、リードサイクルの
前サイクル及び前前サイクルのライトサイクルに関する
実質的な書き込み動作は、次のライトサイクルが指定さ
れたサイクルで実行される。この間、アドレスレジスタ
ＡＲ２及びＡＲ３に保持されるライトアドレスは、アド
レス比較回路ＡＣ１又はＡＣ２によりリードサイクルに
際して供給されるリードアドレスと比較照合され、両者
が一致すると入力データレジスタＩＲ１又はＩＲ２で待
ち合わせ状態にあるライトデータがそのまま出力データ
選択回路ＯＳ，出力データレジスタＯＲならびにデータ
出力バッファＯＢを介して出力され、これによってリー
ドデータの信頼性が高められる。

【００３７】バイトライトイネーブル信号レジスタＢＷ
Ｒは、外部のアクセス装置から供給されるバイトライト
イネーブル信号／ＳＷＥａないし／ＳＷＥｄを相補クロ
ック信号Ｋ＊に従って取り込み、保持するとともに、バ
イトライト制御信号ＷＥａ〜ＷＥｄとして上記ライトア
ンプＷＡに伝達する。また、タイミング発生回路ＴＧ
は、外部のアクセス装置から起動制御信号として供給さ
れるチップ選択信号／ＳＳ及びライトイネーブル信号／
ＳＷＥをもとに、上記各種の内部制御信号を選択的に形
成して、シンクロナスＳＲＡＭの各部に供給する。

【００３８】図２には、図１のシンクロナスＳＲＡＭに
含まれるメモリアレイＭＡＲＹ及びその周辺部の一実施
例の部分的な回路図が示されている。同図をもとに、シ
ンクロナスＳＲＡＭを構成するメモリアレイＭＡＲＹ及
びその周辺部の具体的構成及び動作を説明する。なお、
以下の回路図及び信号経路図において、そのチャネル
（バックゲート）部に矢印が付されるＭＯＳＦＥＴはＰ
チャンネル型であり、矢印の付されないＮチャンネルＭ
ＯＳＦＥＴと区別して示される。

【００３９】図２において、この実施例のシンクロナス
ＳＲＡＭを構成するメモリアレイＭＡＲＹは、特に制限
されないが、図の水平方向に平行して配置されるｍ＋１
本のワード線Ｗ０〜Ｗｍと、垂直方向に平行して配置さ
れるｎ＋１組の相補データ線Ｄ０＊〜Ｄｎ＊とを含む。
これらのワード線及び相補データ線の交点には、合計
（ｍ＋１）×（ｎ＋１）個のスタティック型メモリセル
ＭＣ００〜ＭＣ０ｎないしＭＣｍ０〜ＭＣｍｎが格子状
に配置される。

【００４０】メモリアレイＭＡＲＹを構成するスタティ
ック型メモリセルＭＣ００〜ＭＣ０ｎないしＭＣｍ０〜
ＭＣｍｎのそれぞれは、図２のメモリセルＭＣ００に代
表して示されるように、ＰチャンネルＭＯＳＦＥＴＰ１
及びＮチャンネルＭＯＳＦＥＴＮ１あるいはＰチャンネ
ルＭＯＳＦＥＴＰ２及びＮチャンネルＭＯＳＦＥＴＮ２
からなる一対のＣＭＯＳ（相補型ＭＯＳ）インバータが
互いに交差結合されてなるラッチ回路をその基本構成要
素とする。メモリアレイＭＡＲＹの同一列に配置される
ｍ＋１個のメモリセルＭＣ００〜ＭＣｍ０ないしＭＣ０
ｎ〜ＭＣｍｎのラッチ回路の非反転入出力ノードすなわ
ちＭＯＳＦＥＴＰ１及びＮ１の共通結合されたドレイン
つまりＭＯＳＦＥＴＰ２及びＮ２の共通結合されたゲー
トは、Ｎチャンネル型の選択ＭＯＳＦＥＴＮ３を介して
対応する相補データ線Ｄ０＊〜Ｄｎ＊の非反転信号線に
それぞれ結合され、その反転入出力ノードすなわちＭＯ
ＳＦＥＴＰ２及びＮ２の共通結合されたドレインつまり
ＭＯＳＦＥＴＰ１及びＮ１の共通結合されたゲートは、
Ｎチャンネル型の選択ＭＯＳＦＥＴＮ４を介して対応す
る相補データ線Ｄ０＊〜Ｄｎ＊の反転信号線にそれぞれ
結合される。また、メモリアレイＭＡＲＹの同一行に配
置されるｎ＋１個のメモリセルＭＣ００〜ＭＣ０ｎない
しＭＣｍ０〜ＭＣｍｎの選択ＭＯＳＦＥＴＮ３及びＮ４
のゲートは、対応するワード線Ｗ０〜Ｗｍにそれぞれ共
通結合される。

【００４１】メモリアレイＭＡＲＹを構成するワード線
Ｗ０〜Ｗｍは、その左方においてＸアドレスデコーダＸ
Ｄに結合され、択一的に電源電圧ＶＣＣのような選択レ
ベルとされる。ワード線Ｗ０〜Ｗｍが択一的に選択レベ
ルとされるとき、メモリアレイＭＡＲＹでは、選択され
たワード線に結合されるｎ＋１個のメモリセルの選択Ｍ
ＯＳＦＥＴＮ３及びＮ４が一斉にオン状態となり、相補
データ線Ｄ０＊〜Ｄｎ＊の非反転及び反転信号線には、
これらのメモリセルの保持データに応じた論理“１”又
は“０”の読み出し信号が出力される。

【００４２】次に、メモリアレイＭＡＲＹを構成する相
補データ線Ｄ０＊〜Ｄｎ＊は、その下方においてＹスイ
ッチＹＳの対応する単位回路に結合される。Ｙスイッチ
ＹＳは、メモリアレイＭＡＲＹの相補データ線Ｄ０＊〜
Ｄｎ＊に対応して設けられるｎ＋１個の単位回路を備
え、これらの単位回路のそれぞれは、図２に例示される
ように、３個のＰチャンネルＭＯＳＦＥＴＰ３〜Ｐ５か
らなるデータ線イコライズ回路と、一対のトランスファ
ゲートＧ１及びＧ２とを含む。このうち、データ線イコ
ライズ回路を構成するＭＯＳＦＥＴＰ３〜Ｐ５のゲート
には、タイミング発生回路ＴＧからイコライズ制御信号
ＥＱが共通に供給される。

【００４３】一方、トランスファゲートＧ１及びＧ２の
一方の端子は、メモリアレイＭＡＲＹの対応する相補デ
ータ線Ｄ０＊〜Ｄｎ＊の非反転又は反転信号線にそれぞ
れ結合され、その他方の端子は、順次３６組おきに相補
共通データ線ＣＤ０＊〜ＣＤ３５＊の非反転又は反転信
号線に共通結合される。トランスファゲートＧ１及びＧ
２を構成するＮチャンネルＭＯＳＦＥＴのゲートには、
ＹアドレスデコーダＹＤから対応するデータ線選択信号
ＹＳ０〜ＹＳｐがそれぞれ供給され、ＰチャンネルＭＯ
ＳＦＥＴのゲートには、そのインバータＶ１による反転
信号がそれぞれ供給される。データ線選択信号ＹＳ０〜
ＹＳｐならびにその反転信号は、隣接する３６組のトラ
ンスファゲートＧ１及びＧ２に順次共通に供給される。
なお、データ線選択信号ＹＳ０〜ＹＳｐのビット数ｐ＋
１が、 ｐ＋１＝（ｎ＋１）／３６ なる関係にあることは言うまでもない。

【００４４】このように、本実施例のシンクロナスＳＲ
ＡＭのメモリアレイＭＡＲＹを構成する相補データ線Ｄ
０＊〜Ｄｎ＊の非反転及び反転信号線は、シンクロナス
ＳＲＡＭが非選択状態とされイコライズ制御信号ＥＱが
ロウレベルとされるとき、ＹスイッチＹＳのデータ線イ
コライズ回路を構成するＭＯＳＦＥＴＰ３〜Ｐ５を介し
て電源電圧ＶＣＣのようなハイレベルにイコライズされ
る。また、シンクロナスＳＲＡＭが選択状態とされワー
ド線Ｗ０〜Ｗｍが択一的に選択レベルとされるとき、相
補データ線Ｄ０＊〜Ｄｎ＊の非反転及び反転信号線のハ
イレベルは、選択ワード線に結合されるｎ＋１個のメモ
リセルの保持データに従ってそのいずれ一方が選択的に
ディスチャージされ、両信号線間には数百ｍＶ程度の比
較的小さなレベル差が生じる。これらのレベル差つまり
読み出し信号は、データ線選択信号ＹＳ０〜ＹＳｐが択
一的にハイレベルとされることで、３６組分ずつ選択的
に相補共通データ線ＣＤ０＊〜ＣＤ３５＊に伝達され
る。

【００４５】なお、メモリアレイＭＡＲＹのデータ線Ｄ
０＊〜Ｄｎ＊ならびに相補共通データ線ＣＤ０＊〜ＣＤ
３５＊の非反転及び反転信号線は、シンクロナスＳＲＡ
Ｍが形成される半導体基板面を比較的長い距離にわたっ
て引き回しされ、多数のＭＯＳＦＥＴが結合されるた
め、比較的大きな負荷容量が結合される。このため、リ
ードサイクルに関する実質的な読み出し動作が行われた
後のイコライズ動作の所要時間つまりイコライズ所要時
間Ｔｅｑｒは、読み出し信号の振幅が数百ｍＶと小さい
ために充分に短い時間で済むが、ライトサイクルに関す
る実質的な書き込み動作が行われた後のイコライズ所要
時間Ｔｅｑｗは、書き込み信号がフルスィングされるた
めに１．４ｎｓのような比較的長い時間となる。

【００４６】相補共通データ線ＣＤ０＊〜ＣＤ３５＊
は、ライトアンプＷＡの対応する単位ライトアンプＷＡ
０〜ＷＡ３５の非反転及び反転出力端子にそれぞれ結合
されるとともに、センスアンプＳＡの対応する単位セン
スアンプＳＡ０〜ＳＡ３５の非反転及び反転入力端子に
それぞれ結合される。

【００４７】ライトアンプＷＡは、相補共通データ線Ｃ
Ｄ０＊〜ＣＤ３５＊に対応して設けられる３６個の単位
ライトアンプＷＡ０〜ＷＡ３５を備える。これらの単位
ライトアンプは、順次９個ずつ４つのグループにバイト
分割され、データ入出力端子ＤＱａ０〜ＤＱａ８ないし
ＤＱｄ０〜ＤＱｄ８に対応付けられる。ライトアンプＷ
Ａの各単位ライトアンプＷＡ０〜ＷＡ３５の入力端子に
は、入力データレジスタＩＲ２から対応するライトデー
タＷＤａ０〜ＷＤａ８ないしＷＤｄ０〜ＷＤｄ８がそれ
ぞれ供給され、その非反転及び反転出力端子は、対応す
る相補共通データ線ＣＤ０＊〜ＣＤ３５＊の非反転又は
反転信号線にそれぞれ結合される。ライトアンプＷＡの
単位ライトアンプＷＡ０〜ＷＡ３５には、タイミング発
生回路ＴＧからライトパルス信号ＷＰが共通に供給され
る。また、ライトアンプＷＡの各グループを構成する単
位ライトアンプＷＡ０〜ＷＡ８ないしＷＡ２７〜ＷＡ３
５には、ライトイネーブル信号レジスタＷＥＲから対応
するバイトライト制御信号ＷＥａ〜ＷＥｄがそれぞれ共
通に供給される。

【００４８】これにより、ライトアンプＷＡの単位ライ
トアンプＷＡ０〜ＷＡ３５は、ライトパルス信号ＷＰが
ハイレベルとされかつ対応するバイトライト制御信号Ｗ
Ｅａ〜ＷＥｄがハイレベルとされることで選択的に動作
状態となり、ライトデータＷＤａ０〜ＷＤａ８ないしＷ
Ｄｄ０〜ＷＤｄ８に従った相補書き込み信号を形成す
る。これらの相補書き込み信号は、相補共通データ線Ｃ
Ｄ０＊〜ＣＤ３５＊からＹスイッチＹＳのオン状態にあ
るトランスファゲートＧ１及びＧ２を介してメモリアレ
イＭＡＲＹの指定された３６個のメモリセルに書き込ま
れる。

【００４９】なお、ライトアンプＷＡの各単位ライトア
ンプにより形成される相補書き込み信号は、そのハイレ
ベルを電源電圧ＶＣＣとしそのロウレベルを接地電位Ｖ
ＳＳとするフルスィングの信号とされる。また、ライト
アンプＷＡの単位ライトアンプＷＡ０〜ＷＡ３５の動作
が対応するバイトライト制御信号ＷＥａ〜ＷＥｄのハイ
レベルを受けて選択的に行われることで、ライトデータ
ＷＤａ０〜ＷＤａ８ないしＷＤｄ０〜ＷＤｄ８の書き込
み動作はバイト単位で制御される。

【００５０】センスアンプＳＡは、相補共通データ線Ｃ
Ｄ０＊〜ＣＤ３５＊に対応して設けられる３６個の単位
センスアンプＳＡ０〜ＳＡ３５を備える。これらの単位
センスアンプは、順次９個ずつ４つのグループにバイト
分割され、データ入出力端子ＤＱａ０〜ＤＱａ８ないし
ＤＱｄ０〜ＤＱｄ８に対応付けられる。センスアンプＳ
Ａの各単位センスアンプＳＡ０〜ＳＡ３５の非反転及び
反転入力端子は、対応する相補共通データ線ＣＤ０＊〜
ＣＤ３５＊の非反転又は反転信号線にそれぞれ結合さ
れ、その出力信号は、リードデータＲＤａ０〜ＲＤａ８
ないしＲＤｄ０〜ＲＤｄ８として出力データ選択回路Ｏ
Ｓの第３の入力端子に供給される。センスアンプＳＡの
単位センスアンプＳＡ０〜ＳＡ３５には、さらにタイミ
ング発生回路ＴＧからリードパルス信号ＲＰが共通に供
給される。

【００５１】これにより、センスアンプＳＡの単位セン
スアンプＳＡ０〜ＳＡ３５は、リードパルス信号ＲＰが
ハイレベルとされることで選択的にかつ一斉に動作状態
となり、メモリアレイＭＡＲＹの指定された３６個のメ
モリセルから相補共通データ線ＣＤ０＊〜ＣＤ３５＊を
介して出力される読み出し信号を増幅する。これらの読
み出し信号は、リードデータＲＤａ０〜ＲＤａ８ないし
ＲＤｄ０〜ＲＤｄ８として、出力データ選択回路ＯＳの
第３の入力端子に供給される。

【００５２】図３には、図１のシンクロナスＳＲＡＭの
書き込み動作に関する回路の一実施例の信号経路図が示
されている。なお、図３は、図１のブロック図をやや詳
細に書き換えたものであるため、これと異なる部分につ
いてのみ説明を追加する。また、以下の信号経路図で
は、アドレス信号ＳＡ０〜ＳＡｋならびに入出力データ
ＤＱａ０〜ＤＱａ８ないしＤＱｄ０〜ＤＱｄ８の第１ビ
ット目に関する部分が代表して示され、信号経路に関す
る説明もこれらを例に進められる。

【００５３】図３において、外部のアクセス装置からア
ドレス入力端子ＳＡ０を介して供給されるアドレス信号
ＳＡ０は、相補クロック信号Ｋ＊に従ってアドレスレジ
スタＡＲ１に取り込まれた後、アドレスレジスタＡＲ２
に伝達されるとともに、アドレス比較回路ＡＣ１及びＡ
Ｃ２ならびにアドレス選択回路ＡＳ２の一方の入力端子
に伝達される。アドレスレジスタＡＲ２及びＡＲ３のク
ロック入力端子には、タイミング発生回路ＴＧのナンド
（ＮＡＮＤ）ゲートＮＡ１の出力信号が供給される。こ
のナンドゲートＮＡ１の一方の入力端子には、ライトイ
ネーブル信号／ＳＷＥを受けるライトイネーブル信号レ
ジスタＷＥＲの出力信号が供給され、その他方の入力端
子にはＢｉＣＭＯＳ（バイポーラＣＭＯＳ）ＢＶ２の出
力信号つまり非反転内部クロック信号が供給される。

【００５４】言うまでもなく、ナンドゲートＮＡ１の出
力信号は、ライトイネーブル信号／ＳＷＥがロウレベル
つまりライトイネーブル信号レジスタＷＥＲの出力信号
がハイレベルとされシンクロナスＳＲＡＭがライトサイ
クルとされるとき、相補クロック信号Ｋ＊に従って選択
的にロウレベルとされる。この結果、アドレスレジスタ
ＡＲ２及びＡＲ３は、シンクロナスＳＲＡＭがライトサ
イクルとされることを条件に選択的にシフトレジスタと
して作用し、アドレス入力端子ＳＡ０を介して入力され
るアドレス信号ＳＡ０を相補クロック信号Ｋ＊に従って
順次取り込み、保持する。シンクロナスＳＲＡＭがリー
ドサイクル又はデッドサイクルとされナンドゲートＮＡ
１の出力信号がハイレベルとされるとき、アドレスレジ
スタＡＲ２及びＡＲ３は、そのシフト動作を停止し、直
前に入力された二つのライトサイクルに関するライトア
ドレスを保持する。

【００５５】アドレスレジスタＡＲ２の出力信号は、ア
ドレス選択回路ＡＳ１の一方の入力端子に供給されると
ともに、アドレス比較回路ＡＣ１の他方の入力端子に供
給される。また、アドレスレジスタＡＲ３の出力信号
は、アドレス選択回路ＡＳ１の他方の入力端子に供給さ
れるとともに、アドレス比較回路ＡＣ２の他方の入力端
子に供給される。アドレス比較回路ＡＣ１及びＡＣ２の
出力信号ＡＭ１及びＡＭ２は、選択制御信号として出力
データ選択回路ＯＳに供給され、アドレス選択回路ＡＳ
１の出力信号は、アドレスレジスタＡＲ４に供給され
る。アドレス選択回路ＡＳ１の制御端子には、チップ選
択信号／ＳＳを受けるチップ選択信号レジスタＳＳＲの
出力信号が選択制御信号ＳＣ１として供給される。ま
た、アドレスレジスタＡＲ４のクロック入力端子には、
上記ナンドゲートＮＡ１の出力信号のインバータＶ２に
よる反転信号が供給される。

【００５６】これにより、アドレス比較回路ＡＣ１は、
アドレスレジスタＡＲ２に保持されるライトアドレスと
リードサイクルに際してアドレスレジスタＡＲ１を介し
て入力されるリードアドレスとを比較照合し、両アドレ
スが全ビット一致するときその出力信号ＡＭ１を選択的
にハイレベルとする。また、アドレス比較回路ＡＣ２
は、アドレスレジスタＡＲ３に保持されるライトアドレ
スとアドレスレジスタＡＲ１を介して入力されるリード
アドレスとを比較照合し、両アドレスが全ビット一致す
るときその出力信号ＡＭ２を選択的にハイレベルとす
る。

【００５７】アドレス選択回路ＡＳ１は、シンクロナス
ＳＲＡＭがデッドサイクルとされ選択制御信号ＳＣ１が
ロウレベルとされるとき、アドレスレジスタＡＲ３で待
ち合わせ状態にある一つ目のライトアドレスを選択し
て、アドレスレジスタＡＲ４に伝達する。また、シンク
ロナスＳＲＡＭがデッドサイクルの後のライトサイクル
とされ選択制御信号ＳＣ１がハイレベルとされるときに
は、アドレスレジスタＡＲ２で待ち合わせ状態にある二
つ目のライトアドレスを選択して、アドレスレジスタＡ
Ｒ４に伝達する。一方、アドレス選択回路ＡＳ２は、シ
ンクロナスＳＲＡＭがリードサイクルとされ選択制御信
号ＳＣ２がロウレベルとされるとき、アドレスレジスタ
ＡＲ１を介して入力されるリードアドレスを選択して、
ＸアドレスデコーダＸＤ及び図示されないＹアドレスデ
コーダＹＤに伝達し、シンクロナスＳＲＡＭがライトサ
イクルとされ選択制御信号ＳＣ２がハイレベルとされる
ときには、アドレスレジスタＡＲ４に保持されるライト
アドレスを選択して、ＸアドレスデコーダＸＤ及びＹア
ドレスデコーダＹＤに伝達する。

【００５８】ＸアドレスデコーダＸＤは、ナンドゲート
ＮＡ２〜ＮＡ４，ＢｉＣＭＯＳインバータＢＶ４及びＢ
Ｖ５ならびにＣＭＯＳインバータＶＡを含み、アドレス
選択回路ＡＳ２から供給されるライトアドレス又はリー
ドアドレスをデコードして、メモリアレイＭＡＲＹのワ
ード線Ｗ０を択一的に電源電圧ＶＣＣのような選択レベ
ルとする。メモリアレイＭＡＲＹの相補データ線Ｄ０＊
は、前述のように、ＹスイッチＹＳの対応する単位回路
に結合され、そのＭＯＳＦＥＴＰ３〜Ｐ５からなるデー
タ線イコライズ回路によって選択的にイコライズされる
とともに、そのトランスファゲートＧ１及びＧ２を介し
て選択的に相補共通データ線ＣＤ０＊つまりはライトア
ンプＷＡの対応する単位ライトアンプＷＡ０あるいはセ
ンスアンプＳＡの対応する単位センスアンプＳＡ０に選
択的に接続される。

【００５９】ライトアンプＷＡの単位ライトアンプＷＡ
０には、入力データレジスタＩＲ２からライトデータＷ
Ｄａ０が供給されるとともに、タイミング発生回路ＴＧ
からライトパルス信号ＷＰが供給され、図示されないバ
イトライトイネーブル信号レジスタＢＷＲから対応する
バイトライト制御信号ＷＥａが供給される。また、セン
スアンプＳＡの単位センスアンプＳＡ０には、図示され
ないリードパルス信号ＲＰが供給され、その出力信号
は、リードデータＲＤａ０として出力データ選択回路Ｏ
Ｓの第３の入力端子に供給される。

【００６０】ここで、ライトアンプＷＡに供給されるラ
イトパルス信号ＷＰは、特に制限されないが、ライトイ
ネーブル信号／ＳＷＥつまりはライトイネーブル信号レ
ジスタＷＥＲの出力信号がＣＭＯＳインバータＶ６〜Ｖ
７を含むパルス発生回路を介されることにより形成さ
れ、ＹスイッチＹＳのデータ線イコライズ回路に供給さ
れるイコライズ制御信号ＥＱは、ライトパルス信号ＷＰ
及びリードパルス信号ＲＰがオアゲートＯＧ２ならびに
ＣＭＯＳインバータＶ８〜Ｖ９を含むパルス発生回路を
介されることにより形成される。この結果、イコライズ
制御信号ＥＱは、ライトパルス信号ＷＰ又はリードパル
ス信号ＲＰがともにロウレベルとされるとき所定のタイ
ミングで選択的にロウレベルとされ、このイコライズ制
御信号ＥＱのロウレベルを受けてＹスイッチＹＳのデー
タ線イコライズ回路による相補データ線Ｄ０＊〜Ｄｎ＊
のイコライズ動作が選択的に実行される。

【００６１】一方、データ入出力端子ＤＱａ０を介して
入力されるライトデータは、シンクロナスＳＲＡＭがラ
イトサイクルとされるとき、タイミング発生回路ＴＧの
ナンドゲートＮＡ１の出力信号に従ってシフトレジスタ
形態の入力データレジスタＩＲ１及びＩＲ２に取り込ま
れる。このうち、入力データレジスタＩＲ１の出力信号
は、出力データ選択回路ＯＳの第１の入力端子に供給さ
れる。また、入力データレジスタＩＲ２の出力信号は、
ライトデータＷＤａ０としてライトアンプＷＡの単位ラ
イトアンプＷＡ０に供給されるとともに、出力データ選
択回路ＯＳの第２の入力端子に供給される。前述のよう
に、出力データ選択回路ＯＳの第３の入力端子には、セ
ンスアンプＳＡの単位センスアンプＳＡ０からリードデ
ータＲＤａ０が供給され、その選択制御端子には、アド
レス比較回路ＡＣ１及びＡＣ２の出力信号ＡＭ１及びＡ
Ｍ２が供給される。

【００６２】出力データ選択回路ＯＳは、アドレス比較
回路ＡＣ１及びＡＣ２の出力信号ＡＭ１及びＡＭ２がと
もにロウレベルとされるとき、センスアンプＳＡの単位
センスアンプＳＡ０から出力されるリードデータＲＤａ
０を選択して出力データレジスタＯＲに伝達する。ま
た、アドレス比較回路ＡＣ１の出力信号ＡＭ１がハイレ
ベルとされるときには、入力データレジスタＩＲ１で待
ち合わせ状態にある前サイクルのライトデータを選択し
て出力データレジスタＯＲに伝達し、アドレス比較回路
ＡＣ２の出力信号ＡＭ２がハイレベルとされるときに
は、入力データレジスタＩＲ２で待ち合わせ状態にある
前前サイクルのライトデータを選択して出力データレジ
スタＯＲに伝達する。出力データレジスタＯＲは、Ｂｉ
ＣＭＯＳインバータＢＶ３の出力信号つまり相補クロッ
ク信号Ｋ＊に従って出力データ選択回路ＯＳの出力信号
を取り込み、データ出力バッファＯＢに伝達する。デー
タ出力バッファＯＢは、図示されない出力制御信号のハ
イレベルを受けて選択的に動作状態とされ、出力データ
レジスタＯＲに保持されるリードデータをデータ入出力
端子ＤＱａ０を介して外部のアクセス装置に出力する。

【００６３】図４には、図１のシンクロナスＳＲＡＭの
一実施例の動作タイミング図が示され、図５には、その
一実施例の信号波形図が示されている。これらの図によ
り、この実施例のシンクロナスＳＲＡＭの具体的動作な
らびにその特徴について説明する。なお、図５の信号波
形図は、図４の動作タイミング図を部分的に拡大し、こ
れに必要と思われる信号の波形を追加したものである。

【００６４】図４において、シンクロナスＳＲＡＭは、
相補クロック信号Ｋ＊が有効レベルつまり非反転クロッ
ク信号Ｋが電源電圧ＶＣＣのようなハイレベルに変化さ
れ反転クロック信号／Ｋが接地電位ＶＳＳのようなロウ
レベルに変化されるタイミングＴ１〜Ｔ１４等でチップ
選択信号／ＳＳがロウレベルとされることにより、選択
的に選択状態とされる。また、その動作モードは、各タ
イミングでライトイネーブル信号／ＳＷＥがハイレベル
とされることで選択的にリードサイクル（ＲＥＡＤ）と
され、ライトイネーブル信号／ＳＷＥがロウレベルとさ
れることで選択的にライトサイクル（ＷＲＩＴＥ）とさ
れる。タイミングＴ１〜Ｔ１４等においてチップ選択信
号／ＳＳがハイレベルとされるとき、シンクロナスＳＲ
ＡＭはいわゆるデッドサイクル（ＤＥＡＤ）とされる
が、このデッドサイクルは、シンクロナスＳＲＡＭの動
作モードがリードサイクルからライトサイクルに変化さ
れるとき１サイクル分だけ挿入することが仕様書により
義務付けられる。

【００６５】例えばタイミングＴ１を始まりとするリー
ドサイクルにおいて、アドレス入力端子ＳＡ０〜ＳＡｋ
にはアクセスすべきリードアドレスＡＲ１が入力され、
データ入出力端子ＤＱａ０〜ＤＱａ８ないしＤＱｄ０〜
ＤＱｄ８は、すべてハイインピーダンス状態とされる。
また、タイミングＴ３を始まりとするライトサイクルで
は、アドレス入力端子ＳＡ０〜ＳＡｋを介してアクセス
すべきライトアドレスＡＷ１が入力され、データ入出力
端子ＤＱａ０〜ＤＱａ８ないしＤＱｄ０〜ＤＱｄ８に
は、前前サイクルのリードサイクルのリードデータＤＲ
１が出力される。さらに、タイミングＴ４を始まりとす
るライトサイクルでは、アドレス入力端子ＳＡ０〜ＳＡ
ｋを介してアクセスすべきライトアドレスＡＷ２が入力
され、データ入出力端子ＤＱａ０〜ＤＱａ８ないしＤＱ
ｄ０〜ＤＱｄ８には、直前のライトサイクルのライトデ
ータＤＷ１が１サイクル遅れで入力される。

【００６６】一方、タイミングＴ５を始まりとするライ
トサイクルでは、アドレス入力端子ＳＡ０〜ＳＡｋを介
してアクセスすべきライトアドレスＡＷ３が入力され、
データ入出力端子ＤＱａ０〜ＤＱａ８ないしＤＱｄ０〜
ＤＱｄ８には、直前のライトサイクルのライトデータＤ
Ｗ２が１サイクル遅れで入力される。以下、タイミング
Ｔ６，Ｔ７，Ｔ１２ならびにＴ１３を始まりとするサイ
クルはリードサイクルとされ、タイミングＴ９〜Ｔ１１
を始まりとするサイクルはライトサイクルとされる。リ
ードサイクルの次サイクルつまりタイミングＴ２，Ｔ８
ならびにＴ１４を始まりとするサイクルは、すべてデッ
ドサイクルとされる。

【００６７】上記タイミングＴ１を始まりとするリード
サイクルにおいて、アドレス入力端子ＳＡ０〜ＳＡｋを
介して入力されるｋ＋１ビットのリードアドレスＡＲ１
は、相補クロック信号Ｋ＊の有効レベルへの変化を受け
てＸアドレスデコーダＸＤ及びＹアドレスデコーダＹＤ
に伝達され、デコードされる。そして、Ｘアドレスデコ
ーダＸＤ及びＹアドレスデコーダＹＤのデコード所要時
間が経過した時点で、メモリアレイＭＡＲＹの対応する
アドレス（ＡＲ１）が選択状態とされ、ワード線Ｗ０〜
Ｗｍならびにデータ線選択信号ＹＳ０〜ＹＳｐの対応す
るビットが択一的に電源電圧ＶＣＣのようなハイレベル
の選択レベルとされる。

【００６８】これにより、メモリアレイＭＡＲＹの相補
データ線Ｄ０＊〜Ｄｎ＊には、選択ワード線に結合され
たｎ＋１個のメモリセルの読み出し信号が出力される
が、その当初は、図５に示されるように、イコライズ制
御信号ＥＱがロウレベルとされているため、相補データ
線Ｄ０＊〜Ｄｎ＊の非反転及び反転信号線は、イコライ
ズ制御信号ＥＱがハイレベルに戻された時点で選択的に
ディスチャージされ、そのいずれかが選択的にレベル差
Ｖ１つまり数百ｍＶ程度だけ低下する。

【００６９】メモリアレイＭＡＲＹの相補データ線Ｄ０
＊〜Ｄｎ＊における小振幅の読み出し信号は、データ線
選択信号ＹＳ０〜ＹＳｐに従って３６ビットずつ選択さ
れ、相補共通データ線ＣＤ０＊〜ＣＤ３５＊を介してセ
ンスアンプＳＡの単位センスアンプＳＡ０〜ＳＡ３５に
伝達される。センスアンプＳＡの各単位センスアンプＳ
Ａ０〜ＳＡ３５は、リードパルス信号ＲＰのハイレベル
を受けて動作状態とされ、相補共通データ線ＣＤ０＊〜
ＣＤ３５＊を介して出力される読み出し信号を増幅した
後、リードデータＲＤａ０〜ＲＤａ８ないしＲＤｄ０〜
ＲＤｄ８つまりＤＲ１として出力データ選択回路ＯＳに
伝達する。これらのリードデータは、出力データレジス
タＯＲ，データ出力バッファＯＢからデータ入出力端子
ＤＱａ０〜ＤＱａ８ないしＤＱｄ０〜ＤＱｄ８を介して
出力され、相補クロック信号Ｋ＊のタイミングＴ３にお
いて外部のアクセス装置に取り込まれる。

【００７０】このように、本実施例のシンクロナスＳＲ
ＡＭは、タイミングＴ１を始まりとする第ｒのサイクル
のリードサイクルに関する実質的な読み出し動作を、タ
イミングＴ２を始まりとする第ｒ＋１のサイクルで実行
し、そのリードデータＤＲ１は、外部のアクセス装置に
タイミングＴ３で取り込まれるべくデータ入出力端子Ｄ
Ｑａ０〜ＤＱａ８ないしＤＱｄ０〜ＤＱｄ８から出力さ
れる。

【００７１】リードパルス信号ＲＰがロウレベルとされ
センスアンプＳＡの単位センスアンプＳＡ０〜ＳＡ３５
による読み出し信号の増幅動作が終了すると、イコライ
ズ制御信号ＥＱがロウレベルとされ、ＹスイッチＹＳの
各単位回路のデータ線イコライズ回路による相補データ
線Ｄ０＊〜Ｄｎ＊のイコライズ動作が開始される。前記
のように、読み出し動作時における相補データ線Ｄ０＊
〜Ｄｎ＊の信号振幅は数百ｍＶとされるため、その読み
出し動作後のイコライズに要する時間つまりイコライズ
所要時間Ｔｅｑｒは、無視できる程度に短いものとな
る。

【００７２】次に、例えばタイミングＴ３を始まりとす
るライトサイクルの場合、アドレス入力端子ＳＡ０〜Ｓ
Ａｋを介して入力されるｋ＋１ビットのライトアドレス
ＡＷ１は、前述のように、シフトレジスタ形態のアドレ
スレジスタＡＲ２及びＡＲ３を介して１サイクル遅れで
ＸアドレスデコーダＸＤ及びＹアドレスデコーダＹＤに
伝達された後、タイミングＴ４を開始点としてデコード
される。また、１サイクル遅れのタイミングＴ４でデー
タ入出力端子ＤＱａ０〜ＤＱａ８ないしＤＱｄ０〜ＤＱ
ｄ８から入力される３６ビットのライトデータＡＷ１
は、シフトレジスタ形態の入力データレジスタＩＲ１及
びＩＲ２を介してライトアンプＷＡの対応する単位ライ
トアンプＷＡ０〜ＷＡ３５に伝達される。ライトアンプ
ＷＡでは、図５に例示されるように、タイミングＴ５を
始まりとするサイクルの所定のタイミングでライトパル
ス信号ＷＰが所定期間だけハイレベルとされ、これに対
応してイコライズ制御信号ＥＱが所定期間だけハイレベ
ルとされる。

【００７３】これにより、シンクロナスＳＲＡＭでは、
タイミングＴ５を開始点としてメモリアレイＭＡＲＹの
対応するアドレス（ＡＷ１）が選択状態とされ、ワード
線Ｗ０〜Ｗｍならびにデータ線選択信号ＹＳ０〜ＹＳｐ
が択一的に選択レベルとされる。また、ワード線Ｗ０〜
Ｗｍの択一的な選択レベルを受けて、メモリアレイＭＡ
ＲＹの選択ワード線に結合されるｎ＋１個のメモリセル
が選択状態とされ、その読み出し信号が対応する相補デ
ータ線Ｄ０＊〜Ｄｎ＊に出力される。

【００７４】メモリアレイＭＡＲＹの相補データ線Ｄ０
＊〜Ｄｎ＊に出力された読み出し信号は、データ線選択
信号ＹＳ０〜ＹＳｐの択一的な選択レベルを受けて、３
６組分だけ選択的に相補共通データ線ＣＤ０＊〜ＣＤ３
５＊に伝達される。しかし、ライトパルス信号ＷＰがハ
イレベルとされライトアンプＷＡの単位ライトアンプＷ
Ａ０〜ＷＡ３５が一斉に動作状態とされると、ライトデ
ータＷＤａ０〜ＷＤａ８ないしＷＤｄ０〜ＷＤｄ８に応
じたフルスィングの相補書き込み信号が各相補共通デー
タ線に出力されるため、メモリアレイＭＡＲＹの指定さ
れた３６個のメモリセルの保持データは、強制的にライ
トデータＷＤａ０〜ＷＤａ８ないしＷＤｄ０〜ＷＤｄ８
に応じた論理レベルに書き換えられる。

【００７５】このように、本実施例のシンクロナスＳＲ
ＡＭは、タイミングＴ３を始まりとする第ｑのサイクル
のライトサイクルに関するライトデータＤＷ１を、タイ
ミングＴ４を始まりとする第ｑ＋１のサイクルでデータ
入出力端子ＤＱａ０〜ＤＱａ８ないしＤＱｄ０〜ＤＱｄ
８から取り込み、その実質的な書き込み動作を、タイミ
ングＴ５を始まりとする第ｑ＋２のサイクルで実行す
る。

【００７６】ところで、タイミングＴ４を始まりとする
ライトサイクルでアドレス入力端子ＳＡ０〜ＳＡｋから
入力されるライトアドレスＡＷ２は、１サイクル遅れで
ＸアドレスデコーダＸＤ及びＹアドレスデコーダＹＤに
伝達され、タイミングＴ５を開始点としてデコードされ
る。ところが、タイミングＴ６を始まりとするサイクル
がリードサイクルであるため、そのデコード動作は中止
され、選択アドレスに対する実質的な書き込み動作が禁
止されるとともに、ライトアドレスＡＷ２は、タイミン
グＴ５を始まりとする次のライトサイクルに関するライ
トアドレスＡＷ３とともに、アドレスレジスタＡＲ２又
はＡＲ３で待ち合わせ状態となる。同様に、１サイクル
遅れのタイミングＴ５で入力されるライトデータＤＷ２
は、次のライトサイクルに関するライトデータＤＷ３と
ともに、入力データレジスタＩＲ１又はＩＲ２で待ち合
わせ状態となる。待ち合わせ状態にある両ライトサイク
ルの実質的な書き込み動作は、タイミングＴ９を始まり
とする次のライトサイクルの実質的な書き込み動作が行
われる直前に、すなわちタイミングＴ９及びＴ１０を始
まりとする二つのサイクルにおいて実行される。

【００７７】ライトパルス信号ＷＰがロウレベルに戻さ
れると、ライトアンプＷＡの単位ライトアンプＷＡ０〜
ＷＡ３５が非動作状態とされるとともに、イコライズ制
御信号ＥＱがロウレベルとされ、ＹスイッチＹＳのデー
タ線イコライズ回路による相補データ線Ｄ０＊〜Ｄｎ＊
のイコライズ動作が開始される。

【００７８】なお、ライトアンプＷＡによる実質的な書
き込み動作が行われるとき、相補データ線Ｄ０＊〜Ｄｎ
＊の非反転及び反転信号線は、前述のように、フルスィ
ングされ、そのイコライズ動作には比較的長いイコライ
ズ所要時間Ｔｅｑｗが必要とされる。これに対処するた
め、この実施例のシンクロナスＳＲＡＭでは、実質的な
書き込み動作が行われたサイクルの次サイクル、すなわ
ち例えばタイミングＴ６を始まりとするサイクルが言わ
ば実質的なデッドサイクルとされ、このタイミングＴ６
のリードサイクルに関する実質的な読み出し動作は、そ
の直前のライトサイクルの前前サイクルのライトサイク
ルに関する実質的な書き込み動作が行われたサイクルつ
まりタイミングＴ５を始まりとするサイクルの次次サイ
クル、すなわちタイミングＴ７を始まりとするサイクル
で実行される。言うまでもなく、タイミングＴ６を始ま
りとする実質的なデッドサイクルでは、タイミングＴ３
のライトサイクルに関する実質的な書き込み動作により
フルスィングされた相補データ線Ｄ０＊〜Ｄｎ＊のイコ
ライズが行われる。

【００７９】つまり、本実施例の場合、シンクロナスＳ
ＲＡＭとしてのサイクルタイムＴｃｙが、書き込み動作
終了後における相補データ線Ｄ０＊〜Ｄｎ＊のイコライ
ズ所要時間Ｔｅｑｗを考慮することなく設定できる訳で
あって、シンクロナスＳＲＡＭのサイクルタイムＴｃｙ
は、メモリアレイＭＡＲＹの選択タイミングとライトア
ンプＷＡの駆動タイミングとの間のセットアップ時間を
Ｔｓｕとし、ライトパルス信号ＷＰのパルス幅つまりラ
イトアンプＷＡの単位ライトアンプＷＡ０〜ＷＡ３５に
よる書き込み動作の所要時間をＴｗｐとするとき、 Ｔｃｙ≒Ｔｓｕ＋Ｔｗｐ となる。現在の半導体集積回路技術において、シンクロ
ナスＳＲＡＭのセットアップ時間Ｔｓｕは０．５ｎｓ程
度とされ、ライトパルス信号ＷＰのパルス幅Ｔｗｐは
２．６ｎｓ程度とされる。この結果、シンクロナスＳＲ
ＡＭのサイクルタイムＴｃｙは、３．１ｎｓ程度に短縮
され、図８〜図１０に掲げた従来のシンクロナスＳＲＡ
Ｍに比較して約４４％もの改善が図られるとともに、相
応してシンクロナスＳＲＡＭを含むＥＷＳのサイクルタ
イムも高速化される。

【００８０】なお、リードサイクルにおいてサイクルタ
イムに対する制約がある場合、シンクロナスＳＲＡＭの
実質的なサイクルタイムは、ライトサイクルではなくリ
ードサイクルによって律則され、３．１ｎｓを超えるこ
ともあり得る。

【００８１】図６には、この発明が適用されたシンクロ
ナスＳＲＡＭの書き込み動作に関する回路の第２の実施
例の信号経路図が示され、図７には、その一実施例の動
作タイミング図が示されている。なお、この実施例のシ
ンクロナスＳＲＡＭは、前記図１ないし図５の実施例を
基本的に踏襲するものであるため、これと異なる部分に
ついてのみ説明を追加する。

【００８２】図６において、この実施例のシンクロナス
ＳＲＡＭは、前記図３の実施例にあるアドレスレジスタ
ＡＲ３ならびにこれに対応するアドレス比較回路ＡＣ２
及び入力データレジスタＩＲ２を備えず、ライトサイク
ルの直後サイクルでリードサイクルが指定されることに
よってその実質的な書き込み動作が待ち合わせ状態とな
るライトサイクルは、一つのみに制限される。

【００８３】したがって、図７に示されるように、例え
ばタイミングＴ３のライトサイクルに関する実質的な書
き込み動作は、リードサイクルの場合と同様、次サイク
ルつまりタイミングＴ４を始まりとするサイクルで実行
され、後続するリードサイクルによりその実質的な書き
込み動作が待ち合わせ状態となるライトサイクルは、タ
イミングＴ５のライトサイクルのみとなる。また、タイ
ミングＴ５のライトサイクルの直後サイクルつまりタイ
ミングＴ６のリードサイクルに関する実質的な読み出し
動作は、上記ライトサイクルの前サイクルつまりタイミ
ングＴ４のライトサイクルに関する実質的な書き込み動
作が行われるサイクルつまりタイミングＴ５を始まりと
するサイクルの次次サイクル、すなわちタイミングＴ７
を始まりとするサイクルで実行され、その直前サイクル
は、書き込み動作によりフルスィングされた相補データ
線Ｄ０＊〜Ｄｎ＊のイコライズに供される。

【００８４】この結果、この実施例の場合も、前記図１
ないし図５の実施例の場合と同様な作用効果を得ること
ができ、これによってシンクロナスＳＲＡＭひいてはこ
れを含むＥＷＳ等のサイクルタイムを高速化できるもの
となる。

【００８５】なお、この実施例では、例えばタイミング
Ｔ３のライトサイクルに関するライトデータＤＷ１が、
その実質的な書き込み動作が行われるサイクルの開始点
つまりタイミングＴ４で入力されるため、ライトデータ
ＤＷ１がデータ入出力端子ＤＱａ０〜ＤＱａ８ないしＤ
Ｑｄ０〜ＤＱｄ８から入力データレジスタＩＲ１を介し
てライトアンプＷＡに伝達されるまでの時間がセットア
ップ時間Ｔｓｕより長いと、その分シンクロナスＳＲＡ
Ｍのサイクルタイムが影響を受ける。

【００８６】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１）所定のクロック信号に従って同期動作し、ライト
サイクルの次サイクルでのリードサイクルを許容するシ
ンクロナスＳＲＡＭ等において、上記ライトサイクルの
次サイクルのリードサイクルに関する実質的な読み出し
動作を、対応するライトサイクルの前サイクル又は前前
サイクルのライトサイクルに関する実質的な書き込み動
作が行われるサイクルの次次サイクルで実行するととも
に、シンクロナスＳＲＡＭ等に、後続するリードサイク
ルによりその実質的な書き込み動作が行われなかったラ
イトサイクルに関するライトアドレス及びライトデータ
をそれぞれ保持する２個又は１個のアドレスレジスタ及
び入力データレジスタと、後続するリードサイクルに関
するリードアドレスとアドレスレジスタに保持されるラ
イトアドレスとを比較照合しその結果に応じて対応する
入力データレジスタに保持されるライトデータをそのま
まリードデータとして選択的に出力するための２個又は
１個のアドレス比較回路とを設けることで、上記前サイ
クル又は前前サイクルのライトサイクルに関する実質的
な書き込み動作が終了してから次サイクルのリードサイ
クルに関する実質的な読み出し動作が行われるまでの間
に、実質的な書き込み動作によりフルスィングされたデ
ータ線及び共通データ線のイコライズ動作を行うことが
できるという効果が得られる。

【００８７】（２）上記（１）項により、シンクロナス
ＳＲＡＭ等のサイクルタイムを、セットアップ時間とラ
イトパルス信号のパルス幅との関数とし、ほぼイコライ
ズ所要時間分だけ短縮することができるという効果が得
られる。 （３）上記（１）項及び（２）項により、シンクロナス
ＳＲＡＭ等のサイクルタイムを高速化することができる
という効果が得られる。 （４）上記（３）項により、シンクロナスＳＲＡＭをキ
ャッシュメモリとして含むＥＷＳ等のサイクルタイムを
高速化できるという効果が得られる。

【００８８】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、シンクロナスＳＲＡＭのメモリアレ
イＭＡＲＹは、その周辺部を含めて複数のメモリマット
に分割できる。また、シンクロナスＳＲＡＭは、いわゆ
る×１８ビット又は×７２ビット等、任意のビット構成
を採りうるし、バイト単位の書き込み制御機能を持つこ
とを必須条件ともしない。シンクロナスＳＲＡＭは、種
々のブロック構成を採りうるし、起動制御信号及び内部
制御信号等の組み合わせや名称ならびにその有効レベル
等は、種々の実施形態を採りうる。

【００８９】図２において、メモリアレイＭＡＲＹは、
任意数の冗長素子を含むことができる。また、上記実施
例では、相補データ線Ｄ０＊〜Ｄｎ＊の非反転及び反転
信号線をともに電源電圧ＶＣＣのようなハイレベルにイ
コライズしているが、種々の条件を整えることで、接地
電位ＶＳＳのようなロウレベルにイコライズすることも
可能である。シンクロナスＳＲＡＭは、イコライズ制御
信号ＥＱに従って相補共通データ線ＣＤ０＊〜ＣＤ３５
＊の非反転及び反転信号線をイコライズするための共通
データ線イコライズ回路を備えることができる。

【００９０】図３及び図６において、シンクロナスＳＲ
ＡＭの書き込み動作に関する回路の具体的構成は、これ
らの実施例による制約を受けない。図４及び図５ならび
に図７において、相補クロック信号Ｋ＊，各起動制御信
号ならびに内部信号等の具体的な時間関係やレベルは、
本発明の主旨に影響を与えない。

【００９１】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるＥＷ
Ｓのキャッシュメモリを構成するシンクロナスＳＲＡＭ
に適用した場合について説明したが、それに限定される
ものではなく、例えば、クロック信号に従って同期動作
するダイナミック型ＲＡＭや各種のシンクロナス型メモ
リならびにこれを含む各種デジタルシステムにも種々の
形で適用することができる。この発明は、少なくともク
ロック信号に従って同期動作しかつライトサイクルの次
サイクルでのリードサイクルを許容する半導体記憶装置
ならびにこれを含む装置又はシステムに広く適用でき
る。

【００９２】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、所定のクロック信号に従っ
て同期動作し、ライトサイクルの次サイクルでのリード
サイクルを許容するシンクロナスＳＲＡＭ等において、
上記ライトサイクルの次サイクルのリードサイクルに関
する実質的な読み出し動作を、対応するライトサイクル
の前サイクル又は前前サイクルのライトサイクルに関す
る実質的な書き込み動作が行われるサイクルの次次サイ
クルで実行するとともに、シンクロナスＳＲＡＭ等に、
後続するリードサイクルによりその実質的な書き込み動
作が行われなかったライトサイクルに関するライトアド
レス及びライトデータをそれぞれ保持する２個又は１個
のアドレスレジスタ及び入力データレジスタと、後続す
るリードサイクルに関するリードアドレスとアドレスレ
ジスタに保持されるライトアドレスとを比較照合しその
結果に応じて対応する入力データレジスタに保持される
ライトデータをそのままリードデータとして選択的に出
力するための２個又は１個のアドレス比較回路とを設け
ることで、前サイクル又は前前サイクルのライトサイク
ルに関する実質的な書き込み動作が終了してから次サイ
クルのリードサイクルに関する実質的な読み出し動作が
行われるまでの間に、実質的な書き込み動作によってフ
ルスィングされたデータ線及び共通データ線のイコライ
ズ動作を行うことができるため、シンクロナスＳＲＡＭ
等のサイクルタイムを、セットアップ時間とライトパル
ス信号のパルス幅との関数とし、ほぼイコライズ所要時
間分だけ短縮することができる。この結果、シンクロナ
スＳＲＡＭ等のサイクルタイムを高速化し、これをキャ
ッシュメモリとして含むＥＷＳ等の高速化を図ることが
できる。

【図面の簡単な説明】

【図１】この発明が適用されたシンクロナスＳＲＡＭの
一実施例を示すブロック図である。

【図２】図１のシンクロナスＳＲＡＭに含まれるメモリ
アレイ及びその周辺部の一実施例を示す部分的な回路図
である。

【図３】図１のシンクロナスＳＲＡＭの書き込み動作に
関する回路の第１の実施例を示す信号経路図である。

【図４】図３のシンクロナスＳＲＡＭの一実施例を示す
動作タイミング図である。

【図５】図３のシンクロナスＳＲＡＭの一実施例を示す
信号波形図である。

【図６】この発明が適用されたシンクロナスＳＲＡＭの
書き込み動作に関する回路の第２の実施例を示す信号経
路図である。

【図７】図６のシンクロナスＳＲＡＭの一実施例を示す
動作タイミング図である。

【図８】この発明に先立って本願発明者等が開発したシ
ンクロナスＳＲＡＭの書き込み動作に関する回路の一例
を示す信号経路図である。

【図９】図８のシンクロナスＳＲＡＭの一例を示す動作
タイミング図である。

【図１０】図８のシンクロナスＳＲＡＭの一例を示す信
号波形図である。

【符号の説明】

ＭＡＲＹ……メモリアレイ、ＸＤ……Ｘアドレスデコー
ダ、ＹＳ……Ｙスイッチ、ＷＡ……ライトアンプ、ＳＡ
……センスアンプ、ＹＤ……Ｙアドレスデコーダ、ＴＧ
……タイミング発生回路、ＢＷＲ……バイトライトイネ
ーブル信号レジスタ、ＩＲ１〜ＩＲ２……入力データレ
ジスタ、ＯＳ……出力データ選択回路、ＯＲ……出力デ
ータレジスタ、ＯＢ……データ出力バッファ、ＡＲ１〜
ＡＲ３……アドレスレジスタ、ＡＳ１〜ＡＳ２……アド
レス選択回路、ＡＣ１〜ＡＣ２……アドレス比較回路。
Ｋ＊……相補クロック信号又はその入力端子、Ｋ……非
反転クロック信号又はその入力端子、／Ｋ……反転クロ
ック信号又はその入力端子、／ＳＳ……チップ選択信号
又はその入力端子、／ＳＷＥ……ライトイネーブル信号
又はその入力端子、／ＳＷＥａ〜ＳＷＥｄ……バイトラ
イトイネーブル信号又はその入力端子、ＤＱａ０〜ＤＱ
ａ８ないしＤＱｄ０〜ＤＱｄ８……入出力データ又はデ
ータ入出力端子、ＳＡ０〜ＳＡｋ……アドレス信号又は
その入力端子。Ｗ０〜Ｗｍ……ワード線、Ｄ０＊〜Ｄｎ
＊……相補データ線、Ｄ０〜Ｄｎ……非反転データ線、
／Ｄ０〜／Ｄｎ……反転データ線、ＭＣ００〜ＭＣ０ｎ
ないしＭＣｍ０〜ＭＣｍｎ……スタティック型メモリセ
ル、ＣＤ０＊〜ＣＤ３５＊……相補共通データ線、ＣＤ
０〜ＣＤ３５……非反転共通データ線、／ＣＤ０〜／Ｃ
Ｄ３５……反転共通データ線、ＷＡ０〜ＷＡ３５……単
位ライトアンプ、ＳＡ０〜ＳＡ３５……単位センスアン
プ。ＥＱ……イコライズ制御信号、ＷＰ……ライトパル
ス信号、ＲＰ……リードパルス信号、ＹＳ０〜ＹＳｐ…
…データ線選択信号、ＷＥａ〜ＷＥｄ……バイトライト
制御信号、ＷＤａ０〜ＷＤａ８ないしＷＤｄ０〜ＷＤｄ
８……ライトデータ、ＲＤａ０〜ＲＤａ８ないしＲＤｄ
０〜ＲＤｄ８……リードデータ。ＳＳＲ……チップ選択
信号レジスタ、ＷＥＲ……ライトイネーブル信号レジス
タ、Ｐ１〜Ｐ５……ＰチャンネルＭＯＳＦＥＴ、Ｎ１〜
Ｎ４……ＮチャンネルＭＯＳＦＥＴ、Ｇ１〜Ｇ２……ト
ランスファゲート、Ｖ１〜ＶＡ……ＣＭＯＳインバー
タ、ＯＧ１〜ＯＧ２……オア（ＯＲ）ゲート、ＮＡ１〜
ＮＡ４……ナンド（ＮＡＮＤ）ゲート、ＢＶ１〜ＢＶ５
……ＢｉＣＭＯＳインバータ。Ｔ１〜Ｔ１４……タイミ
ング、ＷＲＩＴＥ……ライトサイクル、ＲＥＡＤ……リ
ードサイクル、ＤＥＡＤ……デッドサイクル、ＡＲ１〜
ＡＲ５……リードアドレス、ＡＷ１〜ＡＷ６……ライト
アドレス、ＤＲ１〜ＤＲ５……リードデータ、ＤＷ１〜
ＤＷ６……ライトデータ。Ｔｃｙ……サイクルタイム、
Ｔｓｕ……セットアップ時間、Ｔｗｐ……ライトパルス
幅、Ｔｅｑｗ，Ｔｅｑｒ……イコライズ所要時間。

Claims (7)

【特許請求の範囲】
1. 【請求項１】 クロック信号に従って同期動作し、ライ
   トサイクルの次サイクルでのリードサイクルを許容する
   ものであって、かつ、上記リードサイクルに関する実質
   的な読み出し動作を、上記ライトサイクルの前サイクル
   又は前前サイクルのライトサイクルに関する実質的な書
   き込み動作が行われるサイクルの実質次次サイクルにお
   いて行うことを特徴とする半導体記憶装置。
2. 【請求項２】 請求項１において、 上記前サイクル又は前前サイクルのライトサイクルに関
   する実質的な書き込み動作が行われるサイクルと、上記
   リードサイクルに関する実質的な読み出し動作が行われ
   るサイクルとの間のサイクルでは、上記実質的な書き込
   み動作によりフルスィングされたデータ線及び共通デー
   タ線のイコライズ動作が行われるものであることを特徴
   とする半導体記憶装置。
3. 【請求項３】 請求項１又は請求項２において、 上記半導体記憶装置は、第ｑのサイクルのライトサイク
   ルに関するライトデータを第ｑ＋１のサイクルで取り込
   み、その実質的な書き込み動作を実質第ｑ＋２のサイク
   ルで実行するものであり、 第ｒのサイクルのリードサイクルに関する実質的な読み
   出し動作を実質第ｒ＋１のサイクルで実行するものであ
   ることを特徴とする半導体記憶装置。
4. 【請求項４】 請求項３において、 上記半導体記憶装置は、後続するリードサイクルにより
   その実質的な書き込み動作が行われなかったライトサイ
   クルに関するライトアドレス及びライトデータをそれぞ
   れ保持する２個のアドレスレジスタ及び入力データレジ
   スタと、後続するリードサイクルに関するリードアドレ
   スと上記アドレスレジスタに保持されるライトアドレス
   とをそれぞれ比較照合しその結果に応じて対応する上記
   入力データレジスタに保持されるライトデータをそのま
   まリードデータとしてそれぞれ選択的に出力するための
   ２個のアドレス比較回路とを具備するものであることを
   特徴とする半導体記憶装置。
5. 【請求項５】 請求項１又は請求項２において、 上記半導体記憶装置は、第ｑのサイクルのライトサイク
   ルに関するライトデータを第ｑ＋１のサイクルで取り込
   み、その実質的な書き込み動作を実質第ｑ＋１のサイク
   ルで実行するものであり、 第ｒのサイクルのリードサイクルに関する実質的な読み
   出し動作を実質第ｒ＋１のサイクルで実行するものであ
   ることを特徴とする半導体記憶装置。
6. 【請求項６】 請求項５において、 上記半導体記憶装置は、後続するリードサイクルにより
   その実質的な書き込み動作が行われなかったライトサイ
   クルに関するライトアドレス及びライトデータをそれぞ
   れ保持する１個のアドレスレジスタ及び入力データレジ
   スタと、後続するリードサイクルに関するリードアドレ
   スと上記アドレスレジスタに保持されるライトアドレス
   とを比較照合しその結果に応じて上記入力データレジス
   タに保持されるライトデータをリードデータとして選択
   的に出力する１個のアドレス比較回路とを具備するもの
   であることを特徴とする半導体記憶装置。
7. 【請求項７】 請求項１，請求項２，請求項３，請求項
   ４，請求項５又は請求項６において、 上記半導体記憶装置は、ＥＷＳのキャッシュメモリを構
   成するシンクロナスＳＲＡＭであることを特徴とする半
   導体記憶装置。