JPS6223392B2 - - Google Patents
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- JPS6223392B2 JPS6223392B2 JP54095740A JP9574079A JPS6223392B2 JP S6223392 B2 JPS6223392 B2 JP S6223392B2 JP 54095740 A JP54095740 A JP 54095740A JP 9574079 A JP9574079 A JP 9574079A JP S6223392 B2 JPS6223392 B2 JP S6223392B2
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- 230000000295 complement effect Effects 0.000 claims description 3
- 230000003111 delayed effect Effects 0.000 claims description 3
- 239000004065 semiconductor Substances 0.000 claims description 3
- 230000003068 static effect Effects 0.000 claims description 2
- 238000001514 detection method Methods 0.000 claims 3
- 238000010586 diagram Methods 0.000 description 8
- CIWBSHSKHKDKBQ-JLAZNSOCSA-N Ascorbic acid Chemical compound OC[C@H](O)[C@H]1OC(=O)C(O)=C1O CIWBSHSKHKDKBQ-JLAZNSOCSA-N 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明は半導体メモリ回路に関する。
以下は説明の便宜上Ｎ−チヤンネル
MOSPEFTを用いた回路について話を進める。
MOSPEFTを用いた回路について話を進める。
従来のメモリ回路を第１図に示す。メモリ回路
はデイジツト線D1，1，D2，2、データバス
DB，、センス増幅器１０を備えている。第１
図の回路の動作は以下の通りである。メモリ読出
しサイクルを例にとると、今ワード線Ｗ１が
“１”の電位Ｙ−デコーダー出力YDE１が“１”
の電位になりメモリセルC1が選択されデイジツ
ト線D1，1がそれぞれメモリセルC1の記憶情報
に対応してそれぞれ“１”“０”の電位になつて
いるとする。デイジツト線D1か“１”、1が
“０”であるので必然的にデータバス線はDBが
“１”か“０”の電位になり、センス増幅器１
０の出力はSAが“１”が“０”の電位になつ
ている。今、この状態でアドレス入力信号（図示
せず）が変化し、ワード線の選択がＷ１からＷ２
に変化し、Ｙ−デコーダー出力はYDE１が続け
て選択状態にあり、メモリセルC2が選択された
とする。この場合メモリセルC2の記憶情報がメ
モリセルC1と同じであれば問題はないが、逆の
情報であつたとすると、デイジツト線D1は
“１”から“０”、デイジツト線1は“０”から
“１”へ状態を変えなければならない。又、デー
タバス線DB，、センス出力SA，、も同様
である。これらの状態の変化が起るのは当然アド
レス入力信号が変化してからであるのでデイジツ
ト線、データバス線、センス増幅器の出力が等電
位に向うまでの時間が必要となり、この時間がア
クセスタイムに加算され結局アクセスタイムが遅
くなると云う欠点を有している。
はデイジツト線D1，1，D2，2、データバス
DB，、センス増幅器１０を備えている。第１
図の回路の動作は以下の通りである。メモリ読出
しサイクルを例にとると、今ワード線Ｗ１が
“１”の電位Ｙ−デコーダー出力YDE１が“１”
の電位になりメモリセルC1が選択されデイジツ
ト線D1，1がそれぞれメモリセルC1の記憶情報
に対応してそれぞれ“１”“０”の電位になつて
いるとする。デイジツト線D1か“１”、1が
“０”であるので必然的にデータバス線はDBが
“１”か“０”の電位になり、センス増幅器１
０の出力はSAが“１”が“０”の電位になつ
ている。今、この状態でアドレス入力信号（図示
せず）が変化し、ワード線の選択がＷ１からＷ２
に変化し、Ｙ−デコーダー出力はYDE１が続け
て選択状態にあり、メモリセルC2が選択された
とする。この場合メモリセルC2の記憶情報がメ
モリセルC1と同じであれば問題はないが、逆の
情報であつたとすると、デイジツト線D1は
“１”から“０”、デイジツト線1は“０”から
“１”へ状態を変えなければならない。又、デー
タバス線DB，、センス出力SA，、も同様
である。これらの状態の変化が起るのは当然アド
レス入力信号が変化してからであるのでデイジツ
ト線、データバス線、センス増幅器の出力が等電
位に向うまでの時間が必要となり、この時間がア
クセスタイムに加算され結局アクセスタイムが遅
くなると云う欠点を有している。
本発明の目的はアクセスタイムが高連化された
メモリ回路を提供することにある。
メモリ回路を提供することにある。
本発明では、まずデイジツト線、データバス
線、センス増幅器の出力が状態を変えるのは、選
択されたメモリセルのワード線が“１”の電位に
なつてからであり、ワード線が“１”の電位にな
るのは、アドレス入力信号が変化してから一定時
間後であることに注目した。アドレス入力信号が
変化して、ワード線が“１”の電位になるまでの
時間にデイジツト線、データバス線、センス増幅
器の出力等を等電位化すれば、前述のデイジツト
線、データバス線、センス増幅器の出力が等電位
になるまでの時間がアクセスタイムに加算され
ず、ワード線が“１”の電位になればメモリセル
の情報に対応した電位へデイジツト線、データバ
ス線、センス増幅器の出力がすみやかに向うこと
になり、アクセスタイムを早めることができる。
線、センス増幅器の出力が状態を変えるのは、選
択されたメモリセルのワード線が“１”の電位に
なつてからであり、ワード線が“１”の電位にな
るのは、アドレス入力信号が変化してから一定時
間後であることに注目した。アドレス入力信号が
変化して、ワード線が“１”の電位になるまでの
時間にデイジツト線、データバス線、センス増幅
器の出力等を等電位化すれば、前述のデイジツト
線、データバス線、センス増幅器の出力が等電位
になるまでの時間がアクセスタイムに加算され
ず、ワード線が“１”の電位になればメモリセル
の情報に対応した電位へデイジツト線、データバ
ス線、センス増幅器の出力がすみやかに向うこと
になり、アクセスタイムを早めることができる。
本発明によれば同期クロツクを有しないスタテ
イツクメモリ回路において、アドレス入力信号が
“１”電位から“０”電位へ、あるいは“０”電
位から“１”電位へ変化した時に、その変化を検
出しワンシヨツトパルスを発生し、そのパルスを
デイジツト線及びデータバス線及びセンス増幅器
の出力、あるいは前記デイジツト線、データバス
線、センス増幅器の出力のいずれか１つの節点も
しくはいずれか２つの節点の書込み情報及び読出
し情報を有する節点の等電位化、もしくは書込み
情報あるいは読出し情報のいづれか一方を有する
節点の等電位化に使用する半導体メモリ回路が得
られる。さらにはアドレス入力信号よりワンシヨ
ツトパルスを発生させる動作において、３つの２
入力のNOR回路と２つの遅延回路、１つのデコ
ード回路を用いて、まずアドレス入力信号と同相
の信号を第１のNOR回路の第１の入力端子及び
第１の遅延回路の第１の端子に接続し、第１の遅
延回路の第２の端子を第１のNOR回路の第２の
入力端子に接続し、又アドレス入力信号と逆相の
信号を第２のNOR回路の第１の入力端子、及び
第２の遅延回路の第１の端子に接続し第２の遅延
回路の第２の端子を第２のNOR回路の第２の入
力端子に接続し第１、第２のNOR回路の出力端
子をそれぞれ第３のNOR回路の第１及び第２の
入力端子に接続し、第３のNOR回路の出力端子
は必要とするアドレス入力信号の数と同じ数の入
力端子を有するデコード回路の１つの入力端子に
接続し、同様にして残りのアドレス入力信号は前
述と同様の回路を介し、デコード回路の残りの入
力端子に接続しデコード回路の出力端子をワンシ
ヨツトパルスとして使用した半導体メモリ回路も
得られる。
イツクメモリ回路において、アドレス入力信号が
“１”電位から“０”電位へ、あるいは“０”電
位から“１”電位へ変化した時に、その変化を検
出しワンシヨツトパルスを発生し、そのパルスを
デイジツト線及びデータバス線及びセンス増幅器
の出力、あるいは前記デイジツト線、データバス
線、センス増幅器の出力のいずれか１つの節点も
しくはいずれか２つの節点の書込み情報及び読出
し情報を有する節点の等電位化、もしくは書込み
情報あるいは読出し情報のいづれか一方を有する
節点の等電位化に使用する半導体メモリ回路が得
られる。さらにはアドレス入力信号よりワンシヨ
ツトパルスを発生させる動作において、３つの２
入力のNOR回路と２つの遅延回路、１つのデコ
ード回路を用いて、まずアドレス入力信号と同相
の信号を第１のNOR回路の第１の入力端子及び
第１の遅延回路の第１の端子に接続し、第１の遅
延回路の第２の端子を第１のNOR回路の第２の
入力端子に接続し、又アドレス入力信号と逆相の
信号を第２のNOR回路の第１の入力端子、及び
第２の遅延回路の第１の端子に接続し第２の遅延
回路の第２の端子を第２のNOR回路の第２の入
力端子に接続し第１、第２のNOR回路の出力端
子をそれぞれ第３のNOR回路の第１及び第２の
入力端子に接続し、第３のNOR回路の出力端子
は必要とするアドレス入力信号の数と同じ数の入
力端子を有するデコード回路の１つの入力端子に
接続し、同様にして残りのアドレス入力信号は前
述と同様の回路を介し、デコード回路の残りの入
力端子に接続しデコード回路の出力端子をワンシ
ヨツトパルスとして使用した半導体メモリ回路も
得られる。
第２図に本発明の一実施例を示す。
第２図において、制御信号EQはアドレス入力
信号の変化をとらえて発生したワンシヨツト信号
である。第２図の回路の動作は以下の通りであ
る。まず、アドレス入力信号の変化を検出して信
号EQを発生し、これをデイジツト線の等電位化
トランジスタＱ１１，Ｑ２１、データバス線等電
位化トランジスタＱ３１、センス増幅器等化トラ
ンジスタＱ４１のゲートに供給し、それぞれの節
点は等電位化され、しかる後にワード線がメモリ
セルを選択する電位に向い、それとほぼ同じ時間
に信号EQは“０”の電位へ向う様にする。上記
の様にすれば、メモリセル選択時にはデイジツト
線、データバス線、センス増幅器の出力はそれぞ
れほぼ同じ電位になつているので、アクセスタイ
ムを早めることができる。以上の動作を第３図に
示す。
信号の変化をとらえて発生したワンシヨツト信号
である。第２図の回路の動作は以下の通りであ
る。まず、アドレス入力信号の変化を検出して信
号EQを発生し、これをデイジツト線の等電位化
トランジスタＱ１１，Ｑ２１、データバス線等電
位化トランジスタＱ３１、センス増幅器等化トラ
ンジスタＱ４１のゲートに供給し、それぞれの節
点は等電位化され、しかる後にワード線がメモリ
セルを選択する電位に向い、それとほぼ同じ時間
に信号EQは“０”の電位へ向う様にする。上記
の様にすれば、メモリセル選択時にはデイジツト
線、データバス線、センス増幅器の出力はそれぞ
れほぼ同じ電位になつているので、アクセスタイ
ムを早めることができる。以上の動作を第３図に
示す。
第４図はアドレス入力信号よりワンシヨツト信
号EQを得るための論理回路である。アドレス入
力信号ADiを入力し、その真補の信号ADｉ´，AD
ｉ´をアドレスバツフア回路ABで発生させ、それ
ぞれ直接その信号と遅延回路２１，２０を介した
信号をNOR回路N2，N1に入力し、ゲートN1，N2
の出力をNORゲートN3を介して、ワンシヨツト
信号ACを得る。同様に他のアドレスAD1〜AD12
についてもワンシヨツト信号を検出しうるように
オアゲートRGを設け信号EQを得る動作は以下の
通りである。今、仮にアドレス入力信号APiが
“０”から“１”になつたとすると、節点Ｃは
“０”に節点Ｄは遅延回路DEで決まる時間（ｔD
Ｅ）が経過するまでは“０”にあるため、Ａｉ´は
ｔDEのパルス輻でワンシヨツトが発生する。発生
されたワンシヨツトはデコード回路（第４図の場
合はOR型デコーダ）に、他のアドレス入力信号
より発生されたワンシヨツトと共に入力されEQ
を発生する。アドレス入力信号が逆の変化する場
合も同様にｔDEのパルス幅でワンシヨツトを発生
する。以上の動作を第５図に示す。
号EQを得るための論理回路である。アドレス入
力信号ADiを入力し、その真補の信号ADｉ´，AD
ｉ´をアドレスバツフア回路ABで発生させ、それ
ぞれ直接その信号と遅延回路２１，２０を介した
信号をNOR回路N2，N1に入力し、ゲートN1，N2
の出力をNORゲートN3を介して、ワンシヨツト
信号ACを得る。同様に他のアドレスAD1〜AD12
についてもワンシヨツト信号を検出しうるように
オアゲートRGを設け信号EQを得る動作は以下の
通りである。今、仮にアドレス入力信号APiが
“０”から“１”になつたとすると、節点Ｃは
“０”に節点Ｄは遅延回路DEで決まる時間（ｔD
Ｅ）が経過するまでは“０”にあるため、Ａｉ´は
ｔDEのパルス輻でワンシヨツトが発生する。発生
されたワンシヨツトはデコード回路（第４図の場
合はOR型デコーダ）に、他のアドレス入力信号
より発生されたワンシヨツトと共に入力されEQ
を発生する。アドレス入力信号が逆の変化する場
合も同様にｔDEのパルス幅でワンシヨツトを発生
する。以上の動作を第５図に示す。
第６図に第４図の論理回路をMOSFETで実現
した一回路例を示す。
した一回路例を示す。
次に本発明による他の実施例について第７図を
参照して説明する。第２図の実施例においてはデ
イジツト線、データバス線、センス増幅器の出力
を等電位化する信号は全アドレス入力信号から発
生したワンシヨツトパルスEQを使用したが、第
７図においてはデイジツト線D12，12，D22，
22、データバス線DB2，2、センス増幅器１０
の出力をSA2，2を等電位化する信号は、ワー
ド線W12，W22の選択に関るアドレス入力信号よ
り発生したワンシヨツトパルスEQ１を使用しセ
ンス増幅器の出力SA2，2の等電位化はデイジ
ツト線の選択に関るアドレス入力信号より発生し
たワンシヨツトパルスEQ２を使用したことを特
徴としている。
参照して説明する。第２図の実施例においてはデ
イジツト線、データバス線、センス増幅器の出力
を等電位化する信号は全アドレス入力信号から発
生したワンシヨツトパルスEQを使用したが、第
７図においてはデイジツト線D12，12，D22，
22、データバス線DB2，2、センス増幅器１０
の出力をSA2，2を等電位化する信号は、ワー
ド線W12，W22の選択に関るアドレス入力信号よ
り発生したワンシヨツトパルスEQ１を使用しセ
ンス増幅器の出力SA2，2の等電位化はデイジ
ツト線の選択に関るアドレス入力信号より発生し
たワンシヨツトパルスEQ２を使用したことを特
徴としている。
その他、デイジツト線、データバス線、センス
増幅器の出力の等電位化するワンシヨツトパルス
を、ワード線の選択に関るアドレス入力信号より
発生させたワンシヨツトパルスのみ用いても、同
様の効果が得られることは本発明の主旨から明白
である。
増幅器の出力の等電位化するワンシヨツトパルス
を、ワード線の選択に関るアドレス入力信号より
発生させたワンシヨツトパルスのみ用いても、同
様の効果が得られることは本発明の主旨から明白
である。
第１図は従来のメモリ回路を示す回路図、第２
図は本発明によるメモリ回路の一実施例を示す回
路図、第３図は第２図の回路の動作波形を示す
図、第４図はアドレス入力信号よりワンシヨツト
信号を発生させるための論理回路を示す図。第５
図は第４図の回路の動作を説明するための動作波
形図、第６図は第４図の論理回路をMOSFETを
用いて実現した一回路例を示す図、第７図は本発
明の他の実施例を示す回路図である。 C1〜C4，C11〜C41，C12〜C42……メモリセ
ル、D1，1，D11，11，D12，12，D2，2，
D21，21，D22，22……デイジツト線、DB，
，DB1，1，DB2，2……データバス線。
図は本発明によるメモリ回路の一実施例を示す回
路図、第３図は第２図の回路の動作波形を示す
図、第４図はアドレス入力信号よりワンシヨツト
信号を発生させるための論理回路を示す図。第５
図は第４図の回路の動作を説明するための動作波
形図、第６図は第４図の論理回路をMOSFETを
用いて実現した一回路例を示す図、第７図は本発
明の他の実施例を示す回路図である。 C1〜C4，C11〜C41，C12〜C42……メモリセ
ル、D1，1，D11，11，D12，12，D2，2，
D21，21，D22，22……デイジツト線、DB，
，DB1，1，DB2，2……データバス線。
Claims (1)
- １ スタテイツクメモリ回路において、アドレス
入力信号が変化した時に、その変化を検出してワ
ンシヨツトパルスを発生するパルス発生手段と、
上記ワンシヨツトパルスに応答してデイジツト線
対及びテータバス線対及びセンス増幅器の出力対
の少なくとも１つを等電位化する手段とを有し、
前記パルス発生手段は各真補のアドレス信号毎に
設けられたアドレス変化検出回路と、各検出回路
の出力を受ける論理和回路とを有し、前記各アド
レス変化検出回路は、真アドレス信号とその遅延
信号を受ける第１のNORゲートと、補アドレス
信号とその遅延信号を受ける第２のNORゲート
と、該第１及び第２のNORゲートの出力を受け
その出力が前記論理和回路に印加される第３の
NORゲートを有することを特徴とする半導体メ
モリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9574079A JPS5619587A (en) | 1979-07-27 | 1979-07-27 | Memory circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9574079A JPS5619587A (en) | 1979-07-27 | 1979-07-27 | Memory circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5619587A JPS5619587A (en) | 1981-02-24 |
| JPS6223392B2 true JPS6223392B2 (ja) | 1987-05-22 |
Family
ID=14145878
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9574079A Granted JPS5619587A (en) | 1979-07-27 | 1979-07-27 | Memory circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5619587A (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4355377A (en) * | 1980-06-30 | 1982-10-19 | Inmos Corporation | Asynchronously equillibrated and pre-charged static ram |
| JPS5812193A (ja) * | 1981-07-15 | 1983-01-24 | Toshiba Corp | 半導体メモリ |
| JPS58146088A (ja) * | 1982-02-22 | 1983-08-31 | Nec Corp | メモリ回路 |
| JPS593783A (ja) * | 1982-06-30 | 1984-01-10 | Fujitsu Ltd | 半導体記憶装置 |
| JPS59110091A (ja) * | 1982-12-14 | 1984-06-25 | Nec Corp | 出力回路 |
| JPH0715798B2 (ja) * | 1983-02-23 | 1995-02-22 | 株式会社東芝 | 半導体記憶装置 |
| JPS59178685A (ja) * | 1983-03-30 | 1984-10-09 | Toshiba Corp | 半導体記憶回路 |
| JPS60154393A (ja) * | 1984-01-24 | 1985-08-14 | Seiko Epson Corp | 半導体記憶装置 |
| JPH0690877B2 (ja) * | 1984-05-25 | 1994-11-14 | 株式会社東芝 | 半導体メモリ |
| JPS60253093A (ja) * | 1984-05-30 | 1985-12-13 | Fujitsu Ltd | 半導体記憶装置 |
| JPS62192090A (ja) * | 1986-02-18 | 1987-08-22 | Nec Corp | 半導体記憶装置 |
| JPS6378394A (ja) * | 1986-09-19 | 1988-04-08 | Fujitsu Ltd | プリチヤ−ジクロツク発生回路 |
| JPS6387692A (ja) * | 1987-03-20 | 1988-04-18 | Toshiba Corp | 半導体メモリ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54152931A (en) * | 1978-05-24 | 1979-12-01 | Hitachi Ltd | Semiconductor memory device |
-
1979
- 1979-07-27 JP JP9574079A patent/JPS5619587A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54152931A (en) * | 1978-05-24 | 1979-12-01 | Hitachi Ltd | Semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5619587A (en) | 1981-02-24 |
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