JPS6387692A

JPS6387692A - 半導体メモリ

Info

Publication number: JPS6387692A
Application number: JP62064319A
Authority: JP
Inventors: Hiroshi Iwahashi; 岩橋　弘; Masamichi Asano; 正通浅野
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1987-03-20
Filing date: 1987-03-20
Publication date: 1988-04-18
Also published as: JPH034992B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】この発明は、メモリ読み出し時に現われるハザードを解
消した半導体メモリに関する。

一般に、半導体メモリは、多数のメモリセルと、それを
指定するアドレスデコーダ、読み出されたデータを出力
する出力回路等の周辺回路から構成されている。このよ
うな半導体メモリから、メモリセルに記憶された内容を
読み出すために、アドレスデータを入力し、アドレス指
定を行ない、メモリセルを選択する必要がある。この時
アドレスデータが変化した時に、過渡的に、正しくない
データを出力してしまう現象、すなわち、ノーサードが
起こる場合がある。

具体的には、デコーダによって選択されたメモリセルの
データは「１」、「０」をセンスアンプで判別し、それ
を出力回路で外部へ出力している。

しかしながら、このような回路では、一般に、メモリセ
ルの接続される列線の電位をｒｌＪ　　ｒＯＪに判断し
て、メモリセルの記憶情報としてそのまま出力している
。そのため、デコーダの出力の変化時に、どのメモリセ
ルも指定されない状態、あるいは、２つ以上のメモリセ
ルを同時に選択してしまうような場合か発生する。この
時、列線の電位は不安定となり、第１図（Ａ）〜（Ｄ）
に示すように、−度違ったデータを出力する場合かある
。すなわち、同図（Ａ）および（Ｂ）に示すように、「
１」レベルからｒＯＪレベルに移る場合、逆に「０」レ
ベルから「１」レベルに移る遷移状態で、瞬間的に一変
異なったデータを発生する場合かある。

また、同図（Ｃ）および（Ｄ）に示すように、「１」か
ら「１」またはｒＯＪから「０」というように、同じ論
理レベルのデータを出力する場合にも、−変異なったデ
ータを瞬間的に発生する場合かある。

また、基板電位が不安定になった場合も、このようなハ
ザードが発生する場合がある。

この発明は、上記のような事情に鑑みなされたもので、
メモリ出力のハザードを解消し、メモリの出力回路に接
続される外部回路の誤動作を確実に防止することができ
るようにした半導体メモリを提供することを目的とする
。

以下、図面を参照してこの発明の一実施例を説明する。

第２図はその概略的な構成を示したものである。同図に
おいて１１はメモリセルアレイで、行線Ｒ−Ｒおよび列
線！　〜！　でマトリックｏ　　　　　　　　ｎ　　　
　　　　　　　　　　　　　　　　ｏ　　　　　　　　
ｍス状にした各交差部に、メモリセル（たとえばＭＳ）
が設けられている。このメモリセルを選択するのか行お
よび列デコーダ１２．１３である。

行デコーダ１２は、図示しないＣＰＵ等から供給される
アドレスデータＡ　　−Ａ、により行線Ｒ８〜Ｒｎのい
ずれかを指定する。一方、列デコーダ１３は、列指定線
Ｃ−Ｃのいずれかを指定すＯｍる。この列指定線Ｃ−Ｃは、それぞれエンドＯ［１１ンスメント型ＭＯＳトランジスタＴ　　−Ｔ　　のゲＯ
ｍ −トに接続されている。このトラジスタＴ　〜Ｔ　のソ
ース・ドレインパスの片方は、それぞれ列線ｆ２ｏ−β
□に接続されている。そして、他方は節点Ｓで共通接続
されており、上記トランジスタＴ。−Ｔｒｎで列ゲート
回路１４を構成している。

したがって、例えば行線Ｒが指定され、列指定０゜線Ｃが指定されたとすると、トランジスタＴ。

が導通状態となり、列線ｌ　と行線Ｒの交差部に位置す
るメモリセルＭＳの記憶データが上記接点Ｓに導かれる
状態となる。そして、この接点Ｓの電位を列ゲート回路
１４からの出力信号Ｈとして出力回路１５に供給する。

この出力回路１５は、節点Ｓの電位を検知し、波形整形
および増幅率を行ない、出力信号りとして出力端子ＯＵ
Ｔがら選択されたメモリセルのデータ内容を出力するよ
うになっている。この出力回路１５には、さらに、アド
レスデータＡ　　−Ａ、の変化に応じてパルスを発生す
るパルス発生回路１６からの信号Ｂが供給されている。

上記出力回路１５は例えば第３図に示すように構成され
ている。すなわち、列ゲート回路１４からの出力信号Ｈ
はセンスアンプ１５１に供給される。このセンスアンプ
１５１は、インバータ１５２および、デプレッション型
トランジスタ１５３から構成されている。なお上記イン
バータ１５２は、電源Ｖｃおよびアース間にディプレッ
ション型およびエンハンスメント型トランジスタを直列
に接続したものである。センスアンプ１５１の出力信号
はインバータ１５４に供給されている。このインバータ
１５４からの出力信号は、エンハンスメント型トランジ
スタ１５５、およびインバータ１５６に供給される。上
記トランジスタ１５５は、ソースがアース接続されてお
り、ゲートに前記パルス発生回路１６がらの出力信号Ｂ
が供給されている。すなわち、信号Ｂか「１」レベルの
状態では、トランジスタ１５５が導通状態となり、イン
バータ１５４の出力が強制的にアース電位近辺つまり、
ｒＯＪ　レベルとされる。インバータ１５６の出力信号
は、インバータ１５７およびイネイブル端子をもつ回路
１５８のディプレッション型トランジスタ１５９のゲー
トに供給される。この回路１５８は、電源ＶＣおよびア
ース間にエンハンスメント型トランジスタ１６ｏ。

ディプレッション型トランジスタ１５９、エンハンスメ
ント型トランジスタ１６１が直列に接続された構成にな
っている。上記トランジスタ１６０のゲートには、この
半導体メモリが選択された状態で「１」レベルとなるチ
ップセレクト信号Ｃ８が供給されている。また、トラン
ジスタ１６１のゲートには、インバータ１５７の出力信
号が供給されている。すなわち、この回路１５８は、チ
ップセレクト信号が「１」レベルの状態で動作状態とな
るもので、インバータ１５７の出力信号を反転して出力
する。さらにインバータ１５６および１５７の出力信号
は、回路１５８と同様に構成される回路１６２に供給さ
れており、チップ選択信号Ｃ８が「１」の状態で、イン
バータ１５６の出力信号を回路１６２で反転して出力す
る。そして、回路１５８．１６２の出力信号Ｐ、Ｑはそ
れぞれ、エンハンスメント型トランジスタ１６３．１６
４のドレインに、またエンハンスメント型トランジスタ
１６５．１６６のゲートに供給されている。上記トラン
ジスタ１６３．１６４はそれぞれソースがアース接続さ
れており、ゲートにチップ選択信号Ｃ８の反転信号でＩ
か供給されている。また、トランジスタ１６５．１６６
は電源Ｖｃおよびアース間に直列に接続されており、そ
の接続点の電位を出力信号りとして端子ＯＵＴから出力
するようになっている。

すなわち、チップセレクト信号Ｃ８かｒＯＪの状態では
、信号で１か「１」となり、トランジスタ１６３．１６
４が導通状態とされ、出力バッファトランジスタ１６５
．１６６のゲートは共に「０」レベルとなるので、トラ
ンジスタ１６５．１６６は非導通状態で出力信号りはフ
ローティング状態となる。つまり、このメモリが非選択
の状態となる。

また、チップセレクト信号Ｃ８が「１」の状態では回路
１５８．１６２が動作状態にあり、その出力信号Ｐ、Ｑ
によりトランジスタ１６５．１６６がオン・オフ制御さ
れ、出力信号りのレベルが決定される。つまり、このメ
モリが選択された状態になっている。

すなわち、このように構成される出力回路１５において
、信号Ｃ８が「１」の選択状態で、前記列ゲート回路１
４からの出力信号Ｈ１つまり選択されたメモリの記憶情
報が、例えばｒＯＪの時、センスアンプ１５１の出力は
「０」として、イ１＜−タ１５４に入力される。このイ
ンバータ１５４の出力は、パルス発生回路１６からの信
号Ｂが「０」の状態で、「１」となる。そして、インノ
く一夕１５６．１５７及び回路１５８てそれぞれ反転さ
れ、信号Ｐは「０」となり、トランジスタ１６５をオフ
状態とする。また、「１」レベルであるインバータ１５
４の出力は、インバータ１５６、回路１６２でそれぞれ
反転され、信号Ｑは「１」となり、トランジスタ１６６
をオン状態とする。したがって、出力信号りはｒＯＪと
なる。

ここで、第４図に示すように、アドレスデータＡ　　−
Ａ、が変化し、たとえば記憶内容が「０」の他のメモリ
セルが選択される状態となると、パルス発生回路１６か
らの信号Ｂか一定期内例えば、信号Ｈに選択されたメモ
リセルの情報が現われるまで「１」レベルとなる。した
がって、インバータ１５４の出力は強制的にｒＯＪレベ
ルとされ、その期間前記インバータ１５４の出力か「１
」レベルであった場合とは逆に、信号Ｐは「１」に、信
号Ｑは「０」になり、出力信号りは「１」となる。その
ため、信号Ｈにハザードが生じていたとしても、出力信
号りは、信号Ｂの「１」レベルとなっているパルス幅分
だけ強制的に「１」レベルとされる。したがって、信号
りにはハザードが生じない。同様に、アドレスデータＡ
　　−Ａ、の変化に応じて、信号ＨがｒＯＪから「１」
に変化する時にハザードが表われていたとしても、信号
Ｂにより、信号りは強制的に「１」レベルされるのでハ
ザードは生じない。また、同様に信号Ｈが「１」から「
１」になる場合にも出力信号りにハザードが生じないこ
とになる。

このように、アドレス変化時に、出力信号りのレベルを
強制的に「１」レベルとするため、信号りにはハザード
が生じない。その結果、信号りは、−度「１」レベルと
なった後、メモリセルの記憶情報が出力されることにな
る。

また、このようにすると、アドレス入力が変化した時、
出力端子ＯＵＴは「１」になるため、急激に出力を「１
」にする必要はなく、選択されたメモリセルのデータが
信号Ｈとして圧力されるまでに「１」になっていればよ
い。

一般に半導体メモリの出力端子においては、その出力端
子が供給すべき、電流が決められている。この出力電流
はｒＯＪが出力される時、出力端子が０．４５　Ｖで、
２．１ｍＡ程度であるのに対して「１」が出力される時
は、出力が２　、　’４　Ｖの時４００μＡ程度でよい
。これは、この出力端子に、１つのＴＴＬか接続される
ことを想定していることによる。

このためトランジスタ１６５は、トランジスタ１６６に
比べて、前記電流供給だけを考えれば充分小さくてよい
はずである。ところが、従来このトランジスタ１６５は
、１６６とほとんど同じくらいの寸法のトランジスタで
出来ている。これは、この出力端子には通常１５０ＰＦ
の大きな容量が付加されるため、出力を「１」あるいは
「０」にする時、この容量を充放電しなければならない
。

このため、出力段のトランジスタ１６５も充分電流供給
能力がないと、出力が「１」レベルになるまでに時間が
かかり、メモリの読み出し速度が遅くなる。このため出
力を急速に「１」レベルにしたいため、このトランジス
タ１６５の寸法も大きくしであるわけである。

ところが、第３図の様にしておけば、アドレス入力が変
化した時、−度出力は「１」レベルとなるように設定さ
れる。今、選択されたメモリセルが「１」レベルの出力
される情報を記憶していたとする。アドレス変化にとも
ない信号Ｂが「１」になり、インバータ１５４の出力は
強制的にｒＯＪレベルとされ、出力りは「１」になる。

そして、信号Ｈがメモリセルの情報「１」になり、信号
Ｂが「０」になったとしても、インバータ１５４の出力
は、信号Ｈが「１」のため「０」になったままである。

このため出力りは「１」のままである。

すなわち、出力りはアドレス入力か変化してからすぐ「
１」レベルにもっていかれるわけで、従来の様にメモリ
セルの情報を検出してから急激に「１」レベルにする必
要はなくなり、前記した様に、出力端子が２．４Ｖで４
００ｔＩＡの電流能力を持つ様にトランジスタ１６５を
作ればよく、従来よりもこのトランジスタの寸法を小さ
く出来、また、このトランジスタ１６５が小さくなれば
、回路１５８も寸法的に小さくなり、この半導体メモリ
の出力回路自体が小さく構成出来るようになる。

次にパルス発生回路１６の具体例を第５図に示す。この
パルス発生回路１５は、アドレスデータＡｏ−Ａｉそれ
ぞれが対応して供給されている′発生回路１７ｏ〜１７
ｉを備えている。この発生回路１７〜１７．はそれぞれ
、対応したアドレスデータＡ　　−Ａ、の論理レベルが
変化した時に、それぞれパルス信号Ｂ　　−Ｂ、を発生
する。この信号Ｂ。−Ｂｉはノア回路１８に供給され、
信号Ｂとして出力し、さらに、インバーター９を介して
信号Ｂとして出力するように構成されている。

上記発生回路１７〜１７．は、同様に構成されているも
ので、例えば発生回路１７　を第６図に取り出して示す
。アドレスデータＡ　は、インバ−タ２０，２１．２２
．２３でそれぞれ反転され、インバータ２３の出力信号
Ａ０は、トランジスタ２４のソースに供給される。また
、アドレスデータＡ　は、インバータ２０．２１．２５
でそれぞれ反転され、インバータ２５の出力信号Ｘ０は
、トランジスタ２６のソースに供給される。また、信号
Ａ　は、インバータ２７まて反転され、トランジスタ２
８およびコンデンサ２９により遅延さく１３）れ、インバータ３ｏに供給される。そして、インバータ
３０でさらに反転され、トランジスタ３１およびコンデ
ンサ３２でさらに遅延され、インバータ３３に供給され
る。このインバータ３３の出力信号Ｘは、前記トランジ
スタ２６のゲートに供給すると共に、インバータ３４に
供給される。インバータ３４の出力信号ｙは、前記トラ
ンジスタ２４のゲートに供給され、このトランジスタ２
４とトランジスタ２６のそれぞれのドレインを接続し、
その接続点の電位を信号Ｂ　として出力するようにして
いる。

このように構成されるパルス発生回路１６にあっては、
例えば第７図に示すように、アドレスデータＡ′　が、
ｒＯＪ　　ｒｌＪ　　ｒＯＪと変化する時に、信号Ａ。

も同様にｒＯＪ　　ｒｌＪ　　ｒＯＪと変化する。また
信号Ａ　は、信号Ａ　を反転した形となっている。信号
Ｘは、トランジスタ２８、コンデンサ２９およびトラン
ジスタ３１、コンデンサ３２で遅延されるため、信号Ａ
′　を遅延した形となっている。また、信号ｙは、信号
Ｘを反転した形となっている。そして、信号ｙか「１」
レベルの間、トランジスタ２４がオン状態となっている
ので、信号Ａ′　の論理レベル状態が信号Ｂ　として出
力されるようになる。また、信号Ｘが「１」レベルの間
、トランジスタ２６がオン状態となっているので、信号
Ａ　の論理レベル状態が信号Ｂ　として出力される。し
たがって、信号Ｂ　は、ｏ　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　Ｏ第７図に示すように信号Ａ′　
がトランジスタ２８、コンデンサ２９およびトランジス
タ３１、コンデンサ３２で遅延された時間分だけ、信号
Ｂ。

を「１」レベルとする。すなわち、信号Ｂ　は、アドレ
スデータＡ　が変化した時に、一定時間（ＢＴ）だけ「
１」レベルとなり、それによってパルスが発生されたこ
とになる。そして、信号Ｂ　が反転された形で信号Ｂが
出力され、さらに反転して信号Ｂが出力されるようにな
る。同様に、アドレスデータＡ１〜Ａ、が変化した時に
も、信号Ｂとしてパルスが発生される。

第８図は、第３図に示した前記出力回路１５に係る他の
応用例を示すもので、出力回路１５と同一部分は同一符
号をもって示している、前記出力回路１５の実施例では
、パルス発生回路１６からの信号Ｂかゲートに供給され
ているエンハンスメント型トランジスタ１５５を、第８
図において破線で示すようにインバータ１５４の出力に
対して設けるようにした。しかし、トランジスタ１５５
と同様のトランジスタを、センスアンプ１５１の出力に
対して、トランジスタ１５５ａを、あるいは、インバー
タ１５６の出力に対してトラジスタ１５５ｂを設けるよ
うにしてもよい。この場合、パルス信号Ｂが「１」レベ
ルとなっている間、出力信号りは強制的に「０」レベル
となり、その後選択されたメモリセルのデータが出力さ
れる。

すなわち、トランジスタ１５５と同様のトランジスタは
、列ゲート回路１４からの信号を、出力端子ＯＵＴに出
力するまでの、伝達線のどこにでも設けてもよいもので
ある。また、トランジスタ１５５は信号Ｂが「１」の時
に導通状態となりアース接続されるようにしたが、これ
は電源ＶＣと接続されるようにしてもよい。

第９図は、前記出力回路１５の他の実施例を示すのもで
、センスアンプからの信号は、エンハンスメント型トラ
ンジスタ４０のソースに供給される。このトランジスタ
４０のゲートには、パルス発生回路１６からの信号Ｂが
供給されている。また、この信号百は、インバータ４１
で反転され、エンハンスメント型トランジスタ４２のゲ
ートに供給される。上記信号百か「１」レベルの状態で
トランジスタ４０はオン状態となり、センスアンプから
の信号をインバータ４３．４４でそれぞれ反転する。ま
た、信号百がｒＯＪレベルの状態では、トランジスタ４
２がオン状態となり、インバータ４４の出力と、トラン
ジスタ４０のドレインおよびインバータ４３の入力間に
フィードバックパスが形成される。したがって、インバ
ータ４４における前の出力が、そのまま保持される状態
となる。すなわち、図中−点斜線で囲んだ部分は一種の
ラッチ回路（記憶回路）３９を形成している。

インバータ４４の出力は、インバータ４５で反転され、
イネイブル端子をもつ回路４６へ供給さく１７）れる。この回路４６は、チップ選択信号Ｃ８が「１」レ
ベルの時インバータ４５の出力の反転動作を行ない、そ
の出力を出力バッファトランジスタ４７のゲートに供給
する。また、インバータ４４の出力は回路４８に供給さ
れ、チップ選択信号Ｃ８が「１」レベルの時、反転され
出力バッファトランジスタ４９のゲートに供給される。

トランジスタ４７．４９は、電源ＶＣおよびアース間に
直列に接続され、その接続点の電位を出力信号りとして
、出力端子ＯＵＴから出力するようにしている。

すなわち、このような出力回路にあっては、チップ選択
信号Ｃ８か「０」、レベルの時、つまり、その反転信号
Ｃ３が「１」レベルの時、トランジスタ５０，５１がオ
ン状態となり、出力バッファトランジスタ４７．４９の
ゲートは共に「０」レベルの状態となり、出力はフロー
ティング状態となって、非選択の状態となっている。

また、チップ選択信号Ｃ３が「１」レベルの状態では、
例えば第１０図（Ａ）に示すように、アトレスデータＡ
　　−Ａ、の変化に応じて、メモリセルのデータが、信
号Ｈとして、ｒｌｊ　　ｒＯＪ　　ｒＯＪと出力される
場合を考える。この時センスアンプからのデータの変わ
り目でハザードか図のように生じていたとする。一方、
パルス発生回路１６からの信号百は、通常は「１」レベ
ルでセンスアンプからのデータと同レベルの信号を出力
信号りとしてこの出力回路は出力する。たとえば、セン
スアンプからのデータが「１」レベルとすると、インバ
ータ４４の出力は「１」となり、回路４６の出力も「１
」となり、回路４８の出力は「０」となっているので、
出力信号りは「１」となる。この時、アドレスデータＡ
　　−Ａ、が変化して、信号百が「０」レベルとなった
時、インバータ４１の出力Ｂが「１」となり、トランジ
スタ４２がオン状態となる。したがって、前記したよう
にインバータ４４の出力と、トランジスタ４０のドレイ
ンインバータ４３の入力間で、フィードバックパスが形
成され、インバータ４４の出力は「１」に保持される。

そして信号百か「１」レベルに戻ると、センスアンプか
らのデータと同レベルの信号か出力信号りとして出力さ
れるようになる。すなわち、アドレスデータＡ　　−Ａ
、が変化して、新ｌたなメモリセルが選択され、センスアンプの出力に新た
なメモリセルのデータが現われる時に、信号Ｂを一定時
間「０」レベルとして、前のメモリセルのデータを保持
出力するようにしているので、たとえセンスアンプの出
力にハザードか生じていたとしても、出力信号りにはハ
ザードは生じない。

この出力回路の実施例の場合、信号百、Ｂの電圧波形は
、第１０図（Ｂ）に示すよっなり、Ｂてもよい。すなわ
ち、アドレスデータ変化後、信号Ｈが十分に安定した状
態の時に、信号Ｂを「１」レベルとして、その時の信号
Ｈのレベルを保持し出力するのでハザードは生じない。

このような信号Ｂ、Ｂは、前記したようなパルス発生回
路１６から容易に作り出せる。

上記のような信号Ｂ、Ｂを発生する他のパルス発生回路
の実施例を第１１図に示す。なお、第２図と同一の部分
は、同一符号をもって示している。

このパルス発生回路６１は行線Ｒ−ＲするいＯｎは、列指定線Ｃ−Ｃの電位レベル変化を検知ｏ　　　　
　　　ｍしてパルス信号Ｂを発生するものである。

列線Ｃの電位はエンハンスメント型トランジスタ６２ｏ
のドレインに供給されると共に、インバータ６３ｏを介
して、このトランジスタ６２ｏのゲートに供給されてい
る。上記インバータ６３ｏの出力は、コンデンサ６４ｏ
を介して接地されている。そして、上記トランジスタ６
２゜のソースは、節点Ｃ′　においてエンハンスメント
型トランジスタ６５ｏのドレインと接続される。

このトランジスタ６５ｏのゲートには、信号Ｂが帰還入
力されており、この信号Ｂが「１」となった時、節点Ｃ
′　をアース接続する。そして、この節点Ｃ′　におけ
る電位をノア回路６６に供給している。

同様に、列指定線Ｃ１の電位は、トランジスタ６２１の
ドレインに供給されると共に、インバータ６３１を介し
て、トランジスタ６２１のゲートに供給される。そして
、上記インバータ６３１の（２１）　　　　　　　　　
　　−Ｑ−出力は、コンデンサ６４１を介して接地する
。上記トランジスタ６２１のソースは、節点ｃ７１　に
おいて、トランジスタ６５１のトレインと接続される。

このトランジスタ６５１のゲートには、信号Ｂが入力さ
れており、前記同様「１」レベルとなった時、節点Ｃ／
１を「０」レベルとする。この節点Ｃ／１における電位
をノア回路６６に供給している。

以下、列指定線Ｃ２、Ｃ３・・・Ｃについても同■ 様に構成され、それぞれの節点Ｃ′２、Ｃ１０・・・Ｃ
′□における電位をノア回路６６に供給している。

一方、行線Ｒ，Ｒ１、・・Ｒにあっても、上Ｏｎ配列指定線Ｃ，ＣＩ、・・・Ｃと同様に、それそＯｍれ節点Ｒ’　　、Ｒ’ｌ　、・・・Ｒ′　における電位
をノア回ｎ路６７に供給している。

上記ノア回路６６．６７の出力信号Ｆｌ　、Ｆ２はそれ
ぞれインバータ６８．６９に供給される。

このインバータ６８．６９の出力は、それぞれ積分回路
７０．７１を介して、信号Ｆ３、Ｆ４として、ノア回路
７２に供給される。そして、ノア回ｉつ−（２２）路７２の出力信号Ｂ′をインバータ７３で反転して、信
号Ｂとして前記出力回路１５に供給すると共に、ノア回
路７４．７５に供給する。このノア回路７４．７５の出
力はそれぞれノア回路６６．６７に供給されると共に、
ノア回路６６．６７のそれぞれの出力信号Ｆｌ　、Ｆ２
をノア回路７４．７５にそれぞれ入力するようにしてい
る。

すなわち、このように構成されるパルス発生回路６１に
あっては、第１２図に示すように、アドレスデータＡ　
　−Ａ、が変化し、たとえば列線Ｃの電位が「０」レベ
ルから「１」レベルに変化したとする。この時、インバ
ータ６３ｏの出力は「０」レベルとなるが、コンデンサ
６４ｏにより、トランジスタ６２ｏはオン状態を維持し
ている。したがって、節点Ｃ′　の電位も、第１２図に
示すように、「０」から「１」に立上がる。逆にノア回
路６６の出力信号Ｆ１は、「１」レベルから「０」レベ
ルに変化する。そして、この信号Ｆ１は、インバータ６
８て反転され、積分回路７０の出力信号Ｆ３は第１２図
に示すように徐々に「１」に立上がるようになる。した
がって、ノア回路７２で信号Ｆ３を「１」と判断した時
点で、信号Ｂ′を「０」レベルとする。すなわち、信号
Ｂを「１」レベルとする。この「１」レベルとなった信
号Ｂにより、トランジスタ６５ｏかオン状態とされ、節
点Ｃか再び「０」レベルとなる。これによって信号Ｆ１
か「１」レベルとなり、信号Ｂは「０」レベルとなる。

したがって、信号Ｂが「１」レベルとなる期間（パルス
幅ＢＴ−）は、積分回路７０を構成している抵抗および
コンデンサの値によって決定されることになる。同様に
、行線Ｒ−Ｈのいずれかの電位レベルが変化しＯｎた時も、信号Ｆ２か「１」から「０」レベルとなり、信
号Ｆ４は積分回路７１によりゆるやかに「１」レベルと
なる。それによって信号Ｂか「１」レベルとなり、前記
同様にしてパルス信号が発生されることになる。

なお、上記パルス発生回路６１において、ノア回路７４
．７５は特に設けなくてもよい。また、トランジスタ６
４ｏ　１６４＋・・・かオフ状態の時、節点Ｃ′、Ｃ１
０・・・がフローティング状態となるため、ソースをア
ースし、ゲートをオン状態としているトランジスタをト
ランジスタ６５ｏ　、　６５１と並列して設けてもよい
。この時、このトランジスタの抵抗値は、節点Ｃ′、Ｃ
１０、−・が「０」から「１」レベルになるのを防げな
い程度のものを用いるのがよい。

また、信号Ｂの立上がりのタイミングは、選択されたメ
モリセルのデータが信号Ｈとして出力回路１５に伝達さ
れた時に始まるのが最適である。

以上述べたように、この発明によればアドレス入力変化
後、特定のレベルのデータを出力した後、選択したメモ
リセルのデータを出力するため、メそり出力のハザード
を解消し、出力回路に接続される回路の誤動作等を確実
に防止することかできるようにした半導体メモリを提供
することができる。

【図面の簡単な説明】

第１図（Ａ）　（Ｂ）　（Ｃ）　（Ｄ）は従来のメモリ
出力におけるハザードを説明する図、第２図はこの発明
の一実施例に係る半導体メモリの構成を示す図、第３図
は上記半導体メモリにおける出力回路の回路図、第４図
は上記出力回路の動作を説明するタイミングチャート、
第５図はパルス発生回路の構成を示す図、第６図は上記
パルス発生回路における発生回路の回路図、第７図は上
記発生回路の動作を説明するタイミングチャート、第８
図は上記出力回路の応用例を説明する回路図、第９図は
上記半導体メモリにおける出力回路の他の実施例を示す
回路図、第１０図（Ａ）　（Ｂ）は第９図における出力
回路の動作を説明するタイミングチャート、第１１図は
上記半導体メモリにおけるパルス発生回路の他の実施例
を示す回路構成図、第１２図は第１１図におけるパルス
発生回路の動作を説明するタイミングチャートである。１１・・・メモリセルアイ、　　１２・・行デコーダ、
１３・・・列デコーダ、　１４・・・列ゲート回路、１
５・・・出力回路、　１６・・・パルス発生回路、６１
・・・パルス発生回路。第１図（Ａ）（Ｂ）（Ｃ） ■ 図面の浄書（内容に変更なし）第２図

Claims

【特許請求の範囲】

　アドレス入力により選択されるメモリセルと、この選
択されたメモリセルのデータを出力する出力回路と、ア
ドレス変化を検知してパルス信号を発生するパルス発生
回路と、前記出力回路内に設けられ、前記パルス発生回
路からの前記パルス信号を利用して前記アドレスが変化
してから所定の期間出力を出さないように前記出力回路
の出力を特定のレベルに設定するレベル設定手段とを具
備したことを特徴とする半導体メモリ。