JPH0417197A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPH0417197A JPH0417197A JP2121546A JP12154690A JPH0417197A JP H0417197 A JPH0417197 A JP H0417197A JP 2121546 A JP2121546 A JP 2121546A JP 12154690 A JP12154690 A JP 12154690A JP H0417197 A JPH0417197 A JP H0417197A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 11
- 238000010586 diagram Methods 0.000 description 10
- 230000003111 delayed effect Effects 0.000 description 4
- 230000001934 delay Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はアクセスタイムか高速化てきる半導体メモリ
装置に関するものである。
装置に関するものである。
以下、説明の理解の簡単化のために、ワード線信号の高
速化の場合について説明する。
速化の場合について説明する。
第３図は従来のローデコーダとワード線駆動回路の回路
図を示す。図中、（１）はＮＡＮＤ回路、（２）はイン
バータ回路、（３） （４） （５）はＮチャネルＭＯ
Ｓトランジスタで、（４）はワード線トライバと呼ばれ
ている。Ｘｌはローアトレス信号、ＲＸはワード線駆動
信号、ＷＬはワード線、Ｎｌ、Ｎ２．Ｎ３は各ノード番
号を示す。
図を示す。図中、（１）はＮＡＮＤ回路、（２）はイン
バータ回路、（３） （４） （５）はＮチャネルＭＯ
Ｓトランジスタで、（４）はワード線トライバと呼ばれ
ている。Ｘｌはローアトレス信号、ＲＸはワード線駆動
信号、ＷＬはワード線、Ｎｌ、Ｎ２．Ｎ３は各ノード番
号を示す。
次に、第３図の回路の動作を第４図の波形図を用いて説
明する。波形図中実線はデコーダが選択された場合、破
線は非選択の場合である。まず、選択された場合につい
て説明する。ローアドレス信号Ｘｉが高レベルになると
、ノードＮ１が低レベルになり、トランジスタ（５）を
オフ状態にする。
明する。波形図中実線はデコーダが選択された場合、破
線は非選択の場合である。まず、選択された場合につい
て説明する。ローアドレス信号Ｘｉが高レベルになると
、ノードＮ１が低レベルになり、トランジスタ（５）を
オフ状態にする。
さらに、これに伴って、ノードＮ２．Ｎ３が高レベルに
なる。その後、ワード線駆動信号ＲＸが高レベルになる
と、トランジスタ（４）はオン状態なので、ワード線駆
動信号ＲＸの高レベルがワード線Ｗ Ｌに伝わる。次に
、非選択の場合について説明する。ローアドレス信号Ｘ
ｉは低レベルなので、ノードＮ１が高レベルを保持し、
トランジスタ（５）をオン状態にする。ノードＮ２．Ｎ
３は低レベルなので、トランジスタ（４）をオフ状態に
する。従って、この後、ワード線駆動信号ＲＸが高レベ
ルになっても、その高レベルはワード線ＷＬには伝わら
ず、ワード線ＷＬは低レベルを保持する。
なる。その後、ワード線駆動信号ＲＸが高レベルになる
と、トランジスタ（４）はオン状態なので、ワード線駆
動信号ＲＸの高レベルがワード線Ｗ Ｌに伝わる。次に
、非選択の場合について説明する。ローアドレス信号Ｘ
ｉは低レベルなので、ノードＮ１が高レベルを保持し、
トランジスタ（５）をオン状態にする。ノードＮ２．Ｎ
３は低レベルなので、トランジスタ（４）をオフ状態に
する。従って、この後、ワード線駆動信号ＲＸが高レベ
ルになっても、その高レベルはワード線ＷＬには伝わら
ず、ワード線ＷＬは低レベルを保持する。
従来の半導体メモリ装置は以上のように構成されていた
ので、ワード線の高抵抗と大きな静電容量のため、ワー
ド線信号か遅延するという問題点かあり、又、半導体メ
モリ装置が高集積化して来ると、ローデコーダピッチか
小さくなり、ワード線ドライバのサイズか小さくなって
、さらに、ワド線信号が遅延し、半導体メモリ装置のア
クセスタイムか遅延するという問題点かあった。
ので、ワード線の高抵抗と大きな静電容量のため、ワー
ド線信号か遅延するという問題点かあり、又、半導体メ
モリ装置が高集積化して来ると、ローデコーダピッチか
小さくなり、ワード線ドライバのサイズか小さくなって
、さらに、ワド線信号が遅延し、半導体メモリ装置のア
クセスタイムか遅延するという問題点かあった。
この発明は、上記のような問題点を解消するためになさ
れたもので、ワード線の信号遅延を防止して、半導体メ
モリ装置のアクセスタイムの遅延を防止できる半導体メ
モリ装置を得ることを目的とする。
れたもので、ワード線の信号遅延を防止して、半導体メ
モリ装置のアクセスタイムの遅延を防止できる半導体メ
モリ装置を得ることを目的とする。
この発明に係る半導体メモリ装置は、ワード線にハーフ
ラッチ回路を設けたものである。
ラッチ回路を設けたものである。
〔作 用〕
この発明におけるハーフラッチ回路は、ワード線信号の
遅延を防止する。
遅延を防止する。
以下、この発明の一実施例を図について説明する。
第１図はこの発明の一実施例であるローデコダとワード
線駆動回路の回路図を示す。図中、（１０１）はＰチャ
ネルＭＯＳトランジスタ、（＋０２）はインバータ回路
て、ハーフラッチ回路（＋００）を構成している。Ｎ４
はノード番号である。その他の符号は前記従来のものと
同一である。
線駆動回路の回路図を示す。図中、（１０１）はＰチャ
ネルＭＯＳトランジスタ、（＋０２）はインバータ回路
て、ハーフラッチ回路（＋００）を構成している。Ｎ４
はノード番号である。その他の符号は前記従来のものと
同一である。
次に、第１図の動作を第２図の波形図を用いて説明する
。
。
波形図中、実線はデコーダか選択された場合、破線は非
選択の場合である。まず、選択された場合について説明
する。ローアドレスＸ】か高レベルになると、ノードＮ
１か低レベルになる。従って、トランジスタ（５）かオ
フ状態になる。その後、ノードＮ２．Ｎ３か高レベルと
なり、トランジスタ（４）かオン状態となる。さらにそ
の後、ワード線駆動信号ＲＸか高レベルとなり、その高
レベルかワード線ＷＬに伝わる。その後、ノードＮ４か
低レベルになり、トランジスタ（１０１）をオン状態に
する。
選択の場合である。まず、選択された場合について説明
する。ローアドレスＸ】か高レベルになると、ノードＮ
１か低レベルになる。従って、トランジスタ（５）かオ
フ状態になる。その後、ノードＮ２．Ｎ３か高レベルと
なり、トランジスタ（４）かオン状態となる。さらにそ
の後、ワード線駆動信号ＲＸか高レベルとなり、その高
レベルかワード線ＷＬに伝わる。その後、ノードＮ４か
低レベルになり、トランジスタ（１０１）をオン状態に
する。
従って、ワード線ＷＬかさらに高レベルとなり、ワード
線信号の遅延か防止される。次に、非選択の場合につい
て説明する。ローアドレスＸｉか低レベルなので、ノー
ドＮ１か高レベルである。従って、トランジスタ（５）
がオン状態となり、ワード線Ｗ Ｌを低レベルに保持す
る。ノードＮ２．Ｎ３は低レベルなので、トランジスタ
（４）はオフ状態となっていて、ワード線駆動信号ＲＸ
か高レベルになっても、その高レベルはワード線ＷＬに
伝達しない。ノードＮ４は高レベルを保持し、トランジ
スタ（ｌｏｔ）はオフ状態のままで、ワード線ＷＬを高
レベルにしない。
線信号の遅延か防止される。次に、非選択の場合につい
て説明する。ローアドレスＸｉか低レベルなので、ノー
ドＮ１か高レベルである。従って、トランジスタ（５）
がオン状態となり、ワード線Ｗ Ｌを低レベルに保持す
る。ノードＮ２．Ｎ３は低レベルなので、トランジスタ
（４）はオフ状態となっていて、ワード線駆動信号ＲＸ
か高レベルになっても、その高レベルはワード線ＷＬに
伝達しない。ノードＮ４は高レベルを保持し、トランジ
スタ（ｌｏｔ）はオフ状態のままで、ワード線ＷＬを高
レベルにしない。
なお、上記実施例ではハーフラッチ回路を、ワード線終
端に設けた場合を示したか、ワード線ドライバのサイズ
が小さくて、ワード線信号か遅延している場合は、ワー
ド線ドライバに近接して、ハーフラッチ回路を設けても
同様の効果がある。
端に設けた場合を示したか、ワード線ドライバのサイズ
が小さくて、ワード線信号か遅延している場合は、ワー
ド線ドライバに近接して、ハーフラッチ回路を設けても
同様の効果がある。
又、」１記実施例ではワード線信号の高速化について述
へたか、コラムデコーダの出力線にハーフラッチ回路を
設けても同様の効果を奏する。
へたか、コラムデコーダの出力線にハーフラッチ回路を
設けても同様の効果を奏する。
以上の様にこの発明によれば、ワード線にハフラッチ回
路を設けたのて、ワード線信号の遅延か解消され、アク
セスタイムが高速な半導体メモリ装置が得られるという
効果がある。
路を設けたのて、ワード線信号の遅延か解消され、アク
セスタイムが高速な半導体メモリ装置が得られるという
効果がある。
第１図は、この発明の一実施例であるローデコダとワー
ド線駆動回路の回路図、第２図は第１図の回路動作を説
明する波形図、第３図は従来のローデコーダとワード線
駆動回路の回路図、第４図は第３図の回路動作を説明す
る波形図である。 図において、（１）はＮＡＮＤ回路、（２）（１０２）
はインバータ回路、（３）〜（５）はＮチャネルＭＯＳ
トランジスタ、（１００）はハーフラッチ回路、（１０
１）はＰチャネルＭＯ３）ランジスタを示す。 なお、図中、同一符号は同一 または相当部分を示す。
ド線駆動回路の回路図、第２図は第１図の回路動作を説
明する波形図、第３図は従来のローデコーダとワード線
駆動回路の回路図、第４図は第３図の回路動作を説明す
る波形図である。 図において、（１）はＮＡＮＤ回路、（２）（１０２）
はインバータ回路、（３）〜（５）はＮチャネルＭＯＳ
トランジスタ、（１００）はハーフラッチ回路、（１０
１）はＰチャネルＭＯ３）ランジスタを示す。 なお、図中、同一符号は同一 または相当部分を示す。
Claims (1)
- ワード線またはコラムデコーダの出力にハーフラッチ回
路を設けたことを特徴とする半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2121546A JPH0417197A (ja) | 1990-05-10 | 1990-05-10 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2121546A JPH0417197A (ja) | 1990-05-10 | 1990-05-10 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0417197A true JPH0417197A (ja) | 1992-01-21 |
Family
ID=14813928
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2121546A Pending JPH0417197A (ja) | 1990-05-10 | 1990-05-10 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0417197A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5615160A (en) * | 1995-09-08 | 1997-03-25 | International Business Machines Corporation | Minimal recharge overhead circuit for domino SRAM structures |
| US5825694A (en) * | 1996-03-01 | 1998-10-20 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device capable of preventing malfunction due to disconnection of column select line or word select line |
| US5835419A (en) * | 1996-03-01 | 1998-11-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with clamping circuit for preventing malfunction |
-
1990
- 1990-05-10 JP JP2121546A patent/JPH0417197A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5615160A (en) * | 1995-09-08 | 1997-03-25 | International Business Machines Corporation | Minimal recharge overhead circuit for domino SRAM structures |
| US5825694A (en) * | 1996-03-01 | 1998-10-20 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device capable of preventing malfunction due to disconnection of column select line or word select line |
| US5835419A (en) * | 1996-03-01 | 1998-11-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with clamping circuit for preventing malfunction |
| US5986915A (en) * | 1996-03-01 | 1999-11-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device capable of preventing malfunction due to disconnection of column select line or word select line |
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