KR0164799B1 - 동일한 경로로 두가지 마스크 기능을 수행하는 반도체 메모리 장치 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속하는 기술 분야 :

본 발명은 동일한 경로를 사용하는 마스크 라이트 기능을 수행하는 반도체 메모리 장치에 관한 것이다.

2. 발명이 해결하려고 하는 기술적 과제 :

본 발명은 서로 다른 두 마스크 라이트 기능을 동일한 경로와 래치를 사용하게 함으로써 칩 면적을 줄이고 데이타 입력버퍼의 로직을 간단하게 하는 반도체 메모리 장치를 제공한다.

3. 발명의 해결방법의 요지 :

본 발명은 반도체 메모리 장치에 있어서, 입력단자로부터 메모리 쎌로 라이트할 데이타를 저장하는 제1저장수단과, 상기 제1저장수단에서 메모리 쎌로 라이트 동작을 수행하는 라이팅 수단과, 상기 입력단자로부터 마스크 데이타를 받아들여 저장하는 제2저장수단과, 상기 제2저장수단의 출력상태에 따라서 상기 제1저장수단의 저장된 데이타를 상기 라이팅수단의 입력으로 전달 또는 비전달하게 하는 드라이빙수단과, 상기 제2저장수단을 새로운 마스크 라이트 싸이클에서 마스크 데이타를 저장하는 수단으로 기존 마스크 라이트 싸이클에서 마스크 데이타를 저장하는 수단으로, 공통적으로 사용가능하게 제어하는 제어수단을 포함한다.

4. 발명의 중요한 용도 :

본 발명은 반도체 메모리 장치에 적합하게 사용된다.

Description

동일한 경로로 두가지 마스크 기능을 수행하는 반도체 메모리 장치

제1(a),(b)도는 종래 기술에 따른 제1마스크 라이트와 제2마스크 라이트의 개념도.

제2도는 종래 기술에 따른 마스크 관련 데이타 입력버퍼의 구성블럭도.

제3도는 종래 기술에 따른 마스크 라이트 제어신호 발생회로의 블럭도.

제4도는 본 발명에 따른 마스크 관련 데이타 입력버퍼의 구성블럭도.

제5도는 제4도의 상세회로도.

제6(a),(b)도는 본 발명에 다른 제1마스크 라이트와 제2마스크 라이트에 대한 동작 타이밍도.

제7도는 본 발명에 따른 마스크 라이트 제어신호 발생회로의 블럭도.

제8도는 제7도에서의 제1회로의 상세회로도.

제9도는 제7도에서의 제2회로의 상세회로도.

제10도는 제7도에서의 제3회로의 상세회로도.

제11도는 제7도에서의 제4회로의 상세회로도.

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 동일한 경로를 사용하여 두가지의 마스크 기능을 수행할 수 있는 반도체 메모리 장치에 관한 것이다.

일반적으로, 반도체 메모리 장치에서는 외부 데이타를 메모리내에 라이트(Write)하는 기능을 수행시 데이타 마스크(Data Mask)의 개념을 이용하여 메모리내에 데이타가 라이트되는 것을 선택적으로 블러킹(Blocking)하는 기능을 갖는다. 마스크한 데이타가 이동하는 입출력 라인 I/O에 스위치 역할을 하는 게이트를 이용하여, 이를 턴-온(Turn-On) 또는 턴-오프(Turn-Off)시켜줌으로써 불필요한 라이트 기능 수행을 블러킹해주는 기능을 말한다. 예를 들면 한 싸이클(cycle)내에서 같은 어드레스에 리이드(read)와 라이트를 순차적으로 수행할때 리이드한 데이타와 라이트할 데이타가 서로 같다면 반드시 라이트할 필요성이 없게 된다. 이때 라이트 수행시 게이트를 턴-오프시킴으로써 불필요한 라이트를 방지해줌으로써 전체적인 라이트 효과를 높일 수 있게 된다. 이러한 마스크 라이트는 라이트 싸이클마다 마스크 정보를 달리하는 새로운 제2마스크 라이트(New Masked Write)와 마스크 레지스터(Mask Resistor)에 마스크 정보를 래치하여 이어지는 라이트 기능에서 래치된 정보를 사용하여 마스크 라이트를 수행하는 종래의 제1마스크 라이트(Old Masked Write)로 나누어질 수 있다.

제1(a),(b)도는 종래 기술에 따른 제1마스크 라이트와 제2마스크 라이트의 개념도이다. 제1(a),(b)도를 참조하면, 제2마스크 라이트는 기능을 수행하기 전에 모드 셋업(Mode Set-Up)이 필요한데 파워-업(Power-Up)이나 리프레쉬 싸이클(Refresh Cycle)의 일종인 카스 비포어 라스(CAS Before RAS) 싸이클(제1(a),(b)도에서 로우어드레스스트로우브 신호, 컬럼어드레스스트로우브 신호및 신호 DSF등의 외부 클럭에 의해 모드를 셋업함)을 선행함으로 모드 셋업을 한다. 이어지는 라이트 싸이클에서 로우어드레스스트로우브 신호의 폴링(Falling)시 마스크 데이타 레지스터에 마스크 정보를 저장하고 컬럼어드레스스트로우브 신호폴링시 상기 마스크 정보를 이용하여 외부 데이타를 메모리에 라이트하게 된다. 상기 제1(a),(b)도에서 저장된 데이타는 메모리에 저장되어 있는 데이타를 의미하고 라이트 입력은 외부에서 입력되는 데이타를 의미한다. 기존 마스크 라이트에서는 모드 셋업을 위해 로드 마스크 레지스터(Load Mask Register) 싸이클이 필요한데 이때 상기 마스크 데이타 레지스터에 마스크 정보를 저장하여 이어지는 라이트 싸이클에서 사용하게 된다. 이 정보는 다음 로드 마스크 레지스터 싸이클까지 유효하게 된다. 상기 로드 마스크 레지스터 싸이클이후 이어지는 라이트 싸이클에서 로드 마스크 레지스터에 의한 마스크 정보를 이용하여 라이트 기능을 수행하게 된다. 이러한 마스크 라이트를 가능하게 하기 위해 데이타 입력버퍼에 래치와 제어신호를 사용하였는데 지금까지는 제2마스크 라이트와 제1마스크 라이트의 수행을 서로 다른 경로, 래치 및 제어신호를 이용하여 왔다. 제2도는 종래 기술에 따른 마스크 관련 데이타 입력버퍼의 구성블럭도이다. 제2도를 참조하면, 신호 PIWMi는 상기 제1(a),(b)도의 마스크 데이타 레지스터의 마스크 정보이고 데이타 입출력신호 DIOi/DIOBi는 라이트 입력을 가르킨다. 마스크 라이트 수행시 제1마스크 라이트는 위쪽이 두개의 래치회로 예를들면 제1래치회로 3 및 제2래치회로 7과 두개의 제어신호 예를들면 제1신호 및 제2신호로 구성되어 있으며 최종 래치회로 예를들면 제4래치회로 13에 마스크 정보를 저장하여 수행되고 제2마스크 라이트시에는 아래 경로를 이용하여 제3래치회로 11과 제어신호 예를들면 제3신호에 의해 상기 제4래치회로 13에 마스크 정보를 저장하여 기능이 수행되었다. 따라서 보통 마스크 라이트를 사용하는 경우 메모리가 바이트-와이드(Byte-Wide)라는 점에서 데이타 입력버퍼는 4개, 8개, 16개 또는 32개 이상 사용되므로 이러한 여러개의 경로, 래치회로 및 제어신호를 가지면 칩 면적이 늘어나게 되는 문제점이 있다. 제3도는 종래 기술에 따른 마스크 라이트 제어신호 발생회로의 블럭도이다. 제3도를 참조하면, 제어신호 PIDSF, PIR RFHB를 입력으로 하여 신호 CBRR을 출력하는 제1회로 100과, 상기 신호 CBRR 및 제어신호 PIR, PILNT를 입력으로 하여 이에 출력된 신호를 제3회로로 전송하는 제2회로 200과, 제어신호 PIDSF, PIWB, RFHB를 입력으로 하여 출력모드 신호 OM을 출력하는 제3회로 300과, 상기 신호 OM 및 제어신호 PICDSF, PIWR을 입력으로 하여 제1신호 및 제2신호를 출력하는 제4회로 400으로 구성되어 있다. 이러한 구성은 두가지 경로를 가지기 때문에 칩 면적을 증가시키는 문제점이 있다.

따라서, 본 발명의 목적은 서로 다른 두 마스크 라이트 기능을 동일한 경로와 래치를 사용하게 함으로써 칩 면적을 줄이고 데이타 입력버퍼의 로직(Logic)을 간단하게 하는 반도체 메모리 장치를 제공함에 있다.

상기한 목적을 달성하기 위한 본 발명의 기술적 사상은, 메모리 쎌과 시스템사이에서 데이타를 유통하기 위한 동작을 하는 반도체 메모리 장치에 있어서, 데이타 입력단자로부터 메모리 쎌로 라이트할 데이타를 저장하는 제1저장수단과, 상기 제1저장수단에서 메모리 쎌로 라이트 동작을 수행하는 라이트수단과, 상기 입력단자로부터 마스크 데이타를 받아들여 저장하는 제2저장수단과, 상기 제2저장수단의 출력상태에 따라서 상기 제1저장수단의 저장된 데이타를 상기 라이트수단의 입력으로 전달 또는 비전달하게 하는 구동수단과, 상기 제2저장수단을 제2마스크 라이트 싸이클에서 마스크 데이타를 저장하게 하며 제1마스크 라이트 싸이클에서 마스크 데이타를 저장하게 하여 공통적으로 동일 경로를 통하게 제어하는 제어수단을 특징으로 한다.

이하 본 발명의 바람직한 실시예들의 상세한 설명이 첨부된 도면들을 참조하여 설명된다.

도면들중 동일한 구성요소 및 부분들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.

제4도는 본 발명에 따른 마스크 관련 데이타 입력 버퍼의 구성블럭도이다. 제4도를 참조하면, 데이타 입력신호 DINi는 외부 입력데이타이고 제1버퍼 37은 티티엘(Transistor transistor Logic:TTL)레벨인 상기 신호 DINi를 씨모오스(Complementary Metal Oxide Semiconductor:CMOS)레벨로 바꾸어주는 버퍼(Buffer)이다. 구성은 상기 데이타 입력신호 DINi를 입력으로 하여 상기 데이타 입력신호 DINi를 버퍼링하는 제1버퍼 37과, 상기 제1버퍼 37의 출력단에 입력단이 접속되며 제1신호에 의해 제어를 받아서 래치(Latch)시키는 제1래치회로 23과, 상기 제1래치회로 23의 출력단에 입력단이 접속되며 제2신호에 의해 제어받아 래치하는 제2래치회로 27과, 상기 제2래치회로 27의 출력단에 입력단이 접속되어 상기 제2래치회로 27에 저장된 신호를 구동하기 위한 구동수단 35와, 상기 제1버퍼 37의 출력단에 입력단이 접속되며 라이트를 하기 위한 버퍼링을 수행하는 제2버퍼 39로 구성되어 있다. 제2마스크 라이트 싸이클의 수행시 모드 셋업을 위해 선행되는 CBRR 싸이클을 통해 제1신호와 제2신호를 인에이블(Enable)할 수 있는 준비를 하고 이어지는 마스크 라이트 기능의 로우어드레스스트로우브 신호가 폴링하면서 제1신호와 제2신호가 인에이블되어 마스크 정보를 받아 들인다. 제1마스크 라이트 싸이클에서 이 정보를 이용하여 라이트를 수행하게 된다. 이에 대한 상세한 데이타 입력버퍼회로는 제5도와 같이 구성할 수 있다.

제5도는 제4도의 상세회로도이다. 제5도를 참조하면, 제4신호는 마스크 수행을 가능케 하는 신호이다. 제5신호는 유효한 입력 데이타를 래치하는 신호로 사용된다. 구성을 살펴보면, 제1래치회로 23는 제1신호를 제어신호로 하여 인버터 53 및 전송게이트 55,57과 래치를 하기 위한 인버터 59,61로 구성되어 있고, 상기 제1래치회로의 출력단에 입력단이 접속된 제2래치회로 27은 제2신호를 제어신호로 하여 인버터 63 및 전송게이트 65,67과 래치를 하기 위한 인버터 69,71로 구성되어 있고, 데이타 입력신호 DINi를 게이트 입력으로 하여 외부전원전압 VCC단자와 접지전압 VSS 사이에 피모오스 트랜지스터 41,43 및 엔모오스 트랜지스터 45,47과, 외부전원전압 VCC단자와 접지전압 VSS단자 사이에 접속되어 상기 피모오스 트랜지스터 43의 드레인(Drain)과 엔모오스 트랜지스터 45의 드레인이 접속된 노드에서의 출력으로 게이트 입력으로 하는 피모오스 트랜지스터 49 및 엔모오스 트랜지스터 51로 제1버퍼 37을 구성한다. 또한 제3신호를 제어신호로 하여 인버터 79와 전송게이트 81,83이 서로 연결되고 인버터 88과 상기 전송게이트 81의 출력신호 및 상기 인버터 88의 출력을 각각 하나의 입력으로 하고 다른 하나의 입력으로 하는 제5신호의 제어를 통한 노아게이트(NOR Gate) 77의 출력신호를 입력으로 하는 낸드게이트(NAND Gate) 85,89 및 에 각각 접속된 인버터 87,91로 제2버퍼 39를 구성하고, 제4신호를 제어신호로 하여 상기 제2래치회로 27의 출력단을 하나의 입력단자로 하고 상기 제4신호를 인버터 72를 통한 신호를 다른 입력단자로 입력되는 노아게이트 73과, 상기 노아게이트 73의 출력단에 입력단이 접속되는 인버터 75로 구성된다.

제6(a),(b)도는 본 발명에 따른 제1마스크 라이트와 제2마스크 라이트에 대한 동작 타이밍도이다. 로우어드레스스트로우브 신호, 컬럼어드레스스트로우브 신호, 라이트 인에이블 신호,및 신호 DSF는 모드 셋업을 위해 주어지는 외부 클럭이다. 제2마스크 라이트 싸이클의 경우 상기 로우어드레스스트로우브 신호가 폴링할 때 컬럼어드레스스트로우브 신호와 상기 신호 DSF 상태가 논리로우이면 CBRR 모드가 셋업되고 이들로 인해 신호 CBRR이 인에이블 된다. 후술될 제9도의 A노드를 논리하이로 만들고 이어지는 라이트 싸이클의 로우어드레스스트로우브 신호의 폴링에 의해 제어신호 PIR이 논리하이로 되면서 제1모드 NEWN을 인에이블 시킨다. 상기 NEWM이 논리하이로 인에이블 되면서 제1신호와 제2신호가 인에이블되고 마스크 정보를 받아들이게 된다. 제1마스크 라이트에서는 로우어드레스스트로우브 신호의 폴링시 컬럼어드레스스트로우브 신호, 라이트 인에이블 신호,, 신호 DSF 모두 논리하이상태이면 로드 마스크 싸이클을 수행하게 된다. 상기 신호 DSF에 의해 제어신호 PIDSF가 논리하이로 인에이블되고 이로인해 제1마스크 라이트가 인에이블된다. 상기 제1마스크 라이트가 논리하이상태로 있는 동안 컬럼어드레스스트로우브 신호의 폴링에 의해 제어신호 PIWR이 인에이블되면서 제1신호와 제2신호가 인에이블된다. 이때 마스크 정보를 제2래치회로에 저장하여 이어지는 라이트 싸이클의 마스크 정보로 사용된다.

제7도는 본 발명에 따른 마스크 라이트 제어신호 발생회로의 블럭도이다. 제7도를 참조하면, 상기 제3도와 거의 동일하나 다른 구성은 제2회로 600이 제4회로 800에 접속되어 제4회로를 신호 NEWM으로 제어하여 제1신호 및 제2신호를 출력하는 구성이 다르다.

제8도는 제7도에서의 제1회로의 상세회로도이다. 제8도를 참조하면, 상기 제어신호 PIDSF, RFHB, PISB를 입력으로 하여 반전논리합하는 노아게이트 101과, 상기 노아게이트 101의 출력단에 하나의 입력단이 접속되며 상기 제어신호 PIR을 또다른 입력으로 하여 반전논리곱하는 낸드게이트 103과, 상기 낸드게이트 103의 출력단에 입력단이 접속되어 상기 낸드게이트 103의 출력신호를 반전하여 상기 신호 CBRR을 출력하는 인버터 105로 구성되어 있다.

제9도는 제7도에서의 제2회로의 상세회로도이다. 제9도를 참조하면, 내부전원전압 IVCC단자 107과 소오스가 접속되며 제어신호 CBRRP를 게이트 입력으로 하는 피모오스 트랜지스터 109와, 상기 피모오스 트랜지스터 109의 드레인에 드레인이 접속되고 접지전압 VSS단자 106에 소오스가 접속되며 상기 신호 CBRR을 게이트 입력으로 하는 엔모오스 트랜지스터 111과, 상기 피모오스 트랜지스터 109 및 엔모오스 트랜지스터 111의 공통드레인에 드레인이 접속되며 제어신호 PIINIT를 게이트 입력으로 하는 엔모오스 트랜지스터 113과, 상기 공통드레인의 출력을 래치하기 위한 인버터 115,117과, 상기 인버터 117의 출력단과 인버터 115의 입력단인 노드A에 하나의 입력단이 접속되며 출력모드 신호 OM을 입력으로 하여 반전하는 인버터 119의 출력을 다른 입력으로 하고 상기 제어신호 PIR을 또다른 입력으로 하여 반전논리곱하는 낸드게이트 121과, 상기 낸드게이트 121의 출력단에 입력단이 접속되어 반전하여 새로운 모드의 신호 NEWM을 출력하는 인버터 123으로 구성된다.

제10도는 제7도에서의 제3회로의 상세회로도이다. 제10도를 참조하면, 제어신호 RFHB, PIDSF를 두개의 입력으로 하여 반전논리곱하는 낸드게이트 125와, 제어신호 PIWB를 입력으로 하여 소정시간 지연하는 신호를 출력시키는 인버터 127,129와, 상기 낸드게이트 125의 출력신호를 하나의 입력으로 하고 상기 인버터 129의 출력신호를 다른 입력으로 하여 반전논리합하는 출력모드 신호 OM을 출력하는 노아게이트 131로 구성된다.

제11도는 제7도에서의 제4회로의 상세회로도이다. 제11도를 참조하면, 제어신호 PICDSF를 입력으로 하여 반전하기 위한 인버터 133과, 상기 인버터 133의 출력신호를 하나의 입력신호 하고 출력모드 신호 OM을 다른 입력으로 하여 반전논리곱한 신호 CBRRP를 출력하는 낸드게이트 135와, 제어신호 DILPB를 입력으로 하여 반전신호를 출력하는 인버터 137과, 상기 인버터 137의 출력신호를 하나의 입력으로 하고 제어신호 PIWR을 다른 입력으로 하여 반전논리곱하기 위한 낸드게이트 139와, 상기 낸드게이트 135의 출력신호 및 상기 낸드게이트 139의 출력신호를 두개의 입력신호로 하여 반전논리합하는 노아게이트 141과, 상기 노아게이트 141의 출력신호 및 상기 신호 NEWM을 두개의 입력신호로 하는 노아게이트 143,145와, 상기 노아게이트 143의 출력단에 입력단이 접속되어 반전신호인 제1신호를 출력하는 인버터 147과, 상기 노아게이트 145의 출력단에 입력단이 접속되어 반전신호인 제2신호를 출력하는 인버터 149로 구성되어 있다.

상기한 본 발명에 따르면, 두가지의 마스크 라이트 기능을 동일한 경로와 래치, 그리고 제어신호를 사용하여 가능케 하여 보통 마스크 라이트를 사용하는 메모리가 바이트-와이드라는 점을 감안한다면 데이타 입력버퍼는 4개, 8개, 16개 또는 32개 이상 사용되는데 이에 본 발명을 적용한다면 메모리 제품의 중요 요인인 칩 면적을 줄일 수 있고 데이타 입력버퍼의 로직을 간단히 구현함을 가능케 할 수 있는 효과가 있다.

상기한 본 발명은 도면을 중심으로 예를들어 한정되었지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다.

Claims (5)

1. 메모리 쎌과 시스템사이에서 데이타를 유통하기 위한 동작을 하는 반도체 메모리 장치에 있어서, 데이타 입력단자로부터 메모리 쎌로 라이트할 데이타를 저장하는 제1저장수단과, 상기 제1저장수단에서 메모리 쎌로 라이트 동작을 수행하는 라이트수단과, 상기 입력단자로부터 마스크 데이타를 받아들여 저장하는 제2저장수단과, 상기 제2저장수단의 출력상태에 따라서 상기 제1저장수단의 저장된 데이타를 상기 라이트수단의 입력으로 전달 또는 비전달하게 하는 구동수단과, 상기 제2저장수단을 제2마스크 라이트 싸이클에서 마스크 데이타를 저장하게 하며 제1마스크 라이트 싸이클에서 마스크 데이타를 저장하게 하여 공통적으로 동일 경로를 통하게 제어하는 제어수단을 구비함을 특징으로 하는 반도체 메모리 장치.
2. 제1항에 있어서, 상기 제1저장수단은 모든 로우어드레스스트로우브 신호 액티브 싸이클에서 제1신호에 의하여 데이타 입력단자로부터 들어오는 입력데이타를 저장하는 제1래치회로와, 상기 제1래치회로의 데이타를 제2신호에 의해 받아들여 저장하는 제2래치회로로 구성됨을 특징으로 하는 반도체 메모리 장치.
3. 제1항 또는 제2항에 있어서, 상기 제어수단이 상기 제1마스크 라이트 싸이클시 상기 로우어드레스스트로우브 신호의 폴링에 의해 상기 제1래치회로에 마스크 데이타를 받아들이고 상기 제1신호에 의해 래치되고, 동시에 상기 제2신호에 의해 상기 제1래치회로에 래치된 데이타를 제2래치회로에 전달하여 래치함을 특징으로 하는 반도체 메모리 장치.
4. 제1항 내지 제2항중 어느 하나의 항에 있어서, 상기 제어수단이 상기 제1마스크 라이트 싸이클시 컬럼어드레스스트로우브 신호의 폴링에 의해 상기 제1래치회로에 마스크 데이타를 받아들이고 제1신호에 의해 래치되지만 제2신호가 인에이블되지 않으므로, 선행된 로드 마스크 레지스터 싸이클에 의해 상기 제2래치회로에 저장된 마스크 데이타를 유지함을 특징으로 하는 반도체 메모리 장치.
5. 제2항에 있어서, 상기 제2래치회로가 로드 마스크 레지스터의 싸이클에 의해 제1마스크 싸이클시 사용될 마스크 데이타를 상기 제1래치회로를 통해 저장하게 되는데 이는 컬럼어드레스스트로우브 신호 CASB의 폴링에 의해 상기 제1래치회로에 마스크 데이타를 받아들이고 제1신호에 의해 래치되며 동시에 제2신호에 의해 상기 제1래치회로에 래치된 데이타를 전달받아 래치함을 특징으로 하는 반도체 메모리 장치.