JPH07334998A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 高速性能と耐ノイズ性向上を図った半導体記
憶装置を提供する。 【構成】 マスクプログラムされるメモリアレイ、アド
レスバッファ、及びデータセンス回路を有し、データセ
ンス回路は、クロック同期によりデータセンスとラッチ
を時分割で行う２系統のセンスアンプ１１３ａ，１１３
ｂと、そのラッチデータを選択して出力するセレクタ１
１４により構成される。各センスアンプ１１３ａ，１１
３ｂは、選択ビット線に選択的に接続される電流検出型
のプリセンス回路６０ａ，６０ｂと、その出力を増幅す
るカレントミラー型差動増幅器６１ａ，６１ｂ、及び差
動増幅器出力を時分割動作によりラッチするための正帰
還回路６２ａ，６２ｂとにより構成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体記憶装置に係
り、特にデータがマスクプログラム、あるいはフィール
ドプログラム等により記憶される読出し専用メモリ（Ｒ
ＯＭ）に関する。

【０００２】

【従来の技術】ＲＯＭの中でもレーザプリンタや楽器の
音色用として用いられるマスクＲＯＭは、近年ますます
大容量化している。マスクＲＯＭのデータ書込み方式
は、大きく分けて、メモリ素子と配線を接続させるか否
かを選択する方式と、メモリトランジスタのしきい値を
選択的に変位させる方式とがある。後者には、ゲート酸
化膜厚を選択的に変えることによりしきい値電圧を変位
させる方式や、選択的なチャネルイオン注入によりメモ
リトランジスタのしきい値を変位させる方式がある。

【０００３】従来のマスクＲＯＭの構成は、図１３に示
すように、マスクによりデータ書込みがなされるメモリ
アレイ、外部からのアドレスを取り込むアドレスバッフ
ァ、取り込まれたアドレスをデコードとして選択された
データを読み出すためのロウデコーダ及びカラムデコー
ダ、メモリアレイからのデータを検知するセンスアン
プ、及びデータ出力回路により構成される。

【０００４】マスクＲＯＭは、大容量化に伴って、高速
性能を実現することが難しくなっている。このことを、
図１４の読出し動作タイミング図を用いて説明する。図
１４は、図１３のマスクＲＯＭにおいて、アドレスＡＤ
が、１，０，１，０と変化し、これに対する出力データ
Ｄ０の期待値が１，０，１，０であるとしたときの、各
部の信号遅延の様子を示している。入力されたアドレス
ＡＤはアドレスバッファでτ１だけ遅れ、更にロウデコ
ーダでτ２だけ遅れて、メモリアレイにデコード信号が
供給される。メモリアレイからの出力データはセンスア
ンプでτ３遅れて出力され、更に出力回路でτ４遅れて
出力される。従ってこのマスクＲＯＭのアクセスタイム
は、τ１＋τ２＋τ３＋τ４であり、アドレスのサイク
ルタイムはこれより短くすることはできない。

【０００５】また大容量マスクＲＯＭは、素子及び配線
の微細化により大容量化しているため、ノイズによる誤
動作も発生し易い。例えば、アドレスバッファ部に、図
１５に示すようなクロックドインバータを用いたラッチ
回路を用いた場合について説明する。このアドレスラッ
チ回路は、アドレス入力ＡＤをクロックＣＫの立上がり
タイミングで読み込み、立下がりタイミングで保持す
る。クロックＣＫがＨレベルの間はスルー状態にあるの
で、この間にノイズが発生すると誤動作につながるおそ
れがある。

【０００６】その誤動作の例を具体的に図１６、図１７
を用いて説明する。クロックＣＫがＨレベルの間、アド
レスラッチの出力により内部回路が駆動されて大電流が
流れると、図１６に示したように、接地線ＶSSにはヒゲ
状のノイズ（グランドバウンス）が発生する。いま、図
１７に示すように、アドレス入力ＡＤのＨ，Ｌレベル
が、それぞれアドレスラッチを構成するクロックドイン
バータのＨレベル認識の最低電圧ＶIH、Ｌレベル認識の
最高電圧ＶILのぎりぎりのところに設定されていたとす
る。そうすると、前述のグランドバウンスが発生したと
き、これによりクロックドインバータのＶIHが実質的に
持ち上がるから、アドレスラッチのＨレベル出力はこの
瞬間、図１６に示すように中間レベルまで低下する。こ
の出力レベル低下は内部回路にとってノイズとなるか
ら、誤動作の原因となる。

【０００７】

【発明が解決しようとする課題】以上のように従来のＲ
ＯＭは、大容量化に伴って、一層の高速化が難しくな
り、またノイズによる誤動作が発生し易くなっていると
いう問題があった。この発明は上記の点に鑑みなされた
もので、高速性能と耐ノイズ性向上を図った半導体記憶
装置を提供することを目的としている。

【０００８】

【課題を解決するための手段】この発明は、第１に、デ
ータが記憶されるメモリアレイ、このメモリアレイのデ
ータを選択するアドレスを取り込むアドレスバッファ、
及び前記メモリアレイの選択ビット線のデータを読み出
すデータセンス回路を有する半導体記憶装置において、
前記データセンス回路は、前記選択ビット線に入力端子
が共通接続されて時分割動作する複数系統のクロック同
期式センスアンプと、これらのセンスアンプの保持デー
タを選択的に出力するセレクタとを有し、各クロック同
期式センスアンプは、同期クロックにより制御されて選
択ビット線に選択的に接続されるプリセンス回路と、こ
のプリセンス回路の出力を同期クロックにより制御され
て取り込んでラッチするメインセンス回路とを有するこ
とを特徴としている。前記メインセンス回路は、好まし
くは、前記プリセンス回路の出力電圧を増幅する差動増
幅器と、この差動増幅器出力を同期クロックにより制御
されて正帰還して保持する正帰還回路とを有する。この
発明は、第２に、データが記憶されるメモリアレイ、こ
のメモリアレイのデータを選択するアドレスを取り込む
アドレスバッファ、及び前記メモリアレイの選択ビット
線のデータを読み出すデータセンス回路を有する半導体
記憶装置において、前記データセンス回路は、前記選択
ビット線に入力端子が接続されるセンスアンプと、この
センスアンプ出力に入力端子が共通接続されて同期クロ
ックにより制御されて時分割でデータ取り込みを行う複
数系統のデータラッチ回路と、これらのデータラッチ回
路の保持データを選択的に出力するセレクタとを有する
ことを特徴としている。

【０００９】

【作用】第１の発明によると、データセンス回路が例え
ば、時分割動作する２系統のクロック同期式センスアン
プを用いて構成されるから、一方のセンスアンプがデー
タ出力を行っている間に地方のセンスアンプが次のサイ
クルのデータ読出しを行うことができる。即ち、第１の
発明の半導体記憶装置は、読出しサイクルを一部オーバ
ーラップさせた読出し動作ができるから、高速化が可能
である。また、メインセンス回路はデータラッチ機能を
有するため、耐ノイズ性が高いものとなる。特にメイン
センス回路を差動増幅器とその出力を正帰還して保持す
る正帰還回路とにより構成すると、プリセンス回路の出
力電圧をフルスイングさせてラッチすることができ、優
れた耐ノイズ性が得られる。第２の発明においては、一
つのセンスアンプに対して例えば時分割動作する２系統
のクロック同期式データラッチを接続してデータセンス
回路が構成されるから、やはりデータラッチがデータを
保持して出力している間に次のサイクルのデータ読出し
を行うことができ、高速化と耐ノイズ性向上が図られ
る。

【００１０】

【実施例】以下、図面を参照して、この発明の実施例を
説明する。図１は、この発明の一実施例に係るマスクＲ
ＯＭのブロック構成である。このマスクＲＯＭは、マス
クプログラムされるメモリアレイ１０１、このメモリア
レイ１０１のワード線選択を行うロウデコーダ１０２、
ビット線選択を行うカラムデコーダ１０３、外部から供
給されるアドレスＡ0 ，…，Ａk ，…Ａm を取り込むア
ドレスバッファ１０４（１０４0 ，…，１０４k ，…，
１０４m ）、メモリアレイ１０１のビット線データを読
み出すデータセンス回路１０５（１０５0 ，…，１０５
n ）、データセンス回路１０５で読み出されたデータを
外部出力端子に取り出す出力回路１０６（１０６0 ，
…，１０６n ）を有する。

【００１１】メモリアレイ１０１は例えば、図２に等価
回路を示したように、ｎチャネルＭＯＳトランジスタＭ
ijからなるＮＯＲ型メモリセルを用いて構成されてい
る。各メモリトランジスタＭijは、マスクプログラムに
よって、ワード線ＷＬにＨレベル信号が入ってもオンし
ないようにしきい値を充分高くした状態（データ
“０”）か、ワード線ＷＬにＨレベル信号が入ったとき
にオンするように所定のしきい値に設定された状態（デ
ータ“１”）のいずれかに設定される。マスクプログラ
ムの具体的な方式は、従来より公知のものでよい。また
図２では、ＮＯＲ型のメモリセルを示しているが、ＮＡ
ＮＤ型メモリセルを用いることもできる。

【００１２】アドレスバッファ１０４は、クロック同期
式であって、各アドレス端子毎に、入力を共通接続した
２系統のアドレスラッチ１１１ａ，１１１ｂを有する。
これらアドレスラッチ１１１ａ，１１１ｂは、後に詳細
を説明するが、クロック制御によって時分割で交互にア
ドレス取り込みを行う。アドレスラッチ１１１ａ，１１
１ｂに取り込まれたアドレスは、セレクタ１１２により
選択されて、ロウデコーダ１０２及びカラムデコーダ１
０３に供給される。

【００１３】アドレスバッファ１０４が２系統に分けら
れていることに対応して、データセンス回路１０５も選
択ビット線に入力が共通接続される２系統のクロック同
期式センスアンプ１１３ａ，１１３ｂを有する。これら
２系統のセンスアンプ１１３ａ，１１３ｂもクロック制
御によって時分割で交互にデータ読出しを行う。センス
アンプ１１３ａ，１１３ｂで読み出されたデータは、セ
レクタ１１４により選択されて、出力回路１０６に送ら
れる。

【００１４】以上のアドレスバッファ１０４及びデータ
センス回路１０５を時分割で動作させるために、基準ク
ロックＣＫに基づいて各種同期クロックを生成するクロ
ック生成回路１０７が設けられている。

【００１５】この実施例によるマスクＲＯＭのデータ読
出し動作を、図３を参照して説明する。クロック生成回
路１０７から得られる各種同期クロックとこれによる各
部の詳細な動作については後述するものとし、ここでは
基準クロックＣＫとの関係でアドレスの取り込み動作と
データ読出し動作の概略を、各回路要素の内部遅延を無
視して示している。図示のように、基準クロックＣＫに
同期してアドレス信号Ａ0 が「１，１，０，０，１，
１，…」と入力されたとする。またこれらのアドレスＡ
0 に対する出力データＤ0 の期待値が「１，０，１，
１，０，…」であるとする。図ではクロックサイクルを
，，，…で示している。

【００１６】図示のようにアドレスデータは、クロック
ＣＫの立下がりタイミングで２系統のアドレスラッチ１
１１ａ，１１１ｂに交互に時分割で取り込まれる。即ち
第１系統のアドレスラッチ１１１ａは、奇数サイクル
，，，…のアドレスを取り込み、第２系統のアド
レスラッチ１１１ｂは偶数サイクル，，…のアドレ
スを取り込む。これら２系統のアドレスラッチ１１１
ａ，１１１ｂに取り込まれたアドレスは、クロックＣＫ
の立上がりタイミングで切替え動作するセレクタ１１２
により交互に選択されて取り出される。こうしてセレク
タ１１２により取り出されたアドレスにより、メモリア
レイ１０１のワード線選択及びビット線選択がなされ
る。

【００１７】ビット線データは、クロックＣＫの立上が
りタイミングで２系統のセンスアンプ１１３ａ，１１３
ｂにより交互に時分割で読み出される。即ち、第１系統
のセンスアンプ１１３ａは、サイクル内のクロック立
上がりタイミングでサイクルのデータを検知増幅し、
サイクルではこれを保持する。また、サイクル内の
クロック立上がりタイミングでサイクルのデータを検
知増幅し、サイクルではこれを保持する。第２系統の
センスアンプ１１３ｂは、サイクル内のクロック立上
がりタイミングでサイクルのデータを検知増幅し、サ
イクルではこれを保持する。また、サイクル内のク
ロック立上がりタイミングでサイクルのデータを検知
増幅し、サイクルではこれを保持する。そしてこれら
２系統のセンスアンプ１１３ａ，１１３ｂにより検知さ
れたデータは、クロックＣＫの立上がりタイミングで切
替え動作するセレクタ１１４により交互に選択されて取
り出される。

【００１８】以上のようにして、データ出力端子には、
サイクルでサイクルのデータが出力され、サイクル
でサイクルのデータが出力されるというように、ク
ロックの２サイクル前のデータが得られる。そしてこの
場合、第１系統のセンスアンプ１１３ａに保持されたサ
イクルのデータが出力されている時には、既に次のサ
イクルのデータが第２系統のセンスアンプ１１３ｂに
より読み出されるという動作が行われる。具体的に従来
の図１４に示す各部遅延時間との関係で説明すれば、こ
の実施例においては、アドレスバッファ１０４では、１
サイクルがτ１以上、ロウデコーダ１０２，カラムデコ
ーダ１０３，メモリアレイ１０１及びセンス回路１０５
からなるコア回路部では１サイクルがτ２＋τ３以上、
出力回路１０６では１サイクルがτ４以上であれば、支
障なくデータ読出しができる。したがつてこの実施例に
よれば、２系統の回路の時分割動作によって、データ読
出し動作を一部オーバーラップさせることにより、実質
的なサイクルタイムの短縮ができる。

【００１９】図４は、２系統のアドレスラッチ１１１
ａ，１１１ｂとセレクタ１１２からなるアドレスバッフ
ァ１０４の具体的な構成例である。第１系統のアドレス
ラッチ１１１ａは、アドレスをクロック同期により反転
して取り込むクロックドＣＭＯＳインバータ３０１と、
そのアドレスデータを保持するためのＣＭＯＳインバー
タ３０２とクロックドＣＭＯＳインバータ３０３が逆並
列接続されたラッチ回路とから構成されている。クロッ
クドＣＭＯＳインバータ３０１と３０３とは、互いに補
のクロック信号ＡＣＫ，／ＡＣＫにより制御される。第
２系統のアドレスラッチ１１１ｂも同様の構成である。
但し第２系統のクロックドＣＭＯＳインバータ３０１と
３０３は、第１系統とは位相がずれた互いに補のクロッ
ク信号ＢＣＫ，／ＢＣＫにより制御される。

【００２０】セレクタ１１２は、２系統のアドレスラッ
チ１１１ａ，１１１ｂのデータを交互に切替えて取り出
すクロックドＣＭＯＳインバータ３０４，３０５と、取
り出されたデータを送り出すためのバッファ用ＣＭＯＳ
インバータ３０６とにより構成されている。二つのクロ
ックドＣＭＯＳインバータ３０４，３０５は、互いに補
のクロックＢ，Ａにより制御される。

【００２１】図５は、図４のアドレスバッファ１０４の
同期制御に必要な各種クロック信号を生成するクロック
生成回路１０７の具体的な構成例である。図示のよう
に、基準クロックＣＫが入力されるＴタイプフリップフ
ロップ４０１と、その二つの出力Ｑ，／Ｑと基準クロッ
クＣＫの論理積をとるＡＮＤゲート４０２，４０３、及
びこれらの出力を反転するインバータ４０４，４０５に
より構成される。

【００２２】フリップフロップ４０１の二つの出力Ｑ，
／Ｑは、基準クロックを１／２分周した信号であり、そ
のまま図４のセレクタ１１２を制御する相補クロック信
号Ａ，Ｂとなる。また出力Ｑと基準クロックＣＫの積を
とるＡＮＤゲート４０３の出力から、第１系統のアドレ
スラッチ１１１ａを制御する相補クロック信号ＡＣＫ，
／ＡＣＫが得られ、出力／Ｑと基準クロックＣＫの積を
とるＡＮＤゲート４０２の出力から、第２系統のアドレ
スラッチ１１１ｂを制御する相補クロック信号ＢＣＫ，
／ＢＣＫが得られる。これらの各種クロック信号の基準
クロックＣＫとの関係は図７に示すようになる。

【００２３】図４のように構成されたアドレスバッファ
の動作を、図７のタイミング図を用いて説明する。図７
は、先の図３の例と同様に、基準クロックＣＫに同期し
てアドレス信号Ａ0 が「１，１，０，０，１，１，…」
と入力された場合の動作タイミングを示している。クロ
ックサイクルのアドレスは、クロック信号ＡＣＫがＨ
レベルになると第１系統のアドレスラッチ１１１ａ側の
クロックドインバータ３０１がオンして、反転されてノ
ードＮａに転送される。この第１系統のアドレスラッチ
１１１ａに取り込まれたデータは、クロック信号／ＡＣ
ＫがＨレベルになることによりラッチ保持される。

【００２４】次のクロックサイクルのアドレスは、ク
ロック信号ＢＣＫのＨレベルで第２系統のアドレスラッ
チ１１１ｂのノードＮｂに取り込まれ、クロック信号／
ＢＣＫがＨレベルになることで保持される。以下同様に
して、アドレスデータは順次、第１系統のアドレスラッ
チ１１１ａと第２系統のアドレスラッチ１１１ｂに交互
に振り分けられて保持される。

【００２５】第１系統のアドレスラッチ１１１ａに保持
されたサイクルのアドレスデータは、クロック信号Ｂ
がＨレベルになると、セレクタ１１２のクロックドイン
バータ３０４がオンして取り出される。第２系統のアド
レスラッチ１１１ｂに保持されたサイクルのアドレス
データは、クロック信号ＡがＨレベルになり、セレクタ
１１２のクロックドインバータ３０５がオンすることよ
り取り出される。以下同様にして、第１系統のアドレス
ラッチ１１１ａと第２系統のアドレスラッチ１１１ｂに
交互に取り込まれたデータが、セレクタ１１２により交
互に選択されて出力されることになる。

【００２６】以上のように時分割で動作する２系統のク
ロック同期式アドレスラッチを用いてアドレスバッファ
を構成することにより、マスクＲＯＭの耐ノイズ性が高
いものとなる。その理由を具体的に図８を用いて説明す
る。図８は、従来例の図１６に対応させてクロックによ
るグランドバウンスの様子を含めた動作タイミングを示
している。図示のように基準クロックＣＫに同期して、
接地線ＶSSには従来と同様にグランドバウンスが発生す
る。アドレスラッチ１１１ａ，１１１ｂのノードＮａ，
Ｎｂにはこのグランドバウンスによるノイズが出る。

【００２７】しかし、ノードＮａにノイズが出るタイミ
ングでは、セレクタ１１２のクロックドインバータ３０
４はオフである。そして、アドレスラッチ１１１ａのク
ロックドインバータ３０１がオフしてデータ保持状態に
なってから、セレクタ１１２のクロックドインバータ３
０４がオンになって、アドレスが送り出される。ノード
Ｎｂについても同様である。従ってこの実施例では、ア
ドレスバッファが従来のようにスルー状態になることは
なく、デコーダに送られるアドレスデータにグランドバ
ウンスによるノイズが乗らない。

【００２８】図６は、図１に示したデータセンス回路１
０５の具体的構成例である。２系統のクロック同期式セ
ンスアンプ１１３ａ，１１３ｂの共通入力端子ＩＮは、
カラムデコーダ１０３により選択されるメモリアレイの
ビット線ＢＬにつながる。第１系統のセンスアンプ１１
３ａは、選択されたメモリトランジスタＭijが電流引き
込みを行うか否かを検出する電流検出型のプリセンス回
路６０ａと、その出力ノードＡ−ＳＥＮの電圧を増幅す
るカレントミラー型差動増幅器６１ａと、このカレント
ミラー型差動増幅器６１ａの出力をノードＡ−ＳＥＮに
正帰還するクロック同期式の正帰還回路６２ａとを有す
る。差動増幅器６１ａとその出力を正帰還する正帰還回
路６２ａとがデータラッチ機能を持つメインセンス回路
６４ａを構成している。

【００２９】プリセンス回路６０ａは、ソースが電源に
接続されたプルアップ用ＰＭＯＳトランジスタＱP1とこ
れに直列接続されたＮＭＯＳトランジスタＱN1とから構
成され、ＮＭＯＳトランジスタＱN1のソースは、ＮＭＯ
ＳトランジスタからなるトランスファゲートＳＷＡを介
して入力端子ＩＮに接続されている。ＮＭＯＳトランジ
スタＱN1のゲート・ソース間には、データ検知時の入力
端子ＩＮ（あるいはビット線）のレベル変化を所定範囲
に抑えるための負帰還回路を構成するインバータＩ1 が
挿入されている。カレントミラー型差動増幅器６１ａ
は、ＰＭＯＳトランジスタＱP4，ＱP5からなる能動負荷
と、ＮＭＯＳトランジスタＱN4，ＱN5からなるドライバ
とにより構成されている。

【００３０】正帰還回路６２ａは、データ保持時にノー
ドＡ−ＳＥＮを充分にＨレベルまたはＬレベルに保つた
めのもので、ノードＡ−ＳＥＮと電源ＶDDの間に直列接
続されたＰＭＯＳトランジスタＱP2，ＱP3と、ノードＡ
−ＳＥＮと接地ＶSS間に直列接続されたＮＭＯＳトラン
ジスタＱN2，ＱN3とを有する。ＮＭＯＳトランジスタＱ
N3のゲートは基準クロックＣＫにより制御され、ＮＭＯ
ＳトランジスタＱN2のゲートは、２段のインバータ１4
，Ｉ5 からなるバッファを介してカレントミラー型差
動増幅器６１ａの出力ノードＡ−ＯＵＴにより制御され
る。ＰＭＯＳトランジスタＱP2のゲートは基準クロック
ＣＫの反転クロック／ＣＫにより制御され、ＰＭＯＳト
ランジスタＱP3のゲートは、２段のインバータ１2 ，Ｉ
3 からなるバッファを介してカレントミラー型差動増幅
器６１ａの出力ノードＡ−ＯＵＴにより制御される。

【００３１】第２系統のセンスアンプ１１３ｂも同様
に、プリセンス回路６０ａと、カレントミラー型差動増
幅器６１ｂ及び正帰還回路６２ｂからなるメインセンス
回路６４ｂとを有する。その細部については、第１系統
のセンスアンプ１１３ａと対応する部分に同じ符号を付
して詳細な説明は省く。第２系統のセンスアンプ１１３
ｂ側のトランスファゲートＳＷＢは、第１系統のセンス
アンプ１１３ａのトランスファゲートＳＷＡとは逆相の
クロック信号Ｂにより制御される。

【００３２】これら２系統のセンスアンプ１１３ａ，１
１３ｂの差動増幅器６１ａ，６１ｂの出力ノードＡ−Ｏ
ＵＴ，Ｂ−ＯＵＴは、それぞれインバータＩ6 を介して
セレクタ１１４につながる。セレクタ１１４は、２系統
のセンスアンプ１１３ａ，１１３ｂの出力を切替えて取
り出すためのクロックドインバータ６３ａ，６３ｂによ
り構成されている。これらのクロックドインバータ６３
ａ，６３ｂは互いに逆相のクロック信号Ｂ，Ａにより制
御されて、２系統のセンスアンプ１１３ａ，１１３ｂの
出力を時分割で交互に取り出すようになっている。

【００３３】この様に構成されたデータセンス回路の動
作を図９を参照して説明する。図９は、クロックサイク
ルに従ってデータ期待値が「１，１，０，０，１，１，
…」となる場合の動作タイミングを示している。サイク
ルでは、クロック信号ＡがＨレベル、クロック信号Ｂ
がＬレベルである。このとき、第１系統側のトランスフ
ァゲートＳＷＡがオン、第２系統側のトランスファゲー
トＳＷＢがオフであり、選択されたメモリアレイのビッ
ト線データは第１系統のセンスアンプ１１３ａにのみ転
送される。いまの場合、サイクルのデータは“１”で
メモリトランジスタＭijが電流引き込みを行うとする
と、プリセンス回路６０ａの出力ノードＡ−ＳＥＮがＬ
レベルになり、従ってカレントミラー型差動増幅器６１
ａの出力ノードＡ−ＯＵＴはＨレベルになる。これによ
り二つの帰還信号ＦＢＰ，ＦＢＮ共にＨレベルになる。

【００３４】但し、サイクルのクロックＣＫがＬレベ
ルの間は、正帰還回路６２ａのＰＭＯＳトランジスタＱ
P2，ＮＭＯＳトランジスタＱN3共にオフであり、帰還ル
ープは形成されない。サイクルの後半でクロックＣＫ
がＨレベルになると、ＮＭＯＳトランジスタＱN3及びＰ
ＭＯＳトランジスタＱP2がオンになり帰還ループが形成
される。いまの場合、データが“１”であって、ＮＭＯ
ＳトランジスタＱN2がオン、ＰＭＯＳトランジスタＱP3
がオフであるから、ノードＡ−ＳＥＮは正帰還動作によ
りほぼ接地電位まで下がる。

【００３５】読出しデータが“０”であって、メモリト
ランジスタが電流引き込みを行わない場合、例えば図９
のサイクルのデータの場合は、プリセンス回路６０ａ
の出力ノードＡ−ＳＥＮがＨレベル、従ってカレントミ
ラー型差動増幅器６１ａの出力ノードＡ−ＯＵＴはＬレ
ベルになる。また二つの帰還信号ＦＢＰ，ＦＢＮは共に
Ｌレベルになる。そしてクロックＣＫがＨになると、Ｎ
ＭＯＳトランジスタＱN3及びＰＭＯＳトランジスタＱP2
がオンになり帰還ループが形成されて、ノードＡ−ＳＥ
Ｎは正帰還動作によりほぼ電源電位まで上昇する。

【００３６】サイクルに入ると、クロック信号ＡがＬ
レベル、トランスファゲートＳＷＡがオフになって、ノ
ードＡ−ＳＥＮのデータがラッチされた状態になる。同
時にクロックＢがＨレベルになるから、セレクタ１１４
のクロックドインバータ６３ａがオンになって、ラッチ
された第１系統のセンスアンプ６２ａのデータが選択さ
れて出力される。そして第１系統のセンスアンプ６２ａ
がデータラッチと出力を行っている間、第２系統のセン
スアンプ６２ｂではトランスファゲートＳＷＢがオンに
なって、サイクルのデータセンスが行われる。読み出
されたデータはサイクルに入ってラッチされ、このラ
ッチデータはクロックＡによりセレクタ１１４のクロッ
クドインバータ６３ｂがオンになって選択されて出力さ
れる。

【００３７】以下同様にして、第１系統のセンスアンプ
１１３ａがビット線センスを行っている間、第２系統の
センスアンプ１１３ｂはその前のサイクルのデータをラ
ッチしてこれを出力し、第２系統のセンスアンプ１１３
ｂがビット線センスを行っている間、第１系統のセンス
アンプ１１３ａはその前のサイクルのデータをラッチし
てこれを出力する、という動作が繰り返される。

【００３８】従ってこの実施例のデータセンス回路によ
ると、２系統のセンスアンプ１１３ａ，１１３ｂの時分
割動作によって、出力パッドからのデータ出力の完了を
待たずに次のサイクルのデータ読出しを行うことができ
るから、高速化が可能になる。またセンスアンプ１１３
ａ，１１３ｂには、最もノイズが乗りやすいノードＡ−
ＳＥＮ，Ｂ−ＳＥＮをフルスイングさせてデータラッチ
する正帰還回路６２ａ，６２ｂを設けており、これによ
り優れた耐ノイズ性が得られる。

【００３９】図１０は、図１の実施例におけるデータセ
ンス回路１０５を変形した実施例を示す。この実施例で
は、一つのデータセンス回路１０５は、一つのセンスア
ンプ９１と、その出力に入力が共通接続されて時分割動
作する二つのクロック同期式のデータラッチ９２ａ，９
２ｂを有する。二つのデータラッチ９２ａ，９２ｂの出
力はセレクタ９３により選択されて出力回路１０６に導
かれる。

【００４０】図１１は、図１０のデータセンス回路１０
５の具体的構成である。センスアンプ９１は、ビット線
ＢＬにつながる電流検出型のプリセンス回路６０とカレ
ントミラー型差動増幅器６１とにより構成されている。
これは、図６に示すセンスアンプのなかの正帰還回路部
を除いたもので、従来より用いられているものと変わら
ない。カレントミラー型差動増幅器６１の出力Ｃ／ＭＯ
ＵＴは、インバータＩ6 を介して次のデータラッチ９２
ａ，９２ｂに供給される。

【００４１】第１系統のデータラッチ９２ａは、クロッ
ク信号ＡＣＫにより制御されるクロックドＣＭＯＳイン
バータ７１、及び逆並列接続された通常のＣＭＯＳイン
バータ７２とクロック信号／ＡＣＫにより制御されるク
ロックドＣＭＯＳインバータ７３とから構成されてい
る。第２系統のデータラッチ９２ｂも同様の構成である
が、第２系統のクロックドＣＭＯＳインバータ７１，７
３は、第１系統のクロック信号ＡＣＫ，／ＡＣＫとはそ
れぞれ１８０°位相の異なるクロック信号ＢＣＫ，／Ｂ
ＣＫにより制御される。セレクタ９３は、それぞれクロ
ック信号Ｂ，Ａにより制御されて、２系統のデータラッ
チ９２ａ，９２ｂのラッチデータを選択して取り出すク
ロックドＣＭＯＳインバータ７４，７５により構成され
ている。

【００４２】これらの２系統のデータラッチ９２ａ，９
２ｂ及びセレクタ９３の構成原理は、先の図４に示した
アドレスラッチと同じである。これらに用いるクロック
信号Ａ，ＡＣＫ，Ｂ，ＢＣＫ及びこれらの反転信号も、
図５に示すクロック生成回路１０７により得られるもの
である。

【００４３】この実施例のデータセンス回路の動作を図
１２を用いて説明する。サイクルのデータ“１”が入
ると、プリセンス回路６０に電流が流れてノードＳＥＮ
はＬレベルに引かれる。これにより差動増幅器６１の出
力ノードＣ／ＭＯＵＴはＨレベルになる。そして、クロ
ック信号ＡＣＫがＨレベルになると、第１系統のデータ
ラッチ９２ａのクロックドインバータ７１がオンになっ
て読み出されたデータがノードＡＯＵＴに転送され、次
のサイクルに入ってクロック信号／ＡＣＫがＨになる
ことにより、そのデータがラッチされる。そしてこのラ
ッチデータは、クロック信号ＢがＨになることによりク
ロックドインバータ７４を介して出力される。以上のデ
ータラッチと出力の間に、センスアンプ６１はサイクル
のデータ読み取りを行う。

【００４４】サイクルでセンスアンプ６１により読み
取られたデータは、クロック信号ＢＣＫがＨレベルにな
って、第２系統のデータラッチ９２ｂのノードＢＯＵＴ
に転送され、次のサイクルに入ってクロック信号／Ｂ
ＣＫがＨになることによりラッチされる。このラッチデ
ータは、クロック信号ＡがＨになることによりクロック
ドインバータ７５を介して出力される。以下同様に、セ
ンスアンプ６１で読み取られるデータは交互にデータラ
ッチ９２ａ，９２ｂに取り込まれ、データをラッチして
出力する間に次のデータをセンスするという動作が繰り
返される。

【００４５】従ってこの実施例によっても、データセン
ス動作と、データラッチ及び出力の動作が一部オーバー
ラップした状態で繰り返されることになるため、高速読
出しが可能である。また、センスアンプ自体には先の実
施例のようなラッチ機能はないが、センスアンプ出力が
確定した直後にデータラッチを行うことにより、誤動作
は確実に防止することができる。

【００４６】なお実施例では、アドレスバッファが２系
統のアドレスラッチを持つ場合を説明したが、３系統以
上のアドレスラッチを持つようにアドレスバッファを構
成することができる。データセンス回路についても同様
であり、３系統以上のセンスアンプを設けるか、あるい
は一つのセンスアンプに対して３系統以上のデータラッ
チを設けることもできる。また実施例ではマスクＲＯＭ
について説明したが、その他のＲＯＭにも同様にこの発
明を適用することができる。

【００４７】

【発明の効果】以上述べたようにこの発明によると、デ
ータセンス回路が例えば、時分割動作する２系統のクロ
ック同期式センスアンプを用いて構成されるから、一方
のセンスアンプがデータ出力を行っている間に他方のセ
ンスアンプが次のサイクルのデータ読出しを行うことが
でき、半導体記憶装置の高速性能が実現できる。またメ
インセンス回路はデータラッチ機能を有するため、耐ノ
イズ性が高いものとなる。またこの発明によると、一つ
のセンスアンプに対して例えば時分割動作する２系統の
クロック同期式データラッチを接続してデータセンス回
路を構成する事により、やはりデータラッチがデータを
保持して出力している間に次のサイクルのデータ読出し
を行うことができ、高速化と耐ノイズ性向上が図られ
る。

【図面の簡単な説明】

【図１】 この発明の一実施例によるマスクＲＯＭのブ
ロック構成を示す。

【図２】 同実施例のメモリアレイ構成例を示す。

【図３】 同実施例のデータ読出し概略動作を示す。

【図４】 同実施例のアドレスバッファの構成例を示
す。

【図５】 同実施例のクロック生成回路の構成例を示
す。

【図６】 同実施例のデータセンス回路の構成例を示
す。

【図７】 図４のアドレスバッファの動作波形を示す。

【図８】 図４のアドレスバッファのグランドバウンス
を考慮した動作波形を示す。

【図９】 図６のデータセンス回路の動作波形を示す。

【図１０】 他の実施例のデータセンス回路の構成を示
す。

【図１１】 図１０のデータセンス回路の具体構成例を
示す。

【図１２】 図１１のデータセンス回路の動作波形を示
す。

【図１３】 従来のマスクＲＯＭの構成を示す。

【図１４】 図１３のマスクＲＯＭのデータ遅延の様子
を示す。

【図１５】 従来のアドレスラッチの構成例を示す。

【図１６】 図１５のアドレスラッチのグランドバウン
スを考慮した動作波形を示す。

【図１７】 従来のノイズ発生の原理を説明する図であ
る。

【符号の説明】

１０１…メモリアレイ、１０２…ロウデコーダ、１０３
…カラムデコーダ、１０４…アドレスバッファ、１１１
ａ，１１１ｂ…アドレスラッチ、１１２…セレクタ、１
０５…データセンス回路、１１３ａ，１１３ｂ…センス
アンプ、１１４…セレクタ、６０ａ，６０ｂ…プリセン
ス回路、６１ａ，６１ｂ…カレントミラー型差動増幅
器、６２ａ，６２ｂ…正帰還回路、６４ａ，６４ｂ…メ
インセンス回路、１０６…出力回路、１０７…クロック
生成回路。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 データが記憶されるメモリアレイ、この
   メモリアレイのデータを選択するアドレスを取り込むア
   ドレスバッファ、及び前記メモリアレイの選択ビット線
   のデータを読み出すデータセンス回路を有する半導体記
   憶装置において、 前記データセンス回路は、前記選択ビット線に入力端子
   が共通接続されて時分割動作する複数系統のクロック同
   期式センスアンプと、これらのセンスアンプの保持デー
   タを選択的に出力するセレクタとを有し、 各クロック同期式センスアンプは、同期クロックにより
   制御されて選択ビット線に選択的に接続されるプリセン
   ス回路と、このプリセンス回路の出力を同期クロックに
   より制御されて取り込んでラッチするメインセンス回路
   とを有することを特徴とする半導体記憶装置。
2. 【請求項２】 前記メインセンス回路は、前記プリセン
   ス回路の出力電圧を増幅する差動増幅器と、この差動増
   幅器出力を同期クロックにより制御されて正帰還して保
   持する正帰還回路とを有することを特徴とする請求項１
   記載の半導体記憶装置。
3. 【請求項３】 データが記憶されるメモリアレイ、この
   メモリアレイのデータを選択するアドレスを取り込むア
   ドレスバッファ、及び前記メモリアレイの選択ビット線
   のデータを読み出すデータセンス回路を有する半導体記
   憶装置において、 前記データセンス回路は、前記選択ビット線に入力端子
   が接続されるセンスアンプと、このセンスアンプ出力に
   入力端子が共通接続されて同期クロックにより制御され
   て時分割でデータ取り込みを行う複数系統のデータラッ
   チ回路と、これらのデータラッチ回路の保持データを選
   択的に出力するセレクタとを有することを特徴とする半
   導体記憶装置。