JPH08147972A - 同期式メモリ装置 - Google Patents

Abstract

(57)【要約】 【目的】従来の同期式メモリ装置よりサイクル時間を短
縮したメモリ装置を提供する。 【構成】ビット線のセンスアンプに設けた出力ラッチに
より、クロック入力から出力ラッチにデータをラッチす
るまでの時間が短縮した。複数存在するビット線のセン
スアンプにラッチを設けるためには複数のラッチのデー
タをセレクタで選択する手続きが必要だが、センスアン
プ選択信号のためのラッチを設けることで、正しく動作
させた。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はメモリ装置に係り、特に
同期をとってデータの読みだし・書き込みを行うメモリ
装置に関する。

【０００２】

【従来の技術】従来のメモリ装置には、データを出力し
てから次のデータを出力するまでの時間であるサイクル
時間が短くすることができないという欠点があった。

【０００３】これを解決するために、アドレス信号を指
定するタイミング信号とは別のタイミング信号（このメ
モリ装置の外部から与えられるクロック信号）に同期し
てデータの入出力動作を行う同期式メモリ装置が知られ
ている。

【０００４】図２に従来の２つのラッチを有する同期式
メモリ装置の典型的な構成例を示す。これによると、ア
ドレスデータをデコーダの前でラッチし、デコードされ
たアドレスデータによってメモリセルより読み出された
複数のデータの中から所定のデータをセレクタで選択
し、この選択されたデータを出力バッファの前でラッチ
する構成である。そして、この２か所のラッチをクロッ
ク信号で制御することで、データの取り込みと出力とを
制御している。

【０００５】図３と図８に、特開昭64−21786 号に示さ
れている３つのラッチを設けた同期式メモリ装置の典型
的な構成を示す。これによると、アドレスデータをデコ
ーダの前でラッチし、デコードされたアドレスデータを
メモリセルアレイの前でラッチし、メモリセルより読み
出された複数のデータの中から所定のデータをセレクタ
で選択し、この選択されたデータを出力バッファの前で
ラッチする構成である。そして、この３か所のラッチを
クロック信号で制御することで、データの取り込みと出
力とを制御している。

【０００６】

【発明が解決しようとする課題】一般に、同期式メモリ
装置のサイクル時間は、アドレス信号やチップ選択信号
のデータを保持する入力ラッチとデータを出力するため
の出力ラッチとの間の最大の遅延時間によって限定され
るので、サイクル時間はこの時間間隔よりも短くするこ
とが出来ない。

【０００７】上述の２つのラッチを有する同期式メモリ
装置では、出力ラッチは出力バッファと対応してその直
前に設けられているので、アドレス信号が入力されてか
らデータが出てくるまでの時間であるアドレスアクセス
時間をどのように短くしても入力ラッチと出力ラッチと
の間の遅延時間を小さくすることはできず、結果として
サイクル時間を短くできないという問題点がある。

【０００８】そこで、入力ラッチと出力ラッチとは別
に、中間ラッチを設けてラッチ間の遅延時間を低減し、
サイクル時間を短くするものが、上述の特開昭64−2178
6 号に示されている。

【０００９】しかし、この３つのラッチを有する同期式
メモリ装置ではサイクル時間は短くなるが、アドレス入
力からデータ出力に至るパスに余分にラッチを挿入して
いるので、アドレスアクセス時間が長くなるという欠点
がある。

【００１０】また、ワード線等の信号数の多い部分にラ
ッチを設けるので、必然的にラッチの個数が多くなりチ
ップの占有面積が大きくなるという問題点がある。

【００１１】本発明の目的は、ラッチを追加することな
くサイクル時間を短くする同期式メモリ装置の提供にあ
る。

【００１２】本発明の他の目的は、アドレスアクセス時
間を短くして、なお、サイクル時間を短くする同期式メ
モリ装置の提供にある。

【００１３】本発明の他の目的は、サイクル時間を短く
するためのラッチ回路によるチップ面積の増加を抑える
同期式メモリ装置の提供にある。

【００１４】

【課題を解決するための手段】本発明では、サイクル時
間を短くするために、メモリセルから出力されるビット
線の信号の出力電位を増幅するためのセンスアンプごと
に出力ラッチを複数設ける。この出力ラッチをセレクタ
と出力バッファとの間に設けるのではなく、メモリセル
アレイとセレクタとの間に設けることを特徴とする。

【００１５】また、アドレスアクセス時間を短くするた
めに、アドレスデコーダからメモリセルアレイまでのア
ドレスアクセス時間を律速するパスにはラッチを設けな
いことを特徴とする。

【００１６】さらに、メモリセルアレイから読み出され
た複数のデータを上記ラッチに保持し、これらラッチの
中から所定のデータをセレクタで選択するために、クロ
ック信号によって、選択すべきラッチまたはデータを指
定する選択信号を保持・出力する選択信号ラッチをアド
レスバッファから出力ラッチまでのパスとは異なるパス
に設けることを特徴とする。

【００１７】

【作用】同期式メモリ装置のサイクル時間はラッチとラ
ッチの間の回路の間のデータの遅延時間で決まるので、
この遅延時間を短くすれば同期式メモリのサイクル時間
が短縮できる。

【００１８】本発明では、メモリセルから出力されるビ
ット線の信号の出力電位を増幅するためのセンスアンプ
ごとに出力ラッチを複数設け、この出力ラッチをメモリ
セルアレイとセレクタとの間に設けるので、入力ラッチ
から出力ラッチまでの遅延時間を短くすることができ
る。従って、サイクル時間の短い同期式メモリ装置が達
成される。

【００１９】また、アドレスデコーダからメモリセルア
レイまでのアドレスアクセス時間を律速するパスにはラ
ッチを設けないので、アドレスアクセス時間の短縮化が
図れ、サイクル時間の短縮化とともに高速な同期式メモ
リ装置を達成できる。

【００２０】さらに、選択信号ラッチをアドレスバッフ
ァから出力ラッチまでのパスとは異なるパスに設けるの
で、選択信号を生成するデコーダの状態、つまり、非選
択に変化しても、選択信号を選択信号ラッチに保持して
いる。従って、出力ラッチのデータ保持時間をデコーダ
の状態に制限されず、サイクル時間が短くても出力ラッ
チからのデータ出力の保持時間を十分に確保出来る。

【００２１】また、本発明ではアドレスデコーダの出力
を保持・出力する中間ラッチを用いないので、チップ面
積の増加が抑えられ、ラッチを設けることによるコスト
上昇，回路の複雑さを抑えた同期式メモリ装置を達成で
きる。

【００２２】

【実施例】従来のメモリ装置にはその応用に対してサイ
クル時間が長いと言う欠点がある。この問題に対する一
般的な解決法として、アドレス信号を指定するのとは別
のクロック信号に同期してデータの入出力動作を行う同
期式メモリ装置が知られている。

【００２３】図２に本発明による同期式メモリの構成と
対比させた場合の、従来の同期式メモリ装置の典型的な
構成例を示す。アドレスバッファに入力されたアドレス
信号をアドレスデコーダがメモリセルを実際に指定する
デコーダ出力に変換し、これによって選ばれたメモリセ
ルのデータがセンスアンプによって読み出される。デコ
ーダ出力はまたセンスアンプの内のどのセンスアンプを
選択するかをも指定する。指定されたセンスアンプのデ
ータが出力バッファを通してメモリ装置の外部に出力さ
れる。同期式メモリ装置はアドレス信号入力以外にＬＳ
Ｉの外部からクロック信号を入力し、このクロック信号
に同期してアドレス信号，チップ選択信号，書き込み信
号及び、データ入力信号等を入力し、データ出力信号を
出力する。

【００２４】サイクル時間とはメモリ装置からあるデー
タが出力されてから、次のデータが出力されるまでの周
期の時間を指す。すなわち、これが短いほど単位時間当
りにメモリ装置から出力されるデータ量が増加する。一
般に同期式メモリ装置のサイクル時間は、アドレス信号
やチップ選択信号のデータを保持する入力ラッチとデー
タを出力するための出力ラッチの間の最大の遅延時間に
よって限定される。すなわち、サイクル時間はこの時間
間隔よりも短くすることが出来ない。

【００２５】従来の同期式メモリ装置においては、図２
に示すように出力ラッチは出力バッファと対応してその
直前に設けられている。このため、入力ラッチ及び出力
ラッチの間の遅延時間が大きく、アドレスアクセス時間
に比較してサイクル時間があまり短く出来ないという問
題点がある。

【００２６】そこで、デコーダ出力に入力ラッチ，出力
ラッチとは別の中間ラッチを設けてラッチ間の遅延時間
を低減し、サイクル時間を短くする方式がある。この構
成を図３に示す。この方法の例が特開昭64−21786 号に
示されている。しかし、この方式ではサイクル時間は短
くなるが、アドレス入力からデータ出力に至るパスに余
分にラッチを挿入することが必要であり、アドレスアク
セス時間すなわち、アドレス信号が入力されてからデー
タが出てくるまでの時間が長くなるという欠点がある。
また、ワード線等の非常に信号数の多い部分にラッチを
設けることになるため、必然的にラッチの個数が多くな
りチップの占有面積が大きくなるという問題点がある。

【００２７】本発明の構成と従来例（特開昭64−21786
号）の構成を、図８及び図９を用いて説明する。これら
の図はメモリＬＳＩへのアドレス信号の入力からデータ
出力までのＬＳＩ内部のデータの流れるパスを示す。

【００２８】図８は従来方式によるメモリＬＳＩの内部
ブロック間のデータの流れを示す図である。特開昭64−
21786 号の図にはセレクタ回路の記述はないが、出力ラ
ッチは出力バッファの直前に設けることが前提とされて
おり、従ってセレクタ機能がある場合にはそれは図８に
示す様に出力バッファの直前に位置する。内部情報を保
持するためのラッチ回路はアドレス入力バッファの信号
出力部，デコーダの信号出力部、及びセンスアンプ信号
出力部にそれぞれ設けられる。ＳＲＡＭの動作可能最小
サイクル時間はラッチ回路の間の遅延時間で決まるた
め、アドレスがアドレス入力バッファに入力されてから
データが出力バッファから出力されるまでの遅延時間よ
りも短いサイクル時間を実現することが可能である。

【００２９】しかしこの方式では信号数が非常に多いデ
コーダの出力部にラッチを設けるために非常に多くの個
数のラッチ回路が必要になる。このためメモリ規模が大
きい場合には高速サイクルの実現が困難になる。すなわ
ち、メモリレイアウト面積の増大が配線長の増大につな
がりひいてはその配線を伝達する信号の遅延時間の増加
を招き、結果的に高速なサイクル時間が実現不可能とな
る。

【００３０】図９は図８と対比させた本発明のブロック
構成図である。すなわちその構成は入力バッファに入力
されるアドレス信号をアドレスラッチによりラッチし、
このデータに対応したメモリセルのデータをセンスアン
プにより読み出しこのデータを出力ラッチにラッチす
る。セレクタはラッチから１つを選択し、そのデータを
出力する。従来は出力バッファの直前に設けていた出力
ラッチを、パスのより前段であるセレクタの前段に設
け、出力ラッチを選択する点に本発明の特徴がある。

【００３１】図８の構成においてデコーダ出力部に設け
たラッチを削除すると、アドレスラッチと出力ラッチ間
の信号の伝播遅延時間が遅くなり、サイクル時間が長く
なる。これを抑えるために本発明では出力ラッチをデー
タパスの中でより前段すなわちセレクタの前段に移動さ
せ、アドレスラッチから出力ラッチまでの遅延時間を実
効的に短縮し、サイクル時間を短くする。

【００３２】従って本発明によれば、信号数の非常に多
いデコーダの出力部等にラッチを設ける必要がないため
従来例に比べて少ないレイアウト面積で、従って短いサ
イクル時間のＬＳＩを実現することが可能である。

【００３３】図１０は図９にセレクタを選択する手段の
例を付加して記述したブロック構成図である。セレクタ
が選択するラッチを決める選択信号は図のようにデコー
ダ信号をラッチで保持して用いる。これにより、セレク
タに入力するラッチから出力されるメモリセルデータが
有効な期間はラッチの選択信号が有効となり、正常動作
が保証され、本発明の目的が達せられる。

【００３４】図１を用いて本発明の実施例を説明する。
この図は説明を判りやすくするために１bit 出力の場合
を示すが、多bit 出力の場合もこれに並列する回路を増
やすことで実施できる。

【００３５】図１は本発明によるメモリ装置の一例を示
す。メモリ装置内にはメモリセルアレーが含まれる。メ
モリセルアレーは複数の行及び複数の列を含み、１つの
行と１つの列の交点が１つのメモリセルに対応する。同
一の列にあるメモリセルはビット線と呼ぶデータバスを
共有している。これをＹアドレスが同一であると言う。
同一の行にあるメモリセルはＸアドレスが同一であると
言う。最も単純な場合は、ＸアドレスとＹアドレスを指
定した場合、その交点のメモリセルが指示される。メモ
リセルアレーの内部が複数のブロックに分割して構成さ
れる場合もある。例えば、同一のＹアドレスに対して４
組のビット線が対応する場合がある。この時、Ｘアドレ
スと，Ｙアドレスを与えると、その交点が４つ出来るた
め、４ビットの情報がメモリセルから出力されることに
なる。図１のブロック図はこのような場合を想定してい
る。

【００３６】これらメモリセルの中のただ１つを指示す
るためには従って、Ｘアドレス (ＸAddress)，Ｙアドレ
ス(ＹAddress)、及びセレクタアドレス(Selector Addre
ss)の３種のアドレスをメモリ装置外部から入力する。
セレクタアドレスと言う呼び名の他、Ｚアドレスと呼ば
れることもある。セレクタアドレスは、上記の例えば４
ビットの情報の中から選択されている１つを指定するの
に用いる。メモリセルアドレスの他にメモリ装置の外部
から入力されるのは、チップ選択信号 (ＣＳ），書き込
みイネーブル信号 (ＷＥ) ，書き込みデータ信号(Din)
、及びクロック信号 (ＣＬＫ) がある。チップ選択信
号と，書き込みイネーブル信号合わせて、制御信号と呼
ぶこともある。メモリ装置外部に出力されるのはメモリ
セルの読み出しデータ出力信号 (Dout) である。

【００３７】メモリ装置の構成要素は以下に記す回路ブ
ロックに分けられる。各回路ブロックは図１中で枠で囲
んで示す。他の回路ブロック図についても同様である。
外部のアドレス信号をメモリ装置内部で処理するため電
圧レベル等の変換をするアドレス信号入力バッファ回
路，アドレスバッファのアドレス信号を保持するための
ラッチ回路がある。また、ＣＳ信号，ＷＥ信号，Din 信
号等についてもそれぞれ入力バッファとこれに付随する
入力ラッチ回路がそれぞれ設けてある。また、これら入
力ラッチ回路の動作の基準となるクロック信号 (ＣＬ
Ｋ) 入力バッファ、及びこのクロックバッファの出力か
らメモリ装置内部で用いる種々のクロック信号を発生す
る、クロック発生回路がある。

【００３８】その他の構成回路には、アドレスバッファ
の出力信号をデコードするアドレスデコーダ回路，メモ
リセル出力信号を増幅するセンスアンプ回路，センスア
ンプ回路のデータを保持する出力ラッチ回路，複数のセ
ンスアンプと出力ラッチの内から出力すべき１つを選択
するためのセレクタ回路、及びそのデータをメモリ装置
外部へ出力するための出力バッファ回路がある。図１で
はセンスアンプ回路と出力ラッチ回路は１つのブロック
で表す。ラッチ回路はこのブロック中で、センスアンプ
の前段に設けられる場合とセンスアンプの後段に設けら
れる場合がある。なお、センスアンプより後段のセレク
タ回路ブロックの前段あるいは後段においてもメモリセ
ル信号の増幅を行う場合があり、その場合これをメイン
センス回路と呼ぶ場合もある。

【００３９】センスアンプ選択信号ラッチ回路はセンス
アンプの選択信号が無効になっても次のクロック信号ま
ではセンスアンプ及びラッチ回路を選択し続ける。

【００４０】図４にこの回路の動作タイミングを示す。
この図の横方向は右に進むに従い時間の経過を示し、各
行はそれぞれに示した節点 (ノード) の電位変化を表
す。図４の例ではアドレス等の入力信号はクロック信号
ＣＬＫの立ち上りのエッジでメモリ装置内部に取り込ま
れる。この他に、ＣＬＫ信号の立ち下がりのエッジでメ
モリ装置内に取り込む場合もある。入力バッファを通し
て取り込まれたアドレス信号は、アドレスラッチに入力
する。アドレス信号がメモリ装置にとって有効なのはセ
ットアップ，ホールド特性により規定されるＣＬＫ信号
の立ち上がりエッジの付近である。この範囲以外のアド
レス入力はメモリ装置の内部の動作とは無関係になる。
入力ラッチは取り込んだアドレス情報を次のクロック信
号の立上り時刻まで保持する機能を持つ。図４において
入力ラッチ出力が、ＣＬＫの次の立ち上がりまで有効に
なる。これは、Ｘアドレスラッチ，Ｙアドレスラッチ，
セレクタアドレスラッチ，書き込みデータラッチ，制御
信号入力ラッチの全てについて同様である。入力アドレ
スラッチの出力がそれぞれのデコーダ回路に入力され
る。デコーダ回路は入力された２進数表示のアドレスを
デコードしてメモリセルをアクセスする信号に変換し、
メモリセルアレーに伝達する。デコーダ回路が動作し始
めるのが可能となるのは、入力ラッチからデータが出力
されてからである。

【００４１】メモリ装置を用いる場合、アドレスの種類
(Ｘ，Ｙ，セレクタ) によりＡＣ特性仕様の区別がない
場合がほとんどであり、従ってこれら入力ラッチを全て
同じクロック信号にＣＬＫによって駆動することが必要
である。

【００４２】図１の例ではメモリセルアレーに入力する
Ｘデコーダ出力と、Ｙデコーダ出力は上で述べたように
メモリセルアレーの中の４つのメモリセルと同時にアク
セスする。この数は説明の簡略化のために４としたが、
一般にはもっと大きく、例えば２５６から１０２４程度
の場合もある。４つのメモリセルから４組のビット線に
出力された４つのメモリセルデータは次のブロックであ
るセンスアンプ及び出力ラッチの回路ブロックに入力さ
れる。センスアンプ及び出力ラッチの回路ブロックはク
ロック信号の立ち上がり時刻に入力されているビット線
信号をラッチしこれを出力し、次のクロック信号の立上
り時刻までこれをラッチ出力に保持する。従って最終的
なデータが確定するのは、アドレスを入力したクロック
の次のクロック入力から相対的に規定される。また、出
力データを保持するのはその次のクロックの立上り時刻
まで、つまりこのクロックからやはり相対的に決まる時
刻まで、すなわち図４でデータ保持時間と示した時間は
出力データが保持される。以下、説明のために入力デー
タを取り込むクロックの立ち上がり時刻を１番目のクロ
ックとしそれ以降のクロックの立上り時刻を順次２番目
のクロック，３番目のクロックと呼ぶ。センスアンプ及
び出力ラッチ回路ブロックは上記の説明から判る様に、
２番目のクロックから３番目のクロックまで、同じ回路
ブロックが保持されている必要がある。出力ラッチが正
しいデータを保持していたとしても、データを出力する
出力ラッチ自体が変更されては正しいデータが出ないた
めである。セレクタアドレスのデコーダは他のアドレス
デコードと同様に、１番目のクロックから相対的に決ま
る時刻から、２番目のクロックから相対的に決まる時刻
まで保持されるのみである。この信号を２番目のクロッ
クでラッチし３番目のクロックまで保持するのが図１に
示したセンスアンプ選択ラッチのブロックである。この
ブロックの出力は３番目のクロックまで保持されるた
め、出力ラッチの出力も正しく３番目のクロックまで保
持される。

【００４３】クロック信号のエッジでアドレス等の入力
を取り込み、次のクロック信号までその出力を保持する
ラッチをレジスタと呼びＲと表すと、本実施例では出力
ラッチもやはりレジスタタイプである。このため、本実
施例の様な同期式メモリ装置をＲ／Ｒタイプと呼ぶこと
がある。ラッチにはレジスタの他、Ｌと表されるラッチ
もあり、これを用いたＲ／Ｌタイプの場合については後
に述べる。

【００４４】書き込みデータ信号は１番目のクロックで
対応する入力ラッチされ、２番目のクロックまでにメモ
リセルアレーの中のメモリセルへの書き込みが終了す
る。すなわち、ＸアドレスとＹアドレスとが有効な期間
中にメモリセルへの書き込みを行う必要があるためであ
る。

【００４５】制御信号も１番目のクロックで対応する入
力ラッチにラッチされ、２番目のクロックから相対的に
決まる時刻まで保持される。１番目のクロックから始ま
るサイクルの動作がデータの読み出しかあるいは書き込
みかがこの信号により指示され、このサイクルのセンス
アンプと書き込み回路の動作を決める。

【００４６】この実現例におけるサイクル時間は、１番
目のクロック入力の時刻すなわちアドレスが入力ラッチ
から出力されてから、出力ラッチにメモリセルデータが
ラッチされるのに必要な時間で決まる。本実施例では出
力ラッチがビット線のセンスアンプに備えられているた
め、従来技術のように出力バッファの近傍に出力ラッチ
を設けた例に比べてこの遅延時間が短くなり、図２の従
来例に比べてサイクル時間が短くなる。

【００４７】本実施例では、メモリ装置中の数が多いた
めその部分にラッチを設けた場合その面積の大きさのた
めに現実的でない、例えばＸデコーダの最終段であるワ
ード線等にはラッチを設ける必要がないため、メモリ装
置のレイアウトの占有面積は従来の非同期型メモリと同
程度に押さえることができる。

【００４８】一般に、Ｘデコーダを通りワード線に至る
データパスはメモリ装置のアクセス時間を律速するが、
本実施例ではこのパスの中に図３に示した従来技術のよ
うに余分にラッチを設ける必要がないため、アクセス時
間の増加は最低限に押さえられる。

【００４９】図５に、図１のメモリ構成の他の動作タイ
ミングの例を示す。この図のタイミングの場合、出力ラ
ッチは図４の様にレジスタタイプすなわち、クロック信
号の立ち上がりのエッジでアドレス等の入力時刻が規定
されるのではない。このラッチはクロック信号がLow の
場合はラッチの出力が保持され、クロック信号がHighの
場合にはラッチの入力信号がそのまま出力する動作とな
る。すなわち、Ｒタイプがクロック信号のある立ち上が
りエッジから次の立ち上がりエッジまで出力を保持した
のに対し、Ｌタイプでは出力はクロック信号がHighの時
のみ保持される。ただしクロック信号がLow の間に入力
が変化すると出力もそのまま変化するため、この場合の
ラッチ入力から出力までの遅延時間はＲタイプより短く
なる。これを上記のＲタイプと区別してＬタイプと呼ぶ
と、図５のタイミングは出力ラッチがＬタイプである場
合の例である。

【００５０】図５のタイミングが図４の場合と異なるの
は、出力ラッチの出力が図４の例では２番目のクロック
の立ち上がり時刻から相対的に規定されるのに対し、図
５のタイプではメモリ装置内部のデコーダ出力すなわ
ち、１番目のクロックから相対的に規定されることであ
る。図５の例では１番目のクロックから、データが出力
されるまでをクロック信号を基準としたアクセス時間と
言う意味でクロックアクセス時間となる。

【００５１】この場合センスアンプ選択ラッチの出力も
同様に図５に示す様にＬタイプとする必要がある。出力
ラッチがＬタイプでクロック信号がLow の場合はラッチ
出力はその入力に依存して変化する。

【００５２】図５の構成を取るメモリ装置をＲ／Ｌタイ
プと言う場合がある。この利点は、Ｒ／Ｒタイプに比べ
てメモリ装置に対してアドレスを入力してからデータの
出力が得られるまでの時間（クロックアクセス時間）の
絶対値がＲ／Ｒタイプよりも小さい点にある。

【００５３】図６に図１で示したセンスアンプとそれに
設けられた出力ラッチ回路及び、センスアンプ選択信号
ラッチ回路の実現例を示す。この回路はBiCMOSテクノロ
ジすなわち、バイポーラトランジスタとＭＯＳトランジ
スタを共に用いた回路の例である。センスアンプに設け
る出力バッファとは図６に示すように初段のバイポーラ
差動アンプにラッチを設ける場合と、また初段の以前の
段階すなわち信号の増幅する以前にラッチ回路を設ける
場合も含む。

【００５４】ビット線から入力されるメモリセルデータ
は、まずバイポーラトランジスタＱ１，Ｑ２の差動対か
らなるアンプ回路に入力される。Ｑ１，Ｑ２の差動対は
バイポーラトランジスタＱ３，Ｑ４からなるラッチ回路
と相補的に動作するため、この回路はビット線のデータ
ががそのまま出力されるか、あるいは入力端子に関係な
くラッチされているデータを出力しているかの２つの状
態のいずれかの状態にいる。ただし、このセンスアンプ
・ラッチ回路が選択されていない場合すなわち保持時間
の延長されたセンスアンプ選択信号がLow の場合はＭＯ
ＳトランジスタＭＰ１及びＭＮ２がＯＦＦし、相補出力
のデータ出力端子はともに電位が低下する。従って、こ
れと同様なセンスアンプ回路の出力同士を接続してワイ
アードオア論理の構成が可能な出力となっている。

【００５５】ＭＯＳトランジスタＭＰ２，ＭＰ３，ＭＰ
４，ＭＰ５，ＭＮ７，ＭＮ８，MN9,ＭＮ１０、及びイン
バータＩＮＶ３，ＩＮＶ４はセンスアンプ選択信号のラ
ッチ回路を形成する。すなわち、ＣＬＫパルスノードに
正のパルスが与えられた時点でのセンスアンプ選択信号
がその出力端子に保持され、これは次にＣＬＫパルスノ
ードが変化するまでラッチされ続ける。ＩＮＶ３，ＭＰ
２，ＭＮ９，ＭＰ３，ＭＮ１０により、ＭＰ４とＭＮ７
からなるインバータとＭＰ５とＭＮ８からなるインバー
タのいずれか１つのみが常にＯＮする。ＭＮ４，ＭＮ７
のインバータが動作する場合は入力信号がそのまま出力
され、ＭＰ５，ＭＮ８のインバータが動作する場合は入
力信号に関係なくこのインバータと、ＩＮＶ４によって
ラッチされたデータが出力される。ＣＬＫパルスのノー
ドがLow の時はラッチはスルー状態すなわち入力と出力
が導通した状態にあり、ＣＬＫパルスのノードがHight
の時はラッチはラッチ状態すなわち入力端子の状態に関
係なくラッチされているデータを出力する。

【００５６】パルス発生回路のブロックは、メモリ装置
内に分配されたＣＬＫクロック信号からセンスアンプラ
ッチで用いるＣＬＫパルス信号を発生するための回路の
一例を示している。ＰＬＬ回路により発生したパルスを
用いて、ＣＬＫパルス自体をメモリ装置内に分配する場
合には本回路の機能は必要がない。この回路はインバー
タ回路ＩＮＶ５からＩＮＶ１０とＮＡＮＤ回路ＮＡＮＤ
１からＮＡＮＤ３までから構成される。ＣＬＫがLow 状
態あるいはHigh状態に固定されている場合は、ＣＬＫパ
ルスノードはLow となり、センスアンプ選択信号ラッチ
の出力にはラッチされているデータが出力される。ＣＬ
ＫがLow からHight へ遷移する場合は、ＣＬＫノードに
正のパルスが発生し、この期間はセンスアンプラッチ及
びセンスアンプ選択信号ラッチがスルー状態となる。

【００５７】図７を用いて本発明のメモリ装置の書き込
み動作の例を説明する。書き込み動作を行うサイクルに
はその始めのクロックの時刻に書き込むアドレスをセッ
トし、ＷＥ入力信号をLow とし、書き込みデータをセッ
トする。読み出し時と同様にアドレス信号はラッチによ
って２番目のクロックまで保持される。ＷＥ入力信号も
同様に２番目のクロック信号まで保持される。また、書
き込みデータも同様に入力ラッチに保持される。ＷＥの
信号により、書き込み回路が動作し、入力された書き込
みデータをアドレスで指定されたアドレスのメモリセル
に書き込む。この時、セレクタアドレスの情報も書き込
み回路に供給され、選択されているメモリセルのみに対
して書き込み動作を行う。書き込まれたメモリセルのビ
ット線のタイミングを図７に示す。書き込まれたデータ
は図７に示したように、通常の読み出しパスを通って読
み出し動作の場合と同様にメモリシステム外部に出力し
てもよい。その場合のタイミングを図７に示す。

【００５８】図に本発明を適用したメモリ装置の例を示
す。

【００５９】出力ラッチの出力にはセンスアンプ回路が
接続されており、出力ラッチのデータはこのセンスアン
プ回路を通して出力バッファに出力される。

【００６０】出力バッファの出力にデータを出力すべき
時刻は出力ラッチ回路に入力されるクロック信号の時刻
を基準として決まる。外部からのクロック信号から出力
バッファからデータが出力されるまでの時間をクロック
アクセス時間と言う。

【００６１】クロックアクセス時間を短縮するには、ク
ロック信号入力からデータ出力までの回路段数を少なく
すればよい。本発明を用いない、すなわち図のバイパス
信号経路のない場合は、センスアンプ・ラッチ回路に入
力されたクロック信号によってその出力が有効になり、
その後センスアンプにより処理されたデータは出力バッ
ファを通って出力される。この場合よりもクロックアク
セス時間を短くするには、図のようにセンスアンプ・ラ
ッチの入力からラッチ，センスアンプをバイパスして入
力信号を出力バッファに伝える信号経路を設ければ良
い。

【００６２】バイパス信号経路回路に入力されたクロッ
ク信号の時刻を基準としてデータが出力される。すなわ
ちクロック信号が入力すると、まずバイパス信号回路を
通して、センスアンプの入力データが出力バッファに入
力される。その後センスアンプ回路の出力が変化してか
ら、信号経路をバイパスから通常パスに戻す。これによ
り、擬似的にクロックアクセスが高速になったように見
せる。図のセンスアンプ回路に入力する制御信号はこの
バイパス経路からラッチを含む経路にパスを切り替える
制御をする。

【００６３】以上から、本実施例によればバイパス信号
経路を設けない場合に比べてクロック信号からデータ出
力までの論理段数が減少するため、クロック信号からデ
ータ出力までのクロックアクセス時間がより短縮できる
という利点がある。

【００６４】

【発明の効果】本発明によれば、従来のメモリ装置より
も大幅にサイクル時間の短いメモリ装置を実現すること
が可能となる。

【図面の簡単な説明】

【図１】本発明による同期式メモリ装置の構成例。

【図２】従来技術による同期式メモリ装置の構成例。

【図３】従来技術による同期式メモリ装置の他の構成
例。

【図４】本発明による同期式メモリ装置の動作タイミン
グ例。

【図５】本発明による同期式メモリ装置の動作タイミン
グの他の例。

【図６】本発明による同期式メモリ装置のセンスアンプ
と出力ラッチの構成例。

【図７】本発明による同期式メモリ装置の書込時の動作
タイミングの例。

【図８】従来例を示す図。

【図９】本発明のブロック図。

【図１０】本発明のブロック図。

【図１１】本発明のクロックアクセスを短縮するブロッ
ク図。

【符号の説明】

ＭＰ…ＰＭＯＳトランジスタ、ＭＮ…ＮＭＯＳトランジ
スタ、Ｑ…バイポーラトランジスタ、Ｒ…抵抗素子、Ｉ
ＮＶ…インバータ論理回路、ＮＡＮＤ…NAND論理回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 行武 正剛 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内

Claims (3)

【特許請求の範囲】
1. 【請求項１】アドレスデータを入力するための入力バッ
   ファと、 上記入力バッファに保持された上記アドレスデータをク
   ロック信号によって、取り込み，出力する入力ラッチ
   と、 上記入力ラッチからのアドレスデータをデコードするデ
   コーダと、 上記デコーダのデコードに基づいて、所定の複数のメモ
   リセルに保持されているデータをビット線を介して出力
   するメモリセルを複数有してなるメモリセルアレイと、 出力された所定の複数のビット線からのデータの信号を
   増幅するセンスアンプと、 上記センスアンプからのデータを上記クロック信号によ
   って、取り込み，出力する出力ラッチと、 上記出力ラッチに保持されている複数のデータから１つ
   のデータを選択するセレクタと、 上記セレクタによって選択されたデータを保持し、出力
   する出力バッファとを有することを特徴とする同期式メ
   モリ装置。
2. 【請求項２】アドレスデータを入力するための入力バッ
   ファと、 上記入力バッファに保持された上記アドレスデータをク
   ロック信号によって、取り込み，出力する入力ラッチ
   と、 上記入力ラッチからのアドレスデータをデコードするデ
   コーダと、 上記デコーダのデコードに基づいて、所定の複数のメモ
   リセルに保持されているデータをビット線を介して出力
   するメモリセルを複数有してなるメモリセルアレイと、 出力された所定の複数のビット線からのデータの信号を
   増幅するセンスアンプと、 上記デコーダのデコードに基づいて、上記メモリセルア
   レイから取り出した複数のデータから１つのデータを選
   択するための選択情報を上記クロック信号に基づいて保
   持・出力する選択情報ラッチと、 上記センスアンプからのデータを上記クロック信号によ
   って、取り込み，出力する出力ラッチと、 上記選択情報ラッチからの選択情報に基づいて、上記出
   力ラッチの複数のデータから１つのデータを選択するセ
   レクタと、 上記セレクタによって選択されたデータを保持し、出力
   する出力バッファとを有することを特徴とする同期式メ
   モリ装置。
3. 【請求項３】データを保持するメモリセルアレイのＸア
   ドレスが入力されるＸアドレス入力バッファと、 上記メモリセルアレイのＹアドレスが入力されるＹアド
   レス入力バッファと、 上記Ｘアドレスと上記Ｙアドレスで指定される複数デー
   タの中から１つのデータを指定するセレクタアドレスが
   入力されるセレクタアドレス入力バファと、 上記Ｘアドレス入力バファからのＸアドレスをクロック
   信号によって取り込み・出力するＸアドレス入力ラッチ
   と、 上記Ｙアドレス入力バファからのＹアドレスをクロック
   信号によって取り込み・出力するＹアドレス入力ラッチ
   と、 上記セレクタアドレス入力バファからのセレクタアドレ
   スをクロック信号によって取り込み・出力するセレクタ
   アドレス入力ラッチと、 上記Ｘアドレス入力ラッチからのＸアドレスをデコード
   するＸアドレスデコーダと、 上記Ｙアドレス入力ラッチからのＹアドレスをデコード
   するＹアドレスデコーダと、 上記セレクタアドレス入力ラッチからのセレクタアドレ
   スをデコードするセレクタアドレスデコーダと、 上記ＸアドレスデコーダによるＸアドレスのデコードと
   上記ＹアドレスデコーダによるＹアドレスのデコードに
   よって指定される位置からビット線を介して複数のデー
   タを読み出したり、書き込むメモリセルアレイと、 上記メモリセルアレイからの複数のデータのそれぞれを
   ビット線ごとに取り出し、それぞれのデータの信号を増
   幅するセンスアンプと、 上記センスアンプからの増幅されたデータの信号を上記
   クロック信号によって、取り込み・出力する出力ラッチ
   と、 セレクタアドレスデコーダのデコードに基づいて、上記
   メモリセルアレイから取り出す複数のデータから１つの
   データを選択するためのセレクタアドレスを上記クロッ
   ク信号に基づいて保持・出力するセレクタアドレスラッ
   チと、 上記セレクタアドレスラッチからのセレクタアドレスに
   基づいて、上記出力ラッチに保持されている複数のデー
   タから１つのデータを選択するセレクタと、 上記セレクタによって選択されたデータを保持し、出力
   する出力バッファとを有することを特徴とする同期式メ
   モリ装置。