KR100253925B1 - 반도체 기억 장치 및 그 제어 방법 - Google Patents

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가네꼬 히사시
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Abstract

버스트시의 고주파수 동작을 향상시킬 수 있는 반도체 기억 장치 및 제어 방법을 제공한다.
버스트 동작 제어 클럭 발생 회로(1)와, 어드레스 버퍼(2, 3, 9 및 10)와, 디코더(4 및 11)와, 레지스터(5~8 및 12~15)와, 버스트 카운터(16)와, 워드 드라이버(17~20)와, 메모리셀 어레이(21, 28, 35 및 42)를 구비하여 구성되고, 어드레스 신호(107, 108)의 입력을 받아서 버스트 카운터(16)에서 출력되는 블럭 선택 신호(113~116)와, 어드레스 신호(105, 106)의 입력을 받아서 레지스터(5~8)에서 출력되는 워드선 선택 신호(109~112)를 입력하여, 워드 드라이버(17~20)에서 출력되는 워드선 구동 신호에 의해 각 메모리셀 어레이의 워드선이 순차 선택되어 연속된 어드레스의 데이타 기입이 행해진다.

Description

반도체 기억 장치 및 그 제어 방법
본 발명은 반도체 기억 장치 및 그 제어 방법에 관한 것으로, 특히 버스트 모드를 갖는 반도체 기억 장치 및 그 제어 방법에 관한 것이다.
최근, CPU의 고속화에 수반하여 억세스 타임이 늦은 DRAM을 사용하는 메인 메모리와 CPU 사이에 고속의 캐시 메모리를 배치함으로써, 시스템의 퍼포먼스기능을 향상시키는 연구가 행해지고 있다. 이와 같이 캐시 메모리를 사용함으로써, 메인 메모리로부터의 데이타의 판독시에 있어서 동일 내용의 데이타를 캐시 메모리에 기입하여 둠으로써 다음 메모리의 동일 번지로부터의 데이타를 판독할 때에는 해당 캐시 메모리의 쪽보다 고속으로 데이타를 판독할 수 있게 되어 시스템의 퍼포먼스 기능을 향상시킬 수 있다.
그러나, 캐시 메모리로서 CPU의 클럭 신호에 동기하는 메모리를 사용하는 경우에는 해당 CPU로부터 캐시 메모리로 번지를 전송할 때 1클럭, 캐시 메모리로부터 CPU로 판독 데이타를 전송할 때 1클럭을 필요로 하여 모두 2클럭이 필요해 진다. 따라서, 예를 들면 연속하여 4번지분의 데이타를 판독하는 경우에는 8클럭을 요하며, 해당 클럭분의 시간을 필요로 하게 된다. CPU에서 데이타를 판독하는 경우에는 연속하여 몇 개의 번지로부터의 데이타를 판독하는 경우가 많기 때문에, 이 CPU의 모드에 대응하는 특별한 캐시의 데이타 판독 방법이 제안되어 있고, 이것은 "버스트 모드"라고 불려지고 있다.
다음에 버스트 모드시에 있어서의 동작에 대하여 설명한다. 먼저, 1클럭째에 있어서는 CPU에서 캐시 메모리에 대하여 데이타의 판독을 개시하는 번지의 전송이 행해진다. 계속하여, 2클럭째에 있어서는 캐시 메모리로부터 CPU에 대하여 선두번지의 데이타가 전송된다. 3클럭째에 있어서는 캐시 메모리가 버스트 모드에 들어있기 때문에 CPU로부터 판독해야 할 번지의 전송을 받는 일없이 캐시 메모리에서 다음 번지의 데이타가 CPU로 전송된다. 4클럭째 및 5클럭째에 있어서도 마찬가지로 하여 차례차례로 번지를 바꾸면서 CPU에 대한 데이타 전송이 행해진다. 이와 같이 함으로써, 연속된 4번지분의 데이타를 판독하는 데에 통상적으로 8클럭분 걸리는 것을 5클럭분으로 끝낼 수 있다. 따라서, 더욱 시스템의 퍼포먼스를 높일 수 있다. 또, 여기에서는 버스트 모드시의 판독 동작에 대하여 설명하였지만, 버스트 동작의 기입 동작에 대해서도 마찬가지로 연속된 몇 개인가의 번지에 대하여 기입을 행할 수 있다.
이하에서는 상기의 버스트 모드를 실현하기 위한 종래 기술에 대하여 설명한다.
도 3은 버스트 모드를 갖는 동기식 SRAM을 형성하는 반도체 기억 장치의 구성을 도시한 블럭도이다. 도 3에 도시된 바와 같이, 본 종래예는 외부로부터의 클럭 신호 (101) 및 버스트 모드 제어 신호(102)를 입력하여 클럭 신호(103) 및 클럭 신호(104)를 출력하는 버스트 동작 제어 클럭 발생 회로(1)와, 외부로부터의 워드선 대응의 어드레스 신호(105 및 106)를 각각 입력하여 해당 어드레스 신호를 내부로 출력하는 어드레스 버퍼(2 및 3)와, 어드레스 버퍼(2 및 3)에서 출력되는 어드레스 신호를 입력하여 디코더(4)와, 클럭 신호(103)에 의해 제어되고 해당 디코드 출력을 각각 입력하여 디코딩하여 출력하는 일시적으로 보유하는 레지스터(5~8)와, 레지스터(5~8)에서 출력되는 어드레스 신호를 입력하고, 클럭 신호(104)를 통하여 카운트하고, 워드선 선택 신호(109~112)를 출력하는 버스트 카운터(49)와, 외부로부터의 디지트선 대응의 어드레스 신호(107 및 108)를 각각 입력하여 해당 어드레스 신호를 내부로 출력하는 어드레스 버퍼(9 및 10)와, 어드레스 버퍼(9 및 10)에서 출력되는 어드레스 신호를 입력하여 디코딩하여 출력하는 디코더(11)와, 클럭 신호(103)에 의해 제어되고 해당 디코드 출력을 각각 입력하여 일시적으로 보유하고 블럭 선택 신호(113~116)를 출력하는 레지스터(12~15)와, 블럭 선택 신호(113~116)의 입력을 받아서 선택되고 워드선 선택 신호(109~112)를 입력하여 각 블럭의 메모리셀 어레이에 대한 워드선 선택 신호를 출력하는 워드 드라이버(17~20)와, W11~W14), 디지트선(D11및 D12), 메모리셀(22~22)을 포함하는 블럭 1의 메모리셀 어레이(21)와, 워드선(W21~W24), 디지트선(D21및 D22), 메모리셀(29~32)을 포함하는 블럭2의 메모리셀 어레이(28)와, 워드선(W31~W34), 디지트선(D31및 D32), 메모리셀(36~39)을 포함하는 블럭 3의 메모리셀 어레이(35)와, 워드선(W41~W44), 디지트선(D41및 D42), 메모리셀(43~46)을 포함하는 블럭 4의 메모리셀 어레이(42)를 구비하여 구성된다.
도 3에 있어서, 외부로부터의 클럭 신호(101), 버스트 모드 제어 신호(102), 워드선에 대응하는 어드레스 신호(105 및 106), 디지트선에 대응하는 어드레스 신호(107 및 108)의 입력에 대응하여 블럭 선택 신호(113~116)에 의해 선택되는 워드 드라이버에서는 각각 워드선 선택 신호(109~112)의 입력에 의해 선택되는 워드선 구동 신호가 출력되어, 선택된 블럭에 포함되는 메모리셀 어레이 내의 선택된 워드선에 입력되어 대응하는 메모리셀이 선택된다. 예를 들면, 블럭 1의 메모리셀 어레이(21)에서는 디지트선(D11및 D12)의 앞에는 MOS 트랜지스터(26 및 27)를 포함하는 디지트선 선택 스위치를 통하여 센스 앰프/라이트 앰프(도 3에는 기재되어 있지 않음)가 접속되어 있고, 해당 디지트선(D11및 D12)에 대응하여 메모리셀(22~25) 내의 선택된 워드선에 대응하는 메모리셀에 대한 데이타의 판독/기입이 행해진다. 이것은 다른 블럭의 메모리셀 어레이(28, 35 및 42)에서도 마찬가지다.
다음에, 도 4의 (a)~(r)의 동작 타이밍도를 참조하여 본 종래예에 있어서의 기입의 버스트 모드시에서의 동작에 대하여 설명한다.
외부로부터의 클럭 신호(101)는 사이클 타임(TCYC)에서 동작하고 있고, 해당 클럭 신호(101)의 각 상승 타이밍을 각각 T1, T2, T3, T4및 T5로 한다[도 4의 (a)참조]. 버스트 모드 제어 신호(102)는 T=T1일 때에 "H" 레벨, T=T2이후에는 "L" 레벨이 되고[도 4의 (b) 참조], 사이클 1에서는 통상 동작 상태가 되어 외부의 어드레스 신호(101)가 캐시 메모리에 취득되고, 사이클 2~4에서는 버스트 모드가 된다. 사이클 1~4를 통하여 외부로부터의 어드레스 신호(105 및 106)[도 4의 (e) 및 (f)참조], 어드레스 신호(107 및 108)가 "L" 레벨로 되면, 블럭 선택 신호(113)는 "H" 레벨로 되고, 블럭 선택 신호(114)는 "L" 레벨로 된다[s도 4의 (k) 및 (1)참조]. 사이클 1에서는 통상 동작 상태에 있기 때문에, 버스트 동작 제어 클럭 발생 회로(1)에서 출력되는 클럭 신호(103)[도 4의 (c) 참조]에 의해 외부 어드레스 신호(105)="L" 및 외부 어드레스 신호(106)="L"이 취득되고[도 4의 (e) 및 (f) 참조], 디코더(4) 및 레지스터(5)를 통하여 워드선 선택 신호(109)가 선택되어 출력되고[도 4의 (g) 참조], 워드 드라이버(17)로 전송된다. 또한, 블럭의 선택에 대해서는 외부의 디지트선에 대응하는 어드레스 신호(107) 및 어드레스 신호(108)가 각각 "L" 레벨에서 취득되고, 디코더(11), 레지스터(12) 및 버스트 카운터(16)를 통하여 블럭 선택 신호(113)가 선택되어 출력되고[도 4의 (k) 참조],워드 드라이버(17)에 입력된다. 따라서, 워드 드라이버(17)에서는 블럭 1에 포함되는 메모리셀 어레이(21)에 대한 워드선 구동 신호(117)가 출력되어[도 4의 (m) 참조], 대응하는 워드선(W11)에 입력된다. 이 워드선 구동 신호(113)에 의해 메모리셀 어레이(21)에 포함되는 메모리셀(20)이 선택되어, 소정의 기입 데이타에 따라서 디지트선(D11및 D12)의 레벨이 도 4의 (q)에 도시된 바와 같이 추이(推移)한다.
다음에, 사이클 2에서는 동작이 버스트 모드 상태에 있기 때문에, 버스트 동작 제어 클럭 발생 회로(1)에서 클럭 신호(103)가 출력되지 않고, 또한 외부 어드레스 신호도 취득되지 않고, 버스트 동작 제어 클럭 발생 회로(1)에서 출력되는 클럭 신호(104)의 입력을 통하여 버스트 카운터(31)로부터는 워드선 선택 신호(110)→워드선 선택 신호(111)→워드선 선택 신호(112)의 순으로 순차 워드선 선택 신호가 선택 출력되고, 이 워드선 선택 신호에 따라서 워드 드라이버(18)에서는 순차 워드선 구동 신호(118, 119 및 120)가 선택 출력되고, 블럭 1의 메모리셀 어레이(21)의 워드선(W12, W13, W14)에 입력되어 대응하는 메모리셀(23, 24 및 25)에 대하여 연속된 어드레스의 데이타가 기입된다.
여기에서, CPU의 고주파 동작에 대응하여 사이클 타임을 단축하는 것을 고려하는 것으로 한다. 도 4의 동작 타이밍도에 도시된 바와 같이, 메모리셀에 대하여 데이타를 기입할 때까지의 시간을 TW로 하고, 메모리셀에 대하여 데이타를 기입한 후에 디지트선을 이퀄라이즈, 프리차지할 때까지의 라이트 리커버리 타임을 TR로 한다. 동일 디지트선 상의 메모리셀에 기입을 행하는 종래 기술에 의한 버스트 동작에 있어서는 사이클 시간 내에 메모리셀에 대한 기입과, 디지트선의 리커버리를 행해야만 하기 때문에, 다음의 조건식을 만족할 필요가 있다.
TCYC≥ TW+ TR··· (1)
어떤 제품에서의 상기 TW및 TR의 값은 각각 다음식으로 표시된다.
TW= 5.6 nsec, TR= 5.95 nsec ··· (2)
따라서, (1)식에서 TCYC에 대한 조건식을 얻을 수 있다.
TCYC≥ 5.6 nsec +5.95 nsec
=11.5 nsec ···(3)
상기 (3)식을 주파수의 표시로 환산하면, 다음식이 얻어진다.
f ≤ 1/TCYC= 86 MHz ···(4)
즉, 도 3의 종래예에 있어서는 메모리셀에 대한 기입 시간 TW와, 디지트 리커버리 시간 TR에 의해 버스트 동작에 있어서의 주파수 f의 최고값이 상기 (4)식으로 표시된 바와 같이 제약된다.
상술한 종래의 반도체 기억 장치 및 그 제어 방법에서는 버스트 모드시에 있어서, 메모리셀에 대한 데이타의 기입에 요하는 시간 Tw와, 디지트 리커버리 시간 TR에 의한 영향을 받아서 버스트 동작의 주파수의 상한이 제약되는 결점이 있다.
제 1도는 본 발명의 한 실시 형태를 도시한 블럭도.
제 2도는 본 실시 형태에 있어서의 버스트 모드시의 동작 타이밍도.
제 3도는 종래예를 도시한 블럭도.
제 4도는 종래예에 있어서의 버스트 모드시의 동작 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
1 : 버스트 동작 제어 클럭 방생 회로 2, 3, 9, 10 : 어드레스 버퍼
4, 11 :디코더 5~8, 12~15 : 레지스터
16, 49 : 버스트 카운터 17~20 : 워드 드라이버
21, 28, 35, 42 : 메모리셀 어레이
22~25, 29~32, 36~39, 43~46 : 메모리셀
26, 27, 33, 34, 40, 41, 47, 48 : MOS 트랜지스터
101, 103, 104 : 클럭 신호 102 : 버스트 모드 제어 신호
105~108 : 어드레스 신호 109~112 : 워드선 선택 신호
113~116 : 블럭 선택 신호 117~132 : 워드선 구동 신호
제1 발명의 반도체 기억 장치는 복수의 워드선과 복수의 디지트선 쌍으로 이루어지는 메모리셀로 구성되는 메모리셀 블럭을 복수개 구비하여 구성되는 반도체 기억 장치에 있어서, 외부로부터의 클럭 신호 및 버스트 모드 제어 신호를 입력하여, 버스트 모드 동작을 제어하는 제1 및 제2 클럭 신호를 생성하여 출력하는 버스트 모드 제어 클럭 발생 수단과, 디지트선 대응의 제1 어드레스 신호를 입력하여 디코드하고, 상기 제1 클럭 신호를 통하여 선택 출력되는 디코드 출력을 상기 제2클럭 신호에 의해 제어되는 버스트 카운터를 통하여 상기 메모리셀 블럭을 선택하기 위한 블럭 선택 신호로서 순차 출력하는 블럭 선택 신호 생성 수단과, 워드선 대응의 제2 어드레스 신호를 입력하여 디코드하고, 상기 제1 클럭 신호를 통하여 선택 출력되는 디코드 출력을 상기 메모리셀 블럭에 포함되는 메모리셀 어레이에 대응하는 워드선 선택 신호로서 순차 출력하는 워드선 선택 수단과, 버스트 모드 동작시에 있어서 상기 블럭 선택 신호 및 워드 선택 신호의 입력을 받아서 상기 복수의 블럭에 포함되는 각 메모리셀 어레이의 워드선을 순차 1워드선씩 선택하고 선택된 해당 워드선에 대응하는 메모리셀에 대하여 연속된 어드레스의 데이타 기입/데이타 판독이 행해지도록 소정의 워드선 구동 신호를 선택하여 출력하는 워드선 구동 수단을 상기 복수의 메모리셀 블럭에 대응하여 구비하는 것을 특징으로 하고 있다.
또한, 제2 발명의 반도체 기억 장치의 제어 방법은, 복수의 워드선과 복수의 디지트선 쌍으로 이루어지는 메모리셀로 구성되는 복수의 메모리셀 블럭에 대응하여, 버스트 모드 동작시에 해당 복수의 메모리셀 블럭에 포함되는 메모리셀에 대하여 연속된 어드레스의 데이타 기입/데이타 판독을 행하는 반도체 기억 장치의 제어 방법에 있어서, 디지트선 대응의 어드레스 신호에 의해 상기 메모리셀 블럭을 선택하기 위한 블럭 선택 신호를 생성함과 동시에, 워드선 대응의 어드레스 신호에 의해 상기 메모리셀 블럭에 포함되는 메모리셀 어레이에 대응하는 워드선 선택 신호를 출력하는 스텝과, 상기 블럭 선택 신호 및 워드선 선택 신호의 입력을 받아서 상기 복수의 블럭에 포함되는 각 메모리셀 어레이의 워드선을 순차 1워드선씩 선택하도록 기능하는 워드선 구동 신호를 선택하여 출력하는 스텝과, 상기 워드선 구동 신호에 의해 선택된 각 메모리셀 블럭에 포함되는 해당 워드선에 대응하는 메모리셀에 대하여 연속된 어드레스의 데이타 기입/데이타 판독을 순차 행하는 스텝을 갖는 것을 특징으로 하고 있다.
다음에, 본 발명에 대하여 도면을 참조하여 설명한다.
도 1은 본 발명의 한 실시 형태를 도시한 블럭도이다. 도 1에 도시된 바와 같이,본 실시 형태는 상술한 종래예와는 다르게 클럭 신호(101) 및 버스트 모드 제어 신호(102)를 입력하여 클럭 신호(103) 및 클럭 신호(104)를 출력하는 버스트 동작 제어 클럭 발생 회로(1)와, 워드선 대응의 어드레스 신호(105 및 106)를 각각 입력하여 내부로 출력하는 어드레스 버퍼(2 및 3)와, 어드레스 버퍼(2 및 3)에서 출력되는 어드레스 신호를 디코드하여 출력하는 디코더(4)와, 클럭 신호(103)에 의해 제어되고 해당 디코드 출력을 일시적으로 보유하고 워드선 선택 신호(109∼112)를 출력하는 레지스터(5∼8)와, 디지트선 대응의 어드레스 신호(107 및 108)를 각각 입력하여 내부로 출력하는 어드레스 버퍼(9 및 10)와, 어드레스 버퍼(9 및 10)에서 출력되는 어드레스 신호를 입력하여 디코딩하여 출력하는 디코더(11)와, 클럭 신호(103)에 의해 제어되고 해당 디코드 출력을 일시적으로 보유하는 레지스터(12∼15)와, 레지스터(12∼15)에서 출력되는 어드레스 신호를 클럭 신호(104)를 통하여 카운트하고, 블럭 선택 신호(113∼116)를 선택 출력하는 버스트 카운터(16)와, 블럭 선택 신호(113∼116)의 입력을 받아 선택되고 워드선 선택 신호(109∼112)를 입력하여 각 블럭의 메모리셀 어레이에 대한 워드선 선택 신호를 출력하는 워드 드라이버(17∼20)와, 워드선(W11∼W14), 디지트선(D11및 D12), 메모리셀(22~25)을 포함하는 블럭1의 메모리셀 어레이(21)와, 워드선(W21∼W24), 디지트선(D21및 D22), 메모리셀(29~32)을 포함하는 블럭2의 메모리셀 어레이(28)와, 워드선(W31∼W34), 디지트선(D31및 D32), 메모리셀(36∼39)을 포함하는 블럭3의 메모리셀 어레이(35)와, 워드선(W41∼W44), 디지트선(D41및 D42), 메모리셀(43∼46)을 포함하는 블럭4의 메모리셀 어레이(42)을 구비하여 구성된다.
즉, 본 실시 형태에 있어서는 버스트 카운터가 워드선 선택 신호(109∼112)의 출력 수단으로서는 이용되고 있지 않고, 블럭 선택 신호(113∼116)의 출력 수단으로서 이용되고 있다는 점에서 종래예와 차이가 있다. 이와 같이 버스트 카운터의 배치를 수정함으로써, 버스트 동작시에 있어서는 블럭 선택 신호로서 블럭 선택 신호(113)→블럭 선택 신호(114)→블럭 선택 신호(115)→블럭 선택 신호(116)의 순으로 선택되어 워드 드라이버(17, 18, 19 및 20)로 입력되게 되고, 이에 따라 블럭의 선택은 블럭1→블럭2→블럭3→블럭4의 순으로 선택되고, 워드선에 대해서는 W11→W21→W31→W41, 디지트선에 대해서는 D11/D12→D21/D22→D31/D32→D41/D42의 순으로 선택되게 된다.
다음에, 도 2의 (a)~(r)에 도시된 본 실시 형태의 버스트 동작시의 타이밍도를 참조하여 본 실시 형태의 기입 동작에 대하여 설명한다.
상술한 종래예의 경우와 마찬가지로, 외부로부터의 클럭 신호(101)는 사이클 타임(TCYC)에서 동작하고 있고, 해당 클럭 신호(101)의 각 상승 타이밍을 각각 T1, T2, T3, T4및 T5로 한다[도 2의 (a) 참조]. 버스트 모드 제어 신호(102)는 T = T1일 때에는 "H" 레벨, T = T2일 때에는 "L" 레벨이 되는 것으로 하면[도 2의 (b) 참조], 사이클 1에서는 통상 동작 상태가 되어 외부의 어드레스 신호(101)가 캐시 메모리에 취득되고, 사이클 2~4에서는 버스트 모드로 된다. 또 사이클 1~4를 통하여 외부로부터의 어드레스 신호(105, 106, 107 및 108)는 "L" 레벨인 것으로 한다[도 2의 (e) 참조].
사이클 1에서는 통상 동작 상태에 있기 때문에, 버스트 모드 제어 신호(102)에 의해 모두 "L" 레벨인 어드레스 신호(105 및 106)가 취득되고, 디코더(4)에서 출력되는 디코드 신호로서는 레지스터(5)에서 출력되는 워드선 선택 신호(109)("H" 레벨)가 선택되어 워드 드라이버(17)에 입력된다[도 2의 (f) 참조]. 또한, 모두 "L" 레벨인 어드레스 신호(107 및 108)가 취득되어, 버스트 카운터(16)에서는 블럭 선택 신호(113)가 출력되어[도 2의 (g) 참조], 워드 드라이버(17)로 전송된다. 이에 따라 블럭 1이 선택되고, 워드선으로서는 워드 드라이버(17)에서 출력되는 워드선 구동 신호(117)가 "H" 레벨로 출력되고[도 2의 (k) 참조], 해당 블럭 1의 메모리셀 어레이(21)에 있어서의 워드선(W11)이 선택된다. 워드선(W11)이 선택됨으로써 메모리셀(22)이 선택되어 소정의 기입 데이타에 따라서 디지트선(D11및 D12)의 레벨은 도 2의 (o)에 도시된 바와 같이 추이한다.
다음에, 사이클2 이후에 있어서의 동작은 버스트 모드 상태가 되어 있기 때문에, 버스트 동작 제어 클럭 발생 회로(1)에서 클럭 신호(103)가 출력되지 않고, 또한 외부의 어드레스 신호도 취득되지 않고, 버스트 동작 제어 클럭 발생 회로(1)에서 출력되는 클럭 신호(104)의 입력을 통하여 버스트 카운터(16)에서는 디코드 신호(104)가 선택되어 블럭 선택 신호(114)→블럭 선택 신호(115)→블럭 선택 신호(116)의 순으로 순차 블럭 선택 신호가 출력되어[도 2의 (h), (i), (j) 참조] 워드 드라이버(18, 19 및 20)로 순차 입력된다. 이들 블럭 선택 신호에 따라서 워드 드라이버(18, 19 및 20)에서는 순차 워드선 구동 신호(121→125→129)가 선택 출력되고, 블럭2, 블럭3 및 블럭4에서의 워드선(W21, W31및 W41)에 입력되어 대응하는 블럭2의 메모리셀(29), 블럭3의 메모리셀(36) 및 블럭4의 메모리셀(43)에 대하여 연속된 어드레스의 데이타가 기입된다.
여기에서, CPU의 고주파 동작에 대응하여 사이클 타임을 단축하는 것을 고려할 수 있다. 도 2의 동작 타이밍도에 도시된 바와 같이, 종래예의 경우와 마찬가지로 메모리셀에 대하여 데이타를 기입할 때까지의 시간을 TW로 하고, 메모리셀에 데이타를 기입한 후에 디지트선을 이퀄라이즈, 프리차지할 때까지의 라이트 리커버리 타임 TR로 한다. 상술한 종래예에서의 버스트 동작에 있어서는 같은 디지트선상의 메모리셀에 기입을 행하고 있기 때문에, 사이클 시간 내에 메모리셀에 대한 기입과, 디지트선의 리커버리를 행하는 것이 필요 조건이었지만, 본 발명에서는 블럭 선택 신호의 출력 회로로서 버스트 카운터를 배치함으로써, 도 2에 도시된 바와 같이 버스트 모드시에 연속하여 같은 디지트선에 대하여 데이타 기입을 행할 수 없기 때문에, 동일 사이클 내에서 메모리셀에 대한 데이타 기입과 디지트선의 리커버리를 행하는 것이 불필요하게 되어 디지트선의 리커버리는 기입 동작 다음의 사이클에서 실시하여도 오동작이 생기는 일은 없다. 따라서, 사이클 타임(TCYC)으로서는 다음식을 만족하기만 하여도 된다.
TCYC≥ TW··· (5)
종래예의 경우와 마찬가지로, 어떤 제품에 있어서의 TW=5.6 nsec에 대해서는 주파수 f에 대한 조건식으로서 다음식이 얻어진다.
f ≤ 1/TCYC= 178 MHZ··· (6)
즉, 본 실시 형태에 있어서는 상술한 종래예와 대비하여 약 2배의 주파수 동작이 실현된다.
이상 설명한 바와 같이, 본 발명은 블럭 선택 신호의 출력단을 버스트 카운터로 형성하고, 버스트 모드시에 각 블럭에서의 워드선을 순차 1 워드선씩 선택하여 연속 어드레스의 데이타 기입/데이타 판독을 행함으로써, 동일 사이클 내에서 메모리셀에 대한 데이타 기입/데이타 판독과 디지트선의 리커버리를 행할 필요가 없게 되고, 이에 따라 해당 리커버리 시간을 배제할 수 있게 되어 반도체 기억 장치에 있어서의 고주파수 동작을 현저하게 향상시킬 수 있는 효과가 있다.

Claims (2)

  1. 복수의 워드선과 복수의 디지트선쌍으로 이루어지는 메모리셀로 구성되는 메모리셀 블럭을 복수개 구비하여 구성되는 반도체 기억 장치에 있어서,
    외부로부터의 클럭 신호 및 버스트 모드 제어 신호를 입력하여, 버스트 모드 동작을 제어하는 제1 및 제2 클럭 신호를 생성하여 출력하는 버스트 모드 제어 클럭 발생 수단과,
    디지트선 대응의 제1 어드레스 신호를 입력하여 디코드하고, 상기 제1 클럭 신호를 통하여 선택 출력되는 디코드 출력을 상기 제2 클럭 신호에 의해 제어되는 버스트 카운터를 통하여 상기 메모리셀 블럭을 선택하기 위한 블럭 선택 신호로서 순차 출력하는 블럭 선택 신호 생성 수단과,
    워드선 대응의 제2 어드레스 신호를 입력하여 디코드하고, 상기 제1 클럭 신호를 통하여 선택 출력되는 디코드 출력을 상기 메모리셀 블럭에 포함되는 메모리셀 어레이에 대응하는 워드선 선택 신호로서 순차 출력하는 워드선 선택 수단과,
    버스트 모드 동작시에 있어서 상기 블럭 선택 신호 및 워드선 선택 신호의 입력을 받아서 상기 복수의 블럭에 포함되는 각 메모리셀 어레이의 워드선을 순차 1워드선씩 선택하고, 선택된 해당 워드선에 대응하는 메모리셀에 대하여 연속된 어드레스의 데이타 기입/데이타 판독이 행해지도록 소정의 워드선 구동 신호를 선택하여 출력하는 워드선 구동 수단을 상기 복수의 메모리셀 블럭에 대응하여 구비하는 것을 특징으로 하는 반도체 기억 장치.
  2. 복수의 워드선과 복수의 디지트선쌍으로 이루어지는 메모리셀로 구성되는 복수의 메모리셀 블럭에 대응하여, 버스트 모드 동작시에 해당 복수의 메모리셀 블럭에 포함되는 메모리셀에 대하여 연속된 어드레스의 데이타 기입/데이타 판독을 행하는 반도체 기억 장치의 제어 방법에 있어서,
    디지트선 대응의 어드레스 신호에 의해 상기 메모리셀 블럭을 선택하기 위한 블럭 선택 신호를 생성함과 동시에, 워드선 대응의 어드레스 신호에 의해 상기 메모리셀 블럭에 포함되는 메모리셀 어레이에 대응하는 워드선 선택 신호를 출력하는 스텝과,
    상기 블럭 선택 신호 및 워드선 선택 신호의 입력을 받아서 상기 복수의 블럭에 포함되는 각 메모리셀 어레이의 워드선을 순차 1워드선씩 선택하도록 기능하는 워드선 구동 신호를 선택하여 출력하는 스텝과,
    상기 워드선 구동 신호에 의해 선택된 각 메모리셀 블럭에 포함되는 해당 워드선에 대응하는 메모리셀에 대하여 연속된 어드레스의 데이타 기입/데이타 판독을 순차 행하는 스텝을 갖는 것을 특징으로 하는 반도체 기억 장치의 제어 방법.
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