JPH09204781A - 半導体記憶装置およびその制御方法 - Google Patents
半導体記憶装置およびその制御方法Info
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- JPH09204781A JPH09204781A JP8014051A JP1405196A JPH09204781A JP H09204781 A JPH09204781 A JP H09204781A JP 8014051 A JP8014051 A JP 8014051A JP 1405196 A JP1405196 A JP 1405196A JP H09204781 A JPH09204781 A JP H09204781A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 15
- 238000000034 method Methods 0.000 title claims description 9
- 230000006870 function Effects 0.000 claims description 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims 1
- 230000004044 response Effects 0.000 claims 1
- 239000000872 buffer Substances 0.000 description 8
- 238000011084 recovery Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 238000003491 array Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/04—Arrangements for selecting an address in a digital store using a sequential addressing device, e.g. shift register, counter
Abstract
(57)【要約】
【課題】バースト時の高周波数動作を向上させることの
できる半導体記憶装置およびその制御方法を提供する。 【解決手段】バースト動作制御クロック発生回路１と、
アドレスバッファ２、３、９および１０と、デコーダ４
および１１と、レジスタ５〜８および１２〜１５と、バ
ーストカウンター１６と、ワードドライバ１７〜２０
と、メモリセルアレイ２１、２８、３５および４２とを
備えて構成され、アドレス信号１０７、１０８の入力を
受けて、バーストカウンタ１６より出力されるブロック
選択信号１１３〜１１６と、アドレス信号１０５、１０
６の入力を受けて、レジスタ５〜８より出力されるワー
ド線選択信号１０９〜１１２を入力して、ワードドライ
バ１７〜２０より出力されるワード線駆動信号により、
各メモリセルアレイのワード線が順次選択されて、連続
したアドレスのデータ書き込みが行われる。
できる半導体記憶装置およびその制御方法を提供する。 【解決手段】バースト動作制御クロック発生回路１と、
アドレスバッファ２、３、９および１０と、デコーダ４
および１１と、レジスタ５〜８および１２〜１５と、バ
ーストカウンター１６と、ワードドライバ１７〜２０
と、メモリセルアレイ２１、２８、３５および４２とを
備えて構成され、アドレス信号１０７、１０８の入力を
受けて、バーストカウンタ１６より出力されるブロック
選択信号１１３〜１１６と、アドレス信号１０５、１０
６の入力を受けて、レジスタ５〜８より出力されるワー
ド線選択信号１０９〜１１２を入力して、ワードドライ
バ１７〜２０より出力されるワード線駆動信号により、
各メモリセルアレイのワード線が順次選択されて、連続
したアドレスのデータ書き込みが行われる。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置およ
びその制御方法に関し、特にバーストモードを有する半
導体記憶装置およびその制御方法に関する。
びその制御方法に関し、特にバーストモードを有する半
導体記憶装置およびその制御方法に関する。
【０００２】
【従来の技術】近年、ＣＰＵの高速化に伴ない、アクセ
スタイムの遅いＤＲＡＭを使用するメインメモリとＣＰ
Ｕとの間に、高速のキャッシュメモリを配置することに
より、システムのパフォーマンス機能を向上させるとい
う工夫が行われている。このようにキャッシュメモリを
使用することにより、メインメモリからのデータの読み
出し時において、同一内容のデータをキャッシュメモリ
に書き込みしておくことにより、次のメモリの同一番地
からのデータを読み出す際には、当該キャッシュメモリ
の方より高速にデータを読み出すことが可能となり、シ
ステムのパフォーマンス機能を向上させることができ
る。
スタイムの遅いＤＲＡＭを使用するメインメモリとＣＰ
Ｕとの間に、高速のキャッシュメモリを配置することに
より、システムのパフォーマンス機能を向上させるとい
う工夫が行われている。このようにキャッシュメモリを
使用することにより、メインメモリからのデータの読み
出し時において、同一内容のデータをキャッシュメモリ
に書き込みしておくことにより、次のメモリの同一番地
からのデータを読み出す際には、当該キャッシュメモリ
の方より高速にデータを読み出すことが可能となり、シ
ステムのパフォーマンス機能を向上させることができ
る。
【０００３】しかしながら、キャッシュメモリとしてＣ
ＰＵのクロック信号に同期したメモリを使用する場合に
は、当該ＣＰＵからキャッシュメモリに番地を転送する
際に１クロック、キャッシュメモリからＣＰＵに読み出
しデータを転送する際に１クロックを必要とし、合わせ
て２クロックが必要となる。従って、例えば、連続して
４番地分のデータを読み出す場合には８クロックを要
し、当該クロック分の時間を必要とすることになる。Ｃ
ＰＵよりデータを読み出す場合には、連続して幾つかの
番地からのデータを読み出すことが多いために、このＣ
ＰＵのモードに対応する特別のキャッシュのデータ読み
出し方法が提案されており、これは“バーストモード”
と呼ばれている。
ＰＵのクロック信号に同期したメモリを使用する場合に
は、当該ＣＰＵからキャッシュメモリに番地を転送する
際に１クロック、キャッシュメモリからＣＰＵに読み出
しデータを転送する際に１クロックを必要とし、合わせ
て２クロックが必要となる。従って、例えば、連続して
４番地分のデータを読み出す場合には８クロックを要
し、当該クロック分の時間を必要とすることになる。Ｃ
ＰＵよりデータを読み出す場合には、連続して幾つかの
番地からのデータを読み出すことが多いために、このＣ
ＰＵのモードに対応する特別のキャッシュのデータ読み
出し方法が提案されており、これは“バーストモード”
と呼ばれている。
【０００４】次にバーストモード時における動作につい
て説明する。まず、１クロック目においては、ＣＰＵよ
りキャッシュメモリに対して、データを読み出しを開始
する番地の転送が行われる。次いで、２クロック目にお
いては、キャッシュメモリからＣＰＵに対して先頭番地
のデータが転送される。３クロック目においては、キャ
ッシュメモリはバーストモードの入っているために、Ｃ
ＰＵから読み出すべき番地の転送を受けることはなく、
キャッシュメモリより、次の番地のデータがＣＰＵに転
送される。４クロック目および５クロック目においても
同様にして、次々に番地を変えながらＣＰＵに対するデ
ータ転送が行われる。このようにすることにより、連続
した４番地分のデータを読み出すのに、通常は８クロッ
ク分かかるところを、５クロック分にて済ませることが
できる。従って、更にシステムのパフォーマンスを上げ
ることができる。なお、ここにおいては、バーストモー
ド時の読み出し動作について説明したが、バースト動作
の書き込み動作についても同様に、連続した幾つかの番
地に対して書き込みを行うことが可能である。
て説明する。まず、１クロック目においては、ＣＰＵよ
りキャッシュメモリに対して、データを読み出しを開始
する番地の転送が行われる。次いで、２クロック目にお
いては、キャッシュメモリからＣＰＵに対して先頭番地
のデータが転送される。３クロック目においては、キャ
ッシュメモリはバーストモードの入っているために、Ｃ
ＰＵから読み出すべき番地の転送を受けることはなく、
キャッシュメモリより、次の番地のデータがＣＰＵに転
送される。４クロック目および５クロック目においても
同様にして、次々に番地を変えながらＣＰＵに対するデ
ータ転送が行われる。このようにすることにより、連続
した４番地分のデータを読み出すのに、通常は８クロッ
ク分かかるところを、５クロック分にて済ませることが
できる。従って、更にシステムのパフォーマンスを上げ
ることができる。なお、ここにおいては、バーストモー
ド時の読み出し動作について説明したが、バースト動作
の書き込み動作についても同様に、連続した幾つかの番
地に対して書き込みを行うことが可能である。
【０００５】以下においては、上記のバーストモードを
実現するための従来技術について説明する。
実現するための従来技術について説明する。
【０００６】図３は、バーストモードを有する同期式の
ＳＲＡＭを形成する半導体記憶装置の構成を示すブロッ
ク図である。図３に示されるように、本従来例は、外部
からのクロック信号１０１およびバーストモード制御信
号１０２を入力して、クロック信号１０３およびクロッ
ク信号１０４を出力するバースト動作制御クロック発生
回路１と、外部からのワード線対応のアドレス信号１０
５および１０６をそれぞれ入力して、当該アドレス信号
を内部に出力するアドレスバッファ２および３と、アド
レスバッファ２および３より出力されるアドレス信号を
入力してデコードして出力するデコーダ４と、クロック
信号１０３により制御されて、当該デコード出力をそれ
ぞれ入力して一時的に保持するレジスタ５〜８と、レジ
スタ５〜８より出力されるアドレス信号を入力し、クロ
ック信号１０４を介してカウントし、ワード線選択信号
１０９〜１１２を出力するバーストカウンタ４９と、外
部からのデジット線対応のアドレス信号１０７およひ１
０８をそれぞれ入力して、当該アドレス信号を内部に出
力するアドレスバッファ９および１０と、アドレスバッ
ファ９および１０より出力されるアドレス信号を入力し
てデコードして出力するデコーダ１１と、クロック信号
１０３により制御されて、当該デコード出力をそれぞれ
入力して一時的に保持し、ブロック選択信号１１３〜１
１６を出力するレジスタ１２〜１５と、ブロック選択信
号１１３〜１１６の入力を受けて選択され、ワード線選
択信号１０９〜１１２を入力して各ブロックのメモリセ
ルアレイに対するワード線選択信号を出力するワードド
ライバ１７〜２０と、ワード線Ｗ11〜Ｗ14、デジット線
Ｄ11およびＤ12、メモリセル２２〜２２を含むブロック
１のメモリセルアレイ２１と、ワード線Ｗ21〜Ｗ24、デ
ジット線Ｄ21およびＤ22、メモリセル２９〜３２を含む
ブロック２のメモリセルアレイ２８と、ワード線Ｗ31〜
Ｗ34、デジット線Ｄ31およびＤ32、メモリセル３６〜３
９を含むブロック３のメモリセルアレイ３５と、ワード
線Ｗ41〜Ｗ44、デジット線Ｄ41およびＤ42、メモリセル
４３〜４６を含むブロック４のメモリセルアレイ４２と
を備えて構成される。
ＳＲＡＭを形成する半導体記憶装置の構成を示すブロッ
ク図である。図３に示されるように、本従来例は、外部
からのクロック信号１０１およびバーストモード制御信
号１０２を入力して、クロック信号１０３およびクロッ
ク信号１０４を出力するバースト動作制御クロック発生
回路１と、外部からのワード線対応のアドレス信号１０
５および１０６をそれぞれ入力して、当該アドレス信号
を内部に出力するアドレスバッファ２および３と、アド
レスバッファ２および３より出力されるアドレス信号を
入力してデコードして出力するデコーダ４と、クロック
信号１０３により制御されて、当該デコード出力をそれ
ぞれ入力して一時的に保持するレジスタ５〜８と、レジ
スタ５〜８より出力されるアドレス信号を入力し、クロ
ック信号１０４を介してカウントし、ワード線選択信号
１０９〜１１２を出力するバーストカウンタ４９と、外
部からのデジット線対応のアドレス信号１０７およひ１
０８をそれぞれ入力して、当該アドレス信号を内部に出
力するアドレスバッファ９および１０と、アドレスバッ
ファ９および１０より出力されるアドレス信号を入力し
てデコードして出力するデコーダ１１と、クロック信号
１０３により制御されて、当該デコード出力をそれぞれ
入力して一時的に保持し、ブロック選択信号１１３〜１
１６を出力するレジスタ１２〜１５と、ブロック選択信
号１１３〜１１６の入力を受けて選択され、ワード線選
択信号１０９〜１１２を入力して各ブロックのメモリセ
ルアレイに対するワード線選択信号を出力するワードド
ライバ１７〜２０と、ワード線Ｗ11〜Ｗ14、デジット線
Ｄ11およびＤ12、メモリセル２２〜２２を含むブロック
１のメモリセルアレイ２１と、ワード線Ｗ21〜Ｗ24、デ
ジット線Ｄ21およびＤ22、メモリセル２９〜３２を含む
ブロック２のメモリセルアレイ２８と、ワード線Ｗ31〜
Ｗ34、デジット線Ｄ31およびＤ32、メモリセル３６〜３
９を含むブロック３のメモリセルアレイ３５と、ワード
線Ｗ41〜Ｗ44、デジット線Ｄ41およびＤ42、メモリセル
４３〜４６を含むブロック４のメモリセルアレイ４２と
を備えて構成される。
【０００７】図３において、外部からのクロック信号１
０１、バーストモード制御信号１０２、ワード線に対応
するアドレス信号１０５および１０６、デジット線に対
応するアドレス信号１０７および１０８の入力に対応し
て、ブロック選択信号１１３〜１１６により選択される
ワードドライバからは、それぞれワード線選択信号１０
９〜１１２の入力により選択されるワード線駆動信号が
出力されて、選択されたブロックに含まれるメモリセル
アレイ内の選択されたワード線に入力され、対応するメ
モリセルが選択される。例えば、ブロック１のメモルセ
ルアレイ２１においては、デジット線Ｄ11およびＤ12の
先には、ＭＯＳトランジスタ２６および２７を含むデジ
ット線選択スイッチを介して、センスアンプ／ライトア
ンプ（図３には記載されていない）が接続されており、
当該デジット線Ｄ11およびＤ12に対応して、メモリセル
２２〜２５の内の選択されたワード線に対応するメモリ
セルに対するデータの読み出し／書き込みが行われる。
このことは、他のブロックのメモリセルアレイ２８、３
５および４２においても同様である。
０１、バーストモード制御信号１０２、ワード線に対応
するアドレス信号１０５および１０６、デジット線に対
応するアドレス信号１０７および１０８の入力に対応し
て、ブロック選択信号１１３〜１１６により選択される
ワードドライバからは、それぞれワード線選択信号１０
９〜１１２の入力により選択されるワード線駆動信号が
出力されて、選択されたブロックに含まれるメモリセル
アレイ内の選択されたワード線に入力され、対応するメ
モリセルが選択される。例えば、ブロック１のメモルセ
ルアレイ２１においては、デジット線Ｄ11およびＤ12の
先には、ＭＯＳトランジスタ２６および２７を含むデジ
ット線選択スイッチを介して、センスアンプ／ライトア
ンプ（図３には記載されていない）が接続されており、
当該デジット線Ｄ11およびＤ12に対応して、メモリセル
２２〜２５の内の選択されたワード線に対応するメモリ
セルに対するデータの読み出し／書き込みが行われる。
このことは、他のブロックのメモリセルアレイ２８、３
５および４２においても同様である。
【０００８】次に、図４（ａ）、（ｂ）、（ｃ）、
（ｄ）、（ｅ）、（ｆ）、（ｇ）、（ｈ）、（ｉ）、
（ｊ）、（ｋ）、（ｌ）、（ｍ）、（ｎ）、（ｏ）、
（ｐ）、（ｑ）および（ｒ）の動作タイミング図を参照
して、本従来例における書き込みのバーストモード時に
おける動作について説明する。
（ｄ）、（ｅ）、（ｆ）、（ｇ）、（ｈ）、（ｉ）、
（ｊ）、（ｋ）、（ｌ）、（ｍ）、（ｎ）、（ｏ）、
（ｐ）、（ｑ）および（ｒ）の動作タイミング図を参照
して、本従来例における書き込みのバーストモード時に
おける動作について説明する。
【０００９】外部からのクロック信号１０１は、サイク
ルタイムＴCYC において動作しており、当該クロック信
号１０１の各立ち上がりのタイミングを、それぞれ
Ｔ1 、Ｔ2 、Ｔ3 、Ｔ4 およびＴ5 とする（図４（ａ）
参照）。バーストモード制御信号１０２はＴ＝Ｔ1 の時
には“Ｈ”レベル、Ｔ＝Ｔ2 以降においては“Ｌ”レベ
ルとなり（図４（ｂ）参照）、サイクル１においては通
常動作状態となって、外部のアドレス信号１０１がキャ
ッシュメモリに取り込まれ、サイクル２〜４においては
バーストモードになる。サイクル１〜４を通して、外部
からのアドレス信号１０５および１０６（図４（ｅ）お
よび（ｆ）参照）、アドレス信号１０７および１０８が
“Ｌ”レベルになると、ブロック選択信号１１３は
“Ｈ”レベルとなり、ブロック選択信号１１４は“Ｌ”
レベルになる（図４（ｋ）および（ｌ）参照）。サイク
ル１においては通常動作の状態にあるために、バースト
動作制御クロック発生回路１より出力されるクロック信
号１０３（図４（ｃ）参照）により、外部アドレス信号
１０５＝“Ｌ”および外部アドレス信号１０６＝“Ｌ”
が取り込まれ（図４（ｅ）および（ｆ）参照）、デコー
ダ４およびレジスタ５を介してワード線選択信号１０９
が選択されて出力され（図４（ｇ）参照）、ワードドラ
イバ１７に送られる。また、ブロックの選択について
は、外部のデジット線に対応するアドレス信号１０７お
よびアドレス信号１０８が、それぞれ“Ｌ”レベルにて
取り込まれ、デコーダ１１、レジスタ１２およびバース
トカウンター１６を介してブロック選択信号１１３が選
択されて出力され（図４（ｋ）参照）、ワードドライバ
１７に入力される。従って、ワードドライバ１７から
は、ブロック１に含まれるメモリセルアレイ２１に対す
るワード線駆動信号１１７が出力されて（図４（ｍ）参
照）、対応するワード線Ｗ11に入力される。このワード
線駆動信号１１３によりメモリセルアレイ２１に含まれ
るメモリセル２０が選択され、所定の書き込みデータに
従って、デジット線Ｄ11およびＤ12のレベルは、図４
（ｑ）に示されるように推移する。
ルタイムＴCYC において動作しており、当該クロック信
号１０１の各立ち上がりのタイミングを、それぞれ
Ｔ1 、Ｔ2 、Ｔ3 、Ｔ4 およびＴ5 とする（図４（ａ）
参照）。バーストモード制御信号１０２はＴ＝Ｔ1 の時
には“Ｈ”レベル、Ｔ＝Ｔ2 以降においては“Ｌ”レベ
ルとなり（図４（ｂ）参照）、サイクル１においては通
常動作状態となって、外部のアドレス信号１０１がキャ
ッシュメモリに取り込まれ、サイクル２〜４においては
バーストモードになる。サイクル１〜４を通して、外部
からのアドレス信号１０５および１０６（図４（ｅ）お
よび（ｆ）参照）、アドレス信号１０７および１０８が
“Ｌ”レベルになると、ブロック選択信号１１３は
“Ｈ”レベルとなり、ブロック選択信号１１４は“Ｌ”
レベルになる（図４（ｋ）および（ｌ）参照）。サイク
ル１においては通常動作の状態にあるために、バースト
動作制御クロック発生回路１より出力されるクロック信
号１０３（図４（ｃ）参照）により、外部アドレス信号
１０５＝“Ｌ”および外部アドレス信号１０６＝“Ｌ”
が取り込まれ（図４（ｅ）および（ｆ）参照）、デコー
ダ４およびレジスタ５を介してワード線選択信号１０９
が選択されて出力され（図４（ｇ）参照）、ワードドラ
イバ１７に送られる。また、ブロックの選択について
は、外部のデジット線に対応するアドレス信号１０７お
よびアドレス信号１０８が、それぞれ“Ｌ”レベルにて
取り込まれ、デコーダ１１、レジスタ１２およびバース
トカウンター１６を介してブロック選択信号１１３が選
択されて出力され（図４（ｋ）参照）、ワードドライバ
１７に入力される。従って、ワードドライバ１７から
は、ブロック１に含まれるメモリセルアレイ２１に対す
るワード線駆動信号１１７が出力されて（図４（ｍ）参
照）、対応するワード線Ｗ11に入力される。このワード
線駆動信号１１３によりメモリセルアレイ２１に含まれ
るメモリセル２０が選択され、所定の書き込みデータに
従って、デジット線Ｄ11およびＤ12のレベルは、図４
（ｑ）に示されるように推移する。
【００１０】次に、サイクル２においては動作はバース
トモードの状態にあるため、バースト動作制御クロック
発生回路１よりクロック信号１０３が出力されることは
なく、また外部アドレス信号も取り込まれず、バースト
動作制御クロック発生回路１より出力されるクロック信
号１０４の入力を介して、バーストカウンタ３１からは
ワード線選択信号１１０→ワード線選択信号１１１→ワ
ード線選択信号１１２の順に順次ワード線選択信号が選
択出力され、このワード線選択信号に従って、ワードド
ライバ１８からは、順次ワード線駆動信号１１８、１１
９および１２０が選択出力されて、ブロック１のメモリ
セルアレイ２１のワード線Ｗ12、Ｗ13およびＷ14に入力
され、対応するメモリセル２３、２４および２５に対し
て、連続したアドレスのデータが書き込まれる。
トモードの状態にあるため、バースト動作制御クロック
発生回路１よりクロック信号１０３が出力されることは
なく、また外部アドレス信号も取り込まれず、バースト
動作制御クロック発生回路１より出力されるクロック信
号１０４の入力を介して、バーストカウンタ３１からは
ワード線選択信号１１０→ワード線選択信号１１１→ワ
ード線選択信号１１２の順に順次ワード線選択信号が選
択出力され、このワード線選択信号に従って、ワードド
ライバ１８からは、順次ワード線駆動信号１１８、１１
９および１２０が選択出力されて、ブロック１のメモリ
セルアレイ２１のワード線Ｗ12、Ｗ13およびＷ14に入力
され、対応するメモリセル２３、２４および２５に対し
て、連続したアドレスのデータが書き込まれる。
【００１１】ここにおいて、ＣＰＵの高周波動作に対応
して、サイクルタイムを短縮することを考えるものとす
る。図４の動作タイミング図に示されるように、メモリ
セルに対してデータを書き込むまでの時間をＴW とし、
メモリセルにデータを書き込んだ後に、デジット線をイ
コライズ、プリチャージするまでのライトリカバリ・タ
イムをＴR とする。同じデジット線上のメモリセルに書
き込みを行う従来の技術によるバースト動作において
は、サイクル時間内にメモリセルに対する書き込みと、
デジット線のリカバリーを行わなければならないので、
次の条件式を満たすことが必要となる。
して、サイクルタイムを短縮することを考えるものとす
る。図４の動作タイミング図に示されるように、メモリ
セルに対してデータを書き込むまでの時間をＴW とし、
メモリセルにデータを書き込んだ後に、デジット線をイ
コライズ、プリチャージするまでのライトリカバリ・タ
イムをＴR とする。同じデジット線上のメモリセルに書
き込みを行う従来の技術によるバースト動作において
は、サイクル時間内にメモリセルに対する書き込みと、
デジット線のリカバリーを行わなければならないので、
次の条件式を満たすことが必要となる。
【００１２】 ＴCYC ≧ＴW ＋ＴR ……………………………（１） 或る製品における上記のＴW およびＴR の値は、それぞ
れ次式にて示される。
れ次式にて示される。
【００１３】 ＴW ＝５．６nsec 、 ＴR ＝５．９５nsec……（２） 従って、（１）式より、ＴCYC に対する条件式が得られ
る。
る。
【００１４】 ＴCYC ≧５．６nsec＋５．９５nsec ＝１１．５nsec …………………………（３） 上記（３）式を周波数の表示に換算すると、次式が得ら
れる。
れる。
【００１５】 ｆ≦１／ＴCYC ＝８６ＭＨｚ …………………（４） 即ち、図３の従来例においては、メモリセルに対する書
き込み時間ＴW と、デジット・リカバリ時間ＴR によ
り、バースト動作における周波数ｆの最高値が、上記
（４）式に示されるように制約される。
き込み時間ＴW と、デジット・リカバリ時間ＴR によ
り、バースト動作における周波数ｆの最高値が、上記
（４）式に示されるように制約される。
【００１６】
【発明が解決しようとする課題】上述した従来の半導体
記憶装置およびその制御方法においては、バーストモー
ド時において、メモリセルに対するデータの書き込みに
要する時間ＴW と、デジットリカバリー時間ＴR とによ
る影響を受けて、バースト動作の周波数の上限が制約さ
れるという欠点がある。
記憶装置およびその制御方法においては、バーストモー
ド時において、メモリセルに対するデータの書き込みに
要する時間ＴW と、デジットリカバリー時間ＴR とによ
る影響を受けて、バースト動作の周波数の上限が制約さ
れるという欠点がある。
【００１７】
【課題を解決するための手段】第１の発明の半導体記憶
装置は、複数のワード線と複数のデジット線対から成る
メモリセルにより構成されるメモリセルブロックを複数
備えて構成される半導体記憶装置において、外部からの
クロック信号およびバーストモード制御信号を入力し
て、バーストモード動作を制御する第１および第２のク
ロック信号を生成して出力するバーストモード制御クロ
ック発生手段と、デジット線対応の第１のアドレス信号
を入力してデコードし、前記第１のクロック信号を介し
て選択出力されるデコード出力を、前記第２のクロック
信号により制御されるバーストカウンターを介して、前
記メモリセルブロックを選択するためのブロック選択信
号として順次出力するブロック選択信号生成手段と、ワ
ード線対応の第２のアドレス信号を入力してデコード
し、前記第１のクロック信号を介して選択出力されるデ
コード出力を、前記メモリセルブロックに含まれるメモ
リセルアレイに対応するワード線選択信号として順次出
力するワード線選択手段と、バーストモード動作時にお
いて、前記ブロック選択信号およびワード線選択信号の
入力を受けて、前記複数のブロックに含まれる各メモリ
セルアレイのワード線を順次１ワード線ずづ選択して、
選択された当該ワード線に対応するメモリセルに対して
連続したアドレスのデータ書き込み／データ読み出しが
行われるように、所定のワード線駆動信号を選択して出
力するワード線駆動手段と、を前記複数のメモリセルブ
ロックに対応して備えることを特徴としている。
装置は、複数のワード線と複数のデジット線対から成る
メモリセルにより構成されるメモリセルブロックを複数
備えて構成される半導体記憶装置において、外部からの
クロック信号およびバーストモード制御信号を入力し
て、バーストモード動作を制御する第１および第２のク
ロック信号を生成して出力するバーストモード制御クロ
ック発生手段と、デジット線対応の第１のアドレス信号
を入力してデコードし、前記第１のクロック信号を介し
て選択出力されるデコード出力を、前記第２のクロック
信号により制御されるバーストカウンターを介して、前
記メモリセルブロックを選択するためのブロック選択信
号として順次出力するブロック選択信号生成手段と、ワ
ード線対応の第２のアドレス信号を入力してデコード
し、前記第１のクロック信号を介して選択出力されるデ
コード出力を、前記メモリセルブロックに含まれるメモ
リセルアレイに対応するワード線選択信号として順次出
力するワード線選択手段と、バーストモード動作時にお
いて、前記ブロック選択信号およびワード線選択信号の
入力を受けて、前記複数のブロックに含まれる各メモリ
セルアレイのワード線を順次１ワード線ずづ選択して、
選択された当該ワード線に対応するメモリセルに対して
連続したアドレスのデータ書き込み／データ読み出しが
行われるように、所定のワード線駆動信号を選択して出
力するワード線駆動手段と、を前記複数のメモリセルブ
ロックに対応して備えることを特徴としている。
【００１８】また、第２の発明の半導体記憶装置の制御
方法は、複数のワード線と複数のデジット線対から成る
メモリセルにより構成される複数のメモリセルブロック
に対応して、バーストモード動作時に、当該複数のメモ
リセルブロックに含まれるメモリセルに対して、連続し
たアドレスのデータ書き込み／データ読み出しを行う半
導体記憶装置の制御方法において、デジット線対応のア
ドレス信号より、前記メモリセルブロックを選択するた
めのブロック選択信号を生成するとともに、ワード線対
応のアドレス信号より、前記メモリセルブロックに含ま
れるメモリセルアレイに対応するワード線選択信号を出
力するステップと、前記ブロック選択信号およびワード
線選択信号の入力を受けて、前記複数のブロックに含ま
れる各メモリセルアレイのワード線を順次１ワード線ず
づ選択するように機能するワード線駆動信号を選択して
出力するステップと、前記ワード線駆動信号により選択
された各メモリセルブロックに含まれる当該ワード線に
対応するメモリセルに対して、連続したアドレスのデー
タ書き込み／データ読み出しを順次行うステップとを有
することを特徴としている。
方法は、複数のワード線と複数のデジット線対から成る
メモリセルにより構成される複数のメモリセルブロック
に対応して、バーストモード動作時に、当該複数のメモ
リセルブロックに含まれるメモリセルに対して、連続し
たアドレスのデータ書き込み／データ読み出しを行う半
導体記憶装置の制御方法において、デジット線対応のア
ドレス信号より、前記メモリセルブロックを選択するた
めのブロック選択信号を生成するとともに、ワード線対
応のアドレス信号より、前記メモリセルブロックに含ま
れるメモリセルアレイに対応するワード線選択信号を出
力するステップと、前記ブロック選択信号およびワード
線選択信号の入力を受けて、前記複数のブロックに含ま
れる各メモリセルアレイのワード線を順次１ワード線ず
づ選択するように機能するワード線駆動信号を選択して
出力するステップと、前記ワード線駆動信号により選択
された各メモリセルブロックに含まれる当該ワード線に
対応するメモリセルに対して、連続したアドレスのデー
タ書き込み／データ読み出しを順次行うステップとを有
することを特徴としている。
【００１９】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。
して説明する。
【００２０】図１は本発明の１実施形態を示すブロック
図である。図１に示されるように、本実施形態は、前述
の従来例の場合とは異なり、クロック信号１０１および
バーストモード制御信号１０２を入力して、クロック信
号１０３およびクロック信号１０４を出力するバースト
動作制御クロック発生回路１と、ワード線対応のアドレ
ス信号１０５および１０６をそれぞれ入力して、内部に
出力するアドレスバッファ２および３と、アドレスバッ
ファ２および３より出力されるアドレス信号をデコード
して出力するデコーダ４と、クロック信号１０３により
制御されて、当該デコード出力を一時的に保持し、ワー
ド線選択信号１０９〜１１２を出力するレジスタ５〜８
と、デジット線対応のアドレス信号１０７およひ１０８
をそれぞれ入力して、内部に出力するアドレスバッファ
９および１０と、アドレスバッファ９および１０より出
力されるアドレス信号を入力してデコードして出力する
デコーダ１１と、クロック信号１０３により制御され
て、当該デコード出力を一時的に保持するレジスタ１２
〜１５と、レジスタ１２〜１５より出力されるアドレス
信号をクロック信号１０４を介してカウントし、ブロッ
ク選択信号１１３〜１１６を選択出力するバーストカウ
ンター１６と、ブロック選択信号１１３〜１１６の入力
を受けて選択され、ワード線選択信号１０９〜１１２を
入力して各ブロックのメモリセルアレイに対するワード
線選択信号を出力するワードドライバ１７〜２０と、ワ
ード線Ｗ11〜Ｗ14、デジット線Ｄ11およびＤ12、メモリ
セル２２〜２５を含むブロック１のメモリセルアレイ２
１と、ワード線Ｗ21〜Ｗ24、デジット線Ｄ21および
Ｄ22、メモリセル２９〜３２を含むブロック２のメモリ
セルアレイ２８と、ワード線Ｗ31〜Ｗ34、デジット線Ｄ
31およびＤ32、メモリセル３６〜３９を含むブロック３
のメモリセルアレイ３５と、ワード線Ｗ41〜Ｗ44、デジ
ット線Ｄ41およびＤ42、メモリセル４３〜４６を含むブ
ロック４のメモリセルアレイ４２とを備えて構成され
る。
図である。図１に示されるように、本実施形態は、前述
の従来例の場合とは異なり、クロック信号１０１および
バーストモード制御信号１０２を入力して、クロック信
号１０３およびクロック信号１０４を出力するバースト
動作制御クロック発生回路１と、ワード線対応のアドレ
ス信号１０５および１０６をそれぞれ入力して、内部に
出力するアドレスバッファ２および３と、アドレスバッ
ファ２および３より出力されるアドレス信号をデコード
して出力するデコーダ４と、クロック信号１０３により
制御されて、当該デコード出力を一時的に保持し、ワー
ド線選択信号１０９〜１１２を出力するレジスタ５〜８
と、デジット線対応のアドレス信号１０７およひ１０８
をそれぞれ入力して、内部に出力するアドレスバッファ
９および１０と、アドレスバッファ９および１０より出
力されるアドレス信号を入力してデコードして出力する
デコーダ１１と、クロック信号１０３により制御され
て、当該デコード出力を一時的に保持するレジスタ１２
〜１５と、レジスタ１２〜１５より出力されるアドレス
信号をクロック信号１０４を介してカウントし、ブロッ
ク選択信号１１３〜１１６を選択出力するバーストカウ
ンター１６と、ブロック選択信号１１３〜１１６の入力
を受けて選択され、ワード線選択信号１０９〜１１２を
入力して各ブロックのメモリセルアレイに対するワード
線選択信号を出力するワードドライバ１７〜２０と、ワ
ード線Ｗ11〜Ｗ14、デジット線Ｄ11およびＤ12、メモリ
セル２２〜２５を含むブロック１のメモリセルアレイ２
１と、ワード線Ｗ21〜Ｗ24、デジット線Ｄ21および
Ｄ22、メモリセル２９〜３２を含むブロック２のメモリ
セルアレイ２８と、ワード線Ｗ31〜Ｗ34、デジット線Ｄ
31およびＤ32、メモリセル３６〜３９を含むブロック３
のメモリセルアレイ３５と、ワード線Ｗ41〜Ｗ44、デジ
ット線Ｄ41およびＤ42、メモリセル４３〜４６を含むブ
ロック４のメモリセルアレイ４２とを備えて構成され
る。
【００２１】即ち、本実施形態においては、バーストカ
ウンターが、ワード線選択信号１０９〜１１２の出力手
段としては用いられておらず、ブロック選択信号１１３
〜１１６の出力手段として用いられている点に、従来例
との差異がある。このようにバーストカウンタの配置を
修正することにより、バースト動作時においては、ブロ
ック選択信号としては、ブロック選択信号１１３→ブロ
ック選択信号１１４→ブロック選択信号１１５→ブロッ
ク選択信号１１６の順に選択されて、ワードドライバ１
７、１８、１９および２０に入力されることになり、こ
れによって、ブロックの選択はブロック１→ブロック２
→ブロック３→ブロック４という順に選択され、ワード
線についてはＷ11→Ｗ21→Ｗ31→Ｗ41、デジット線につ
いてはＤ11／Ｄ12→Ｄ21／Ｄ22→Ｄ31／Ｄ32→Ｄ41／Ｄ
42の順に選択されてゆくことになる。
ウンターが、ワード線選択信号１０９〜１１２の出力手
段としては用いられておらず、ブロック選択信号１１３
〜１１６の出力手段として用いられている点に、従来例
との差異がある。このようにバーストカウンタの配置を
修正することにより、バースト動作時においては、ブロ
ック選択信号としては、ブロック選択信号１１３→ブロ
ック選択信号１１４→ブロック選択信号１１５→ブロッ
ク選択信号１１６の順に選択されて、ワードドライバ１
７、１８、１９および２０に入力されることになり、こ
れによって、ブロックの選択はブロック１→ブロック２
→ブロック３→ブロック４という順に選択され、ワード
線についてはＷ11→Ｗ21→Ｗ31→Ｗ41、デジット線につ
いてはＤ11／Ｄ12→Ｄ21／Ｄ22→Ｄ31／Ｄ32→Ｄ41／Ｄ
42の順に選択されてゆくことになる。
【００２２】次に、図２（ａ）、（ｂ）、（ｃ）、
（ｄ）、（ｅ）、（ｆ）、（ｇ）、（ｈ）、（ｉ）、
（ｊ）、（ｋ）、（ｌ）、（ｍ）、（ｎ）、（ｏ）、
（ｐ）、（ｑ）および（ｒ）に示される、本実施形態の
バースト動作時のタイミング図を参照して、本実施形態
の書き込み動作について説明する。
（ｄ）、（ｅ）、（ｆ）、（ｇ）、（ｈ）、（ｉ）、
（ｊ）、（ｋ）、（ｌ）、（ｍ）、（ｎ）、（ｏ）、
（ｐ）、（ｑ）および（ｒ）に示される、本実施形態の
バースト動作時のタイミング図を参照して、本実施形態
の書き込み動作について説明する。
【００２３】前述の従来例の場合と同様に、外部からの
クロック信号１０１は、サイクルタイムＴCYC において
動作しており、当該クロック信号１０１の各立ち上がり
のタイミングを、それぞれＴ1 、Ｔ2 、Ｔ3 、Ｔ4 およ
びＴ5 とする（図２（ａ）参照）。バーストモード制御
信号１０２はＴ＝Ｔ1 の時には“Ｈ”レベル、Ｔ＝Ｔ2
以降においては“Ｌ”レベルになるものとすると（図２
（ｂ）参照）、サイクル１においては通常動作状態とな
って、外部のアドレス信号１０１がキャッシュメモリに
取り込まれ、サイクル２〜４においてはバーストモード
になる。なおサイクル１〜４を通して、外部からのアド
レス信号１０５、１０６、１０７および１０８は“Ｌ”
レベルであるものとする（図２（ｅ）参照）。
クロック信号１０１は、サイクルタイムＴCYC において
動作しており、当該クロック信号１０１の各立ち上がり
のタイミングを、それぞれＴ1 、Ｔ2 、Ｔ3 、Ｔ4 およ
びＴ5 とする（図２（ａ）参照）。バーストモード制御
信号１０２はＴ＝Ｔ1 の時には“Ｈ”レベル、Ｔ＝Ｔ2
以降においては“Ｌ”レベルになるものとすると（図２
（ｂ）参照）、サイクル１においては通常動作状態とな
って、外部のアドレス信号１０１がキャッシュメモリに
取り込まれ、サイクル２〜４においてはバーストモード
になる。なおサイクル１〜４を通して、外部からのアド
レス信号１０５、１０６、１０７および１０８は“Ｌ”
レベルであるものとする（図２（ｅ）参照）。
【００２４】サイクル１においては通常動作の状態にあ
るため、バーストモード制御信号１０２により、共に
“Ｌ”レベルのアドレス信号１０５および１０６が取り
込まれて、デコーダ４より出力されるデコード信号とし
ては、レジスタ５より出力されるワード線選択信号１０
９（“Ｈ”レベル）が選択されて、ワードドライバ１７
に入力される（図２（ｆ）参照）。また、共に“Ｌ”レ
ベルのアドレス信号１０７および１０８が取り込まれ
て、バーストカウンター１６からはブロック選択信号１
１３が出力されて（図２（ｇ）参照）、ワードドライバ
１７に送られる。これによりブロック１が選択され、ワ
ード線としては、ワードドライバ１７より出力されるワ
ード線駆動信号１１７が“Ｈ”レベルで出力されて（図
２（ｋ）参照）、当該ブロック１のメモリセルアレイ２
１におけるワード線Ｗ11が選択される。ワード線Ｗ11が
選択されることによりメモリセル２２が選択され、所定
の書き込みデータに従って、デジット線Ｄ11およびＤ12
のレベルは、図２（ｏ）に示されるように推移する。
るため、バーストモード制御信号１０２により、共に
“Ｌ”レベルのアドレス信号１０５および１０６が取り
込まれて、デコーダ４より出力されるデコード信号とし
ては、レジスタ５より出力されるワード線選択信号１０
９（“Ｈ”レベル）が選択されて、ワードドライバ１７
に入力される（図２（ｆ）参照）。また、共に“Ｌ”レ
ベルのアドレス信号１０７および１０８が取り込まれ
て、バーストカウンター１６からはブロック選択信号１
１３が出力されて（図２（ｇ）参照）、ワードドライバ
１７に送られる。これによりブロック１が選択され、ワ
ード線としては、ワードドライバ１７より出力されるワ
ード線駆動信号１１７が“Ｈ”レベルで出力されて（図
２（ｋ）参照）、当該ブロック１のメモリセルアレイ２
１におけるワード線Ｗ11が選択される。ワード線Ｗ11が
選択されることによりメモリセル２２が選択され、所定
の書き込みデータに従って、デジット線Ｄ11およびＤ12
のレベルは、図２（ｏ）に示されるように推移する。
【００２５】次に、サイクル２以降においては動作はバ
ーストモードの状態になっているので、バースト動作制
御クロック発生回路１よりクロック信号１０３が出力さ
れることはなく、また外部のアドレス信号も取り込まれ
ず、バースト動作制御クロック発生回路１より出力され
るクロック信号１０４の入力を介して、バーストカウン
タ１６からは、デコード信号が選択されて、ブロック選
択信号１１４→ブロック選択信号１１５→ブロック選択
信号１１６の順に、順次ブロック選択信号が出力され
（図２（ｈ）、（ｉ）、（ｊ）参照）、ワードドライバ
１８、１９および２０に順次入力される。これらのブロ
ック選択信号に従って、ワードドライバ１８、１９およ
び２０からは、順次ワード線駆動信号１２１→１２５→
１２９が選択出力されて、ブロック２、ブロック３およ
びブロック４におけるワード線Ｗ21、Ｗ31およびＷ41に
入力され、対応するブロック２のメモリセル２９、ブロ
ック３のメモリセル３６およびメモリセル４のメモリセ
ル４３に対して、連続したアドレスのデータが書き込ま
れる。
ーストモードの状態になっているので、バースト動作制
御クロック発生回路１よりクロック信号１０３が出力さ
れることはなく、また外部のアドレス信号も取り込まれ
ず、バースト動作制御クロック発生回路１より出力され
るクロック信号１０４の入力を介して、バーストカウン
タ１６からは、デコード信号が選択されて、ブロック選
択信号１１４→ブロック選択信号１１５→ブロック選択
信号１１６の順に、順次ブロック選択信号が出力され
（図２（ｈ）、（ｉ）、（ｊ）参照）、ワードドライバ
１８、１９および２０に順次入力される。これらのブロ
ック選択信号に従って、ワードドライバ１８、１９およ
び２０からは、順次ワード線駆動信号１２１→１２５→
１２９が選択出力されて、ブロック２、ブロック３およ
びブロック４におけるワード線Ｗ21、Ｗ31およびＷ41に
入力され、対応するブロック２のメモリセル２９、ブロ
ック３のメモリセル３６およびメモリセル４のメモリセ
ル４３に対して、連続したアドレスのデータが書き込ま
れる。
【００２６】ここにおいて、ＣＰＵの高周波動作に対応
して、サイクルタイムを短縮することを考える。図２の
動作タイミング図に示されるように、従来例の場合と同
様に、メモリセルに対してデータを書き込むまでの時間
をＴW とし、メモリセルにデータを書き込んだ後に、デ
ジット線をイコライズ、プリチャージするまでのライト
リカバリ・タイムをＴR とする。前述の従来例における
バースト動作においては、同じデジット線上のメモリセ
ルに書き込みを行っているので、サイクル時間内にメモ
リセルに対する書き込みと、デジット線のリカバリーを
行うことが必要条件であったが、本発明においては、ブ
ロック選択信号の出力回路として、バーストカウンタを
配置することにより、図２に示されるように、バースト
モード時において、連続して同じデジット線に対してデ
ータの書き込みが行われることがないので、同一のサイ
クル内において、メモリセルに対するデータ書き込みと
デジット線のリカバリを行うことが不要となり、デジッ
ト線のリカバリは、書き込み動作の次のサイクルにおい
て実施しても誤動作が生じることはない。従って、サイ
クルタイムＴCYC としては次式を満たすのみでよい。
して、サイクルタイムを短縮することを考える。図２の
動作タイミング図に示されるように、従来例の場合と同
様に、メモリセルに対してデータを書き込むまでの時間
をＴW とし、メモリセルにデータを書き込んだ後に、デ
ジット線をイコライズ、プリチャージするまでのライト
リカバリ・タイムをＴR とする。前述の従来例における
バースト動作においては、同じデジット線上のメモリセ
ルに書き込みを行っているので、サイクル時間内にメモ
リセルに対する書き込みと、デジット線のリカバリーを
行うことが必要条件であったが、本発明においては、ブ
ロック選択信号の出力回路として、バーストカウンタを
配置することにより、図２に示されるように、バースト
モード時において、連続して同じデジット線に対してデ
ータの書き込みが行われることがないので、同一のサイ
クル内において、メモリセルに対するデータ書き込みと
デジット線のリカバリを行うことが不要となり、デジッ
ト線のリカバリは、書き込み動作の次のサイクルにおい
て実施しても誤動作が生じることはない。従って、サイ
クルタイムＴCYC としては次式を満たすのみでよい。
【００２７】 ＴCYC ≧ＴW ……………………………………（５） 従来例の場合と同様に、或る製品におけるＴW ＝５．６
nsecに対しては、周波数ｆに対する条件式としては次式
が得られる。
nsecに対しては、周波数ｆに対する条件式としては次式
が得られる。
【００２８】 ｆ≦１／ＴCYC ＝１７８ＭＨｚ ………………（６） 即ち、本実施形態においては、前述の従来例に対比し
て、約２倍の高周波数動作が実現される。
て、約２倍の高周波数動作が実現される。
【００２９】
【発明の効果】以上説明したように、本発明は、ブロッ
ク選択信号の出力段をバーストカウンタにより形成し、
バーストモード時において、各ブロックにおけるワード
線を順次１ワード線ずづ選択して連続アドレスのデータ
書き込み／データ読み出しを行うことにより、同一サイ
クル内においてメモリセルに対するデータ書き込み／デ
ータ読み出しとデジット線のリカバリを行うことが不要
となり、これにより当該リカバリ時間を排除することが
可能となって、半導体記憶装置における高周波数動作を
著しく向上させることができるという効果がある。
ク選択信号の出力段をバーストカウンタにより形成し、
バーストモード時において、各ブロックにおけるワード
線を順次１ワード線ずづ選択して連続アドレスのデータ
書き込み／データ読み出しを行うことにより、同一サイ
クル内においてメモリセルに対するデータ書き込み／デ
ータ読み出しとデジット線のリカバリを行うことが不要
となり、これにより当該リカバリ時間を排除することが
可能となって、半導体記憶装置における高周波数動作を
著しく向上させることができるという効果がある。
【図１】本発明の１実施形態を示すブロック図である。
【図２】本実施形態におけるバーストモード時の動作タ
イミング図である。
イミング図である。
【図３】従来例を示すブロック図である。
【図４】従来例におけるバーストモード時の動作タイミ
ング図である。
ング図である。
１ バースト動作制御クロック発生回路 ２、３、９、１０ アドレスバッファ ４、１１ デコーダ ５〜８、１２〜１５ レジスタ １６、４９ バーストカウンター １７〜２０ ワードドライバ ２１、２８、３５、４２ メモリセルアレイ ２２〜２５、２９〜３２、３６〜３９、４３〜４６
メモリセル ２６、２７、３３、３４、４０、４１、４７、４８
ＭＯＳトランジスタ １０１、１０３、１０４ クロック信号 １０２ バーストモード制御信号 １０５〜１０８ アドレス信号 １０９〜１１２ ワード線選択信号 １１３〜１１６ ブロック選択信号 １１７〜１３２ ワード線駆動信号
メモリセル ２６、２７、３３、３４、４０、４１、４７、４８
ＭＯＳトランジスタ １０１、１０３、１０４ クロック信号 １０２ バーストモード制御信号 １０５〜１０８ アドレス信号 １０９〜１１２ ワード線選択信号 １１３〜１１６ ブロック選択信号 １１７〜１３２ ワード線駆動信号
Claims (2)
- 【請求項１】 複数のワード線と複数のデジット線対か
ら成るメモリセルにより構成されるメモリセルブロック
を複数備えて構成される半導体記憶装置において、 外部からのクロック信号およびバーストモード制御信号
を入力して、バーストモード動作を制御する第１および
第２のクロック信号を生成して出力するバーストモード
制御クロック発生手段と、 デジット線対応の第１のアドレス信号を入力してデコー
ドし、前記第１のクロック信号を介して選択出力される
デコード出力を、前記第２のクロック信号により制御さ
れるバーストカウンターを介して、前記メモリセルブロ
ックを選択するためのブロック選択信号として順次出力
するブロック選択信号生成手段と、 ワード線対応の第２のアドレス信号を入力してデコード
し、前記第１のクロック信号を介して選択出力されるデ
コード出力を、前記メモリセルブロックに含まれるメモ
リセルアレイに対応するワード線選択信号として順次出
力するワード線選択手段と、 バーストモード動作時において、前記ブロック選択信号
およびワード線選択信号の入力を受けて、前記複数のブ
ロックに含まれる各メモリセルアレイのワード線を順次
１ワード線ずづ選択して、選択された当該ワード線に対
応するメモリセルに対して連続したアドレスのデータ書
き込み／データ読み出しが行われるように、所定のワー
ド線駆動信号を選択して出力するワード線駆動手段と、 を前記複数のメモリセルブロックに対応して備えること
を特徴とする半導体記憶装置。 - 【請求項２】 複数のワード線と複数のデジット線対か
ら成るメモリセルにより構成される複数のメモリセルブ
ロックに対応して、バーストモード動作時に、当該複数
のメモリセルブロックに含まれるメモリセルに対して、
連続したアドレスのデータ書き込み／データ読み出しを
行う半導体記憶装置の制御方法において、 デジット線対応のアドレス信号より、前記メモリセルブ
ロックを選択するためのブロック選択信号を生成すると
ともに、ワード線対応のアドレス信号より、前記メモリ
セルブロックに含まれるメモリセルアレイに対応するワ
ード線選択信号を出力するステップと、 前記ブロック選択信号およびワード線選択信号の入力を
受けて、前記複数のブロックに含まれる各メモリセルア
レイのワード線を順次１ワード線ずづ選択するように機
能するワード線駆動信号を選択して出力するステップ
と、 前記ワード線駆動信号により選択された各メモリセルブ
ロックに含まれる当該ワード線に対応するメモリセルに
対して、連続したアドレスのデータ書き込み／データ読
み出しを順次行うステップと、 を有することを特徴とする半導体記憶装置の制御方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8014051A JP2970513B2 (ja) | 1996-01-30 | 1996-01-30 | 半導体記憶装置およびその制御方法 |
| US08/790,802 US5848023A (en) | 1996-01-30 | 1997-01-30 | Semiconductor memory device operable in burst mode and method of controlling the same |
| KR1019970002851A KR100253925B1 (ko) | 1996-01-30 | 1997-01-30 | 반도체 기억 장치 및 그 제어 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8014051A JP2970513B2 (ja) | 1996-01-30 | 1996-01-30 | 半導体記憶装置およびその制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09204781A true JPH09204781A (ja) | 1997-08-05 |
| JP2970513B2 JP2970513B2 (ja) | 1999-11-02 |
Family
ID=11850303
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8014051A Expired - Fee Related JP2970513B2 (ja) | 1996-01-30 | 1996-01-30 | 半導体記憶装置およびその制御方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5848023A (ja) |
| JP (1) | JP2970513B2 (ja) |
| KR (1) | KR100253925B1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6216180B1 (en) * | 1998-05-21 | 2001-04-10 | Intel Corporation | Method and apparatus for a nonvolatile memory interface for burst read operations |
| CN1280734C (zh) * | 2001-09-07 | 2006-10-18 | 皇家菲利浦电子有限公司 | 用于分段存取控制的控制装置和方法和具有该控制装置的视频存储器装置 |
| US6687180B2 (en) * | 2002-04-25 | 2004-02-03 | Micron Technology, Inc | Driver control circuit |
| KR101004666B1 (ko) | 2009-06-05 | 2011-01-04 | 주식회사 하이닉스반도체 | 버스트 오더 제어회로 및 제어방법 |
| US9384826B2 (en) * | 2014-12-05 | 2016-07-05 | Texas Instruments Incorporated | Circuits and methods for performance optimization of SRAM memory |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4542457A (en) * | 1983-01-11 | 1985-09-17 | Burroughs Corporation | Burst mode data block transfer system |
| KR100214435B1 (ko) * | 1990-07-25 | 1999-08-02 | 사와무라 시코 | 동기식 버스트 엑세스 메모리 |
| US5559990A (en) * | 1992-02-14 | 1996-09-24 | Advanced Micro Devices, Inc. | Memories with burst mode access |
| JPH07182863A (ja) * | 1993-12-22 | 1995-07-21 | Nec Corp | 内部アドレス生成回路 |
| JP2704113B2 (ja) * | 1994-04-26 | 1998-01-26 | 日本電気アイシーマイコンシステム株式会社 | データ処理装置 |
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1996
- 1996-01-30 JP JP8014051A patent/JP2970513B2/ja not_active Expired - Fee Related
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1997
- 1997-01-30 KR KR1019970002851A patent/KR100253925B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| KR100253925B1 (ko) | 2000-05-01 |
| KR970060223A (ko) | 1997-08-12 |
| US5848023A (en) | 1998-12-08 |
| JP2970513B2 (ja) | 1999-11-02 |
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