JP2963953B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2963953B2 JP2963953B2 JP63327064A JP32706488A JP2963953B2 JP 2963953 B2 JP2963953 B2 JP 2963953B2 JP 63327064 A JP63327064 A JP 63327064A JP 32706488 A JP32706488 A JP 32706488A JP 2963953 B2 JP2963953 B2 JP 2963953B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は同期型記憶部を内蔵する半導体集積回路に関
するものである。
するものである。
汎用音声信号処理プロセッサ（DSSP1）の処理能力を
向上させるためには効率の良いデータ転送、データ蓄積
が不可欠とされている。
向上させるためには効率の良いデータ転送、データ蓄積
が不可欠とされている。
第５図は例えば昭和60年度電子通信学会総合全国大会
において「DSSP1の２ポートデータRAM」に関して報告さ
れた２ポートRAMの動作タイミングを示すタイミング図
である。２ポートRAMからなる同期型記憶部は、汎用音
声信号処理プロセッサ（DSSP1）の４相クロックを用い
て、ビット線プリチャージ、ワード線駆動、センスアン
プ動作等を１マシンサイクル単位で行うが、具体的にそ
れらの各動作のタイミングを説明すると、サイクルT1に
おいてビット線等のプリチャージ動作、アドレス信号の
デコードを行う。サイクルT2においてビット線へのデー
タ読み出しのためのディスチャージを行い、このサイク
ルT2からサイクルT4までの間においてワード線駆動を行
う。またサイクルT3からサイクルT4においてセンスアン
プの動作、出力バッファの動作を行う。そして、これら
の動作時には各信号線に電流が流れて電力を消費する。
において「DSSP1の２ポートデータRAM」に関して報告さ
れた２ポートRAMの動作タイミングを示すタイミング図
である。２ポートRAMからなる同期型記憶部は、汎用音
声信号処理プロセッサ（DSSP1）の４相クロックを用い
て、ビット線プリチャージ、ワード線駆動、センスアン
プ動作等を１マシンサイクル単位で行うが、具体的にそ
れらの各動作のタイミングを説明すると、サイクルT1に
おいてビット線等のプリチャージ動作、アドレス信号の
デコードを行う。サイクルT2においてビット線へのデー
タ読み出しのためのディスチャージを行い、このサイク
ルT2からサイクルT4までの間においてワード線駆動を行
う。またサイクルT3からサイクルT4においてセンスアン
プの動作、出力バッファの動作を行う。そして、これら
の動作時には各信号線に電流が流れて電力を消費する。
第６図はこのような動作を行う同期型記憶部10のブロ
ック図である。同期型記憶部10には、サイクルT1の同期
信号SS1、サイクルT2の同期信号SS2、サイクルT3の同期
信号SS3及びサイクルT4の同期信号SS4が夫々入力され
る。また前記同期信号SS1はアドレス信号AD1のビットと
対応する複数のアドレスレジスタ30,30,30…へ入力され
ており、アドレスレジスタ30,30,30…は同期信号SS1に
同期して第１のアドレス信号AD1を取り込んで保持し、
また同期型記憶部10へ第２のアドレス信号AD2を入力す
るようになっている。
ック図である。同期型記憶部10には、サイクルT1の同期
信号SS1、サイクルT2の同期信号SS2、サイクルT3の同期
信号SS3及びサイクルT4の同期信号SS4が夫々入力され
る。また前記同期信号SS1はアドレス信号AD1のビットと
対応する複数のアドレスレジスタ30,30,30…へ入力され
ており、アドレスレジスタ30,30,30…は同期信号SS1に
同期して第１のアドレス信号AD1を取り込んで保持し、
また同期型記憶部10へ第２のアドレス信号AD2を入力す
るようになっている。
そして同期型記憶ブロック10は出力データDTを出力す
る。
る。
従来の半導体集積回路に内蔵している同期型記憶部は
前述したように構成されているから、１マシンサイクル
単位で供給されるクロックにより、入力されるアドレス
信号の変化に関係なく１マシンサイクルで動作する。即
ち、ビット線プリチャージ、アドレスデコード、ワード
線駆動、ビット線の電位変化によるセンスアンプ動作に
より、アドレスを読み出すための一連の動作を各マシン
サイクルで行っている。それ故、同期型記憶部がアクセ
スされず、入力アドレスが不変の場合あるいは繰り返し
同一アドレスの読出しを行っている場合にも毎回同じワ
ード線とビット線のディスチャージをする読み出し動作
を行っている。それにより、同期型記憶部が不必要な一
連の読み出し動作をして半導体集積回路における消費電
力が必要以上に大きいという問題がある。
前述したように構成されているから、１マシンサイクル
単位で供給されるクロックにより、入力されるアドレス
信号の変化に関係なく１マシンサイクルで動作する。即
ち、ビット線プリチャージ、アドレスデコード、ワード
線駆動、ビット線の電位変化によるセンスアンプ動作に
より、アドレスを読み出すための一連の動作を各マシン
サイクルで行っている。それ故、同期型記憶部がアクセ
スされず、入力アドレスが不変の場合あるいは繰り返し
同一アドレスの読出しを行っている場合にも毎回同じワ
ード線とビット線のディスチャージをする読み出し動作
を行っている。それにより、同期型記憶部が不必要な一
連の読み出し動作をして半導体集積回路における消費電
力が必要以上に大きいという問題がある。
本発明は斯かる問題に鑑み、消費電力が極めて少ない
同期型記憶部内蔵の半導体集積回路を提供することを目
的とする。
同期型記憶部内蔵の半導体集積回路を提供することを目
的とする。
本発明に係る半導体集積回路は、複数の同期信号とア
ドレス信号とが入力され、ビット線プリチャージ回路及
び行アドレスデコーダを有する同期型記憶部を内蔵する
半導体集積回路において、第１の同期信号でアドレスデ
ータを取り込む第１のレジスタと、前記第１の同期信号
の位相と異なる第２の同期信号で前記第１のレジスタの
保持データを取り込む第２のレジスタと、前記第１の同
期信号で前記第２のレジスタの保持データを取り込む第
３のレジスタと、前記第１の同期信号のタイミングで第
１のレジスタの保持データと第３のレジスタの保持デー
タとの一致、不一致を示す第１の制御信号を出力する第
１の制御回路と、前記第１の制御信号と第２の同期信号
との論理積に基づいて第２の制御信号を出力する第２の
制御回路とを備え、前記第２の制御信号を前記同期型記
憶部のビット線プリチャージ回路と行アドレスデコーダ
回路、あるいは行アドレスデコーダ回路へ入力し、前記
第２のレジスタの保持データであるアドレス信号を前記
同期型記憶部へ入力すべく構成してあることを特徴とす
る。
ドレス信号とが入力され、ビット線プリチャージ回路及
び行アドレスデコーダを有する同期型記憶部を内蔵する
半導体集積回路において、第１の同期信号でアドレスデ
ータを取り込む第１のレジスタと、前記第１の同期信号
の位相と異なる第２の同期信号で前記第１のレジスタの
保持データを取り込む第２のレジスタと、前記第１の同
期信号で前記第２のレジスタの保持データを取り込む第
３のレジスタと、前記第１の同期信号のタイミングで第
１のレジスタの保持データと第３のレジスタの保持デー
タとの一致、不一致を示す第１の制御信号を出力する第
１の制御回路と、前記第１の制御信号と第２の同期信号
との論理積に基づいて第２の制御信号を出力する第２の
制御回路とを備え、前記第２の制御信号を前記同期型記
憶部のビット線プリチャージ回路と行アドレスデコーダ
回路、あるいは行アドレスデコーダ回路へ入力し、前記
第２のレジスタの保持データであるアドレス信号を前記
同期型記憶部へ入力すべく構成してあることを特徴とす
る。
第１の制御回路は第１のレジスタの保持データと第３
のレジスタの保持データとの一致，不一致を示す第１の
制御信号を出力する。第２の制御回路は第１の制御信号
と第２の同期信号との論理積をとって第２の制御信号を
出力し、第２の制御信号を同期型記憶部のビット線プリ
チャージ回路と行アドレスデコーダ回路、あるいは行ア
ドレスデコーダ回路へ入力し、第２のレジスタの保持デ
ータであるアドレス信号を同期型記憶部へ入力する。
のレジスタの保持データとの一致，不一致を示す第１の
制御信号を出力する。第２の制御回路は第１の制御信号
と第２の同期信号との論理積をとって第２の制御信号を
出力し、第２の制御信号を同期型記憶部のビット線プリ
チャージ回路と行アドレスデコーダ回路、あるいは行ア
ドレスデコーダ回路へ入力し、第２のレジスタの保持デ
ータであるアドレス信号を同期型記憶部へ入力する。
これにより同期型記憶部は、保持データが一致の場合
には一連のデータ読み出し動作を行わない。
には一連のデータ読み出し動作を行わない。
以下本発明をその実施例を示す図面により詳述する。
第１図は本発明に係る半導体集積回路のブロック図であ
る。第１のアドレス信号AD1の各ビットに対応して第１
の制御回路たる複数の制御回路4,4,4…を設けており、
その制御回路4,4,4…には第１のアドレス信号AD1及び第
1,第２の同期信号SS10,SS20が入力されている。また前
記第２の同期信号SS20はANDゲート７の一入力端子へ入
力されている。
第１図は本発明に係る半導体集積回路のブロック図であ
る。第１のアドレス信号AD1の各ビットに対応して第１
の制御回路たる複数の制御回路4,4,4…を設けており、
その制御回路4,4,4…には第１のアドレス信号AD1及び第
1,第２の同期信号SS10,SS20が入力されている。また前
記第２の同期信号SS20はANDゲート７の一入力端子へ入
力されている。
前記制御回路4,4,4…の各出力たる第１の制御信号SC1
は第２の制御回路の一部である多入力端子を有するORゲ
ート６へ入力されており、その出力は第２の制御回路の
一部である前記ANDゲート７の他入力端子へ入力されて
いる。そしてANDゲート７の出力たる第２の制御信号SC2
は同期型記憶部10へ入力されている。また前記制御回路
4,4,4…の各出力たる第２のアドレス信号AD2はともに同
期型記憶部10へ入力されており、この同期型記憶部10は
出力データDTを出力するようにななっている。
は第２の制御回路の一部である多入力端子を有するORゲ
ート６へ入力されており、その出力は第２の制御回路の
一部である前記ANDゲート７の他入力端子へ入力されて
いる。そしてANDゲート７の出力たる第２の制御信号SC2
は同期型記憶部10へ入力されている。また前記制御回路
4,4,4…の各出力たる第２のアドレス信号AD2はともに同
期型記憶部10へ入力されており、この同期型記憶部10は
出力データDTを出力するようにななっている。
第２図は制御回路４の回路図であり、第1,第2,第３の
レジスタ12,13,14及びXORゲート15により構成されてい
る。そして第１のレジスタ12には第１の同期信号SS10及
び第１のアドレス信号AD1が入力され、その出力は第２
のレジスタ13及びXORゲート15の一入力端子へ入力され
ている。第２のレジスタ13には第２の同期信号SS20が入
力されており、この第２のレジスタ13から第２のアドレ
ス信号AD2が出力され、またその第２のアドレス信号AD2
は第３のレジスタ14へ入力されている。第３のレジスタ
14には前記第１の同期信号SS10が入力されており、その
出力はXORゲート15の他入力端子へ入力されている。XOR
ゲート15は第１の制御信号SC1を出力する。
レジスタ12,13,14及びXORゲート15により構成されてい
る。そして第１のレジスタ12には第１の同期信号SS10及
び第１のアドレス信号AD1が入力され、その出力は第２
のレジスタ13及びXORゲート15の一入力端子へ入力され
ている。第２のレジスタ13には第２の同期信号SS20が入
力されており、この第２のレジスタ13から第２のアドレ
ス信号AD2が出力され、またその第２のアドレス信号AD2
は第３のレジスタ14へ入力されている。第３のレジスタ
14には前記第１の同期信号SS10が入力されており、その
出力はXORゲート15の他入力端子へ入力されている。XOR
ゲート15は第１の制御信号SC1を出力する。
第３図は同期型記憶部10のブロック図である。この同
期型記憶部10は、Ｘデコーダ16,Yデコーダ18,Yセレクタ
20,ビット線プリチャージ回路21,メモリセルアレイ23及
び出力回路24により構成されている。そして第２のアド
レス信号AD2の各ビットがＸデコーダ16及びＹデコーダ1
8へ入力されている。また第２の制御信号SC2はＸデコー
ダ16及びビット線プリチャージ回路21へ入力されてい
る。ビット線プリチャージ回路21は各ビット線BLを介し
てメモリセルアレイ23と接続されている。Ｘデコーダ16
は各ワード線WLを介してメモリセルアレイ23と接続され
ている。メモリセルアレイ23は、Ｙデコーダ18からデコ
ード信号SDCが入力されているＹセレクタ20とビット線B
Lを介して接続されており、Ｙセレクタ20は出力回路24
と接続されている。そして出力回路24は出力データDTを
出力するようになっている。
期型記憶部10は、Ｘデコーダ16,Yデコーダ18,Yセレクタ
20,ビット線プリチャージ回路21,メモリセルアレイ23及
び出力回路24により構成されている。そして第２のアド
レス信号AD2の各ビットがＸデコーダ16及びＹデコーダ1
8へ入力されている。また第２の制御信号SC2はＸデコー
ダ16及びビット線プリチャージ回路21へ入力されてい
る。ビット線プリチャージ回路21は各ビット線BLを介し
てメモリセルアレイ23と接続されている。Ｘデコーダ16
は各ワード線WLを介してメモリセルアレイ23と接続され
ている。メモリセルアレイ23は、Ｙデコーダ18からデコ
ード信号SDCが入力されているＹセレクタ20とビット線B
Lを介して接続されており、Ｙセレクタ20は出力回路24
と接続されている。そして出力回路24は出力データDTを
出力するようになっている。
次にこのように構成した半導体集積回路の動作を第１
図，第２図及び第３図により説明する。
図，第２図及び第３図により説明する。
第１のアドレス信号AD1が制御回路4,4,4…へ入力され
ると、この制御回路4,4,4…では、第１のアドレス信号A
D1が第１の同期信号SS10に同期して第１のレジスタ12に
保持され、第１のレジスタ12の保持データは第２の同期
信号SS20に同期して第２のレジスタ13に保持される。ま
た、第２のレジスタ13のデータは第１の同期信号SS10に
同期して第３のレジスタ14に保持される。そして第２の
レジスタ13のデータは第２のアドレス信号AD2として出
力される。そして第１のレジスタ12のデータは第３のレ
ジスタ14のデータ、即ち１サイクル前に第１のレジスタ
12に保持されていたデータと排他的論理和が成立し、XO
Rゲート15は現サイクルと１サイクル前とのアドレスの
一致，不一致を示す第１の制御信号SC1を出力する。こ
こでは第２の制御信号SC2は、データが不一致の場合に
「Ｈ」、一致の場合「Ｌ」となる。制御回路4,4,4…の
出力のうち第１の制御信号SC1がORゲート６へ入力さ
れ、第２の同期信号SS20とORゲート６の出力とによりAN
Dゲート７の論理が成立して第１のアドレス信号AD1が現
サイクルと１サイクル前とで異なった場合にのみ第２の
制御信号SC2を同期型記憶部10へ入力する。
ると、この制御回路4,4,4…では、第１のアドレス信号A
D1が第１の同期信号SS10に同期して第１のレジスタ12に
保持され、第１のレジスタ12の保持データは第２の同期
信号SS20に同期して第２のレジスタ13に保持される。ま
た、第２のレジスタ13のデータは第１の同期信号SS10に
同期して第３のレジスタ14に保持される。そして第２の
レジスタ13のデータは第２のアドレス信号AD2として出
力される。そして第１のレジスタ12のデータは第３のレ
ジスタ14のデータ、即ち１サイクル前に第１のレジスタ
12に保持されていたデータと排他的論理和が成立し、XO
Rゲート15は現サイクルと１サイクル前とのアドレスの
一致，不一致を示す第１の制御信号SC1を出力する。こ
こでは第２の制御信号SC2は、データが不一致の場合に
「Ｈ」、一致の場合「Ｌ」となる。制御回路4,4,4…の
出力のうち第１の制御信号SC1がORゲート６へ入力さ
れ、第２の同期信号SS20とORゲート６の出力とによりAN
Dゲート７の論理が成立して第１のアドレス信号AD1が現
サイクルと１サイクル前とで異なった場合にのみ第２の
制御信号SC2を同期型記憶部10へ入力する。
一方、制御回路4,4,4…から出力される第２のアドレ
ス信号AD2はそのまま同期型記憶部10へ入力される。
ス信号AD2はそのまま同期型記憶部10へ入力される。
同期型記憶部10は第２の同期信号SS20と同期している
第２の制御信号SC2が入力されている場合のみ、前述し
た一連のデータ読み出し動作を行い、第１のアドレス信
号AD1が変化せず、即ち第２の制御信号SC2が「Ｌ」とな
っている場合は、そのようなデータの読み出し動作を行
わない。
第２の制御信号SC2が入力されている場合のみ、前述し
た一連のデータ読み出し動作を行い、第１のアドレス信
号AD1が変化せず、即ち第２の制御信号SC2が「Ｌ」とな
っている場合は、そのようなデータの読み出し動作を行
わない。
更に具体的な動作を同期型記憶部10の内部信号のタイ
ミングチャートを示した第４図について説明する。
ミングチャートを示した第４図について説明する。
この第４図においてMO,M1…M5のマシンサイクルは同
期型記憶部10の各動作を基準にして区切ってある。
期型記憶部10の各動作を基準にして区切ってある。
同期型記憶部10へ入力される第２のアドレス信号AD2
（第１図，第２図参照）はマシンサイクルMO,M1,M4,M5
のサイクル単位で変化し、マシンサイクルM2,M3,M4の３
サイクルは変化していない。そして現サイクルと１サイ
クル前との保持データの一致，不一致を示す第１の制御
信号SC1はマシンサイクルM2の第１の同期信号SS10に同
期して「Ｌ」になり、マシンサイクルM4の第１の同期信
号SS10に同期して「Ｈ」になる。この第１の制御信号SC
1と第２の制御信号SC2の論理積であり、同期型記憶部10
に対する同期信号である第２の制御信号SC2はマシンサ
イクルM3からM4の期間中「Ｌ」に保持される。そのため
その期間、ビット線BL,ワード線WLの電位は変化せずマ
シンサイクルM2のアドレスに対応するデータを出力し続
ける。同様に同期型記憶部10の出力データDTは、マシン
サイクルM2からM4の期間中、マシンサイクルM2のデータ
を出力し続ける。したがって、マシンサイクルM3,M4の
期間中、同期型記憶部10はビット線BL等に対するプリチ
ャージ動作、ワード線駆動、ビット線ディスチャージ、
センスアンプ動作の一連のデータ読み出し動作を行なわ
ない。
（第１図，第２図参照）はマシンサイクルMO,M1,M4,M5
のサイクル単位で変化し、マシンサイクルM2,M3,M4の３
サイクルは変化していない。そして現サイクルと１サイ
クル前との保持データの一致，不一致を示す第１の制御
信号SC1はマシンサイクルM2の第１の同期信号SS10に同
期して「Ｌ」になり、マシンサイクルM4の第１の同期信
号SS10に同期して「Ｈ」になる。この第１の制御信号SC
1と第２の制御信号SC2の論理積であり、同期型記憶部10
に対する同期信号である第２の制御信号SC2はマシンサ
イクルM3からM4の期間中「Ｌ」に保持される。そのため
その期間、ビット線BL,ワード線WLの電位は変化せずマ
シンサイクルM2のアドレスに対応するデータを出力し続
ける。同様に同期型記憶部10の出力データDTは、マシン
サイクルM2からM4の期間中、マシンサイクルM2のデータ
を出力し続ける。したがって、マシンサイクルM3,M4の
期間中、同期型記憶部10はビット線BL等に対するプリチ
ャージ動作、ワード線駆動、ビット線ディスチャージ、
センスアンプ動作の一連のデータ読み出し動作を行なわ
ない。
このような動作は同期型記憶部10のデータ読み出し時
の動作であるが、データの書き込み時の動作も同様にし
て行われる。
の動作であるが、データの書き込み時の動作も同様にし
て行われる。
なお、本実施例では同期型記憶部10にRAMを用いて説
明したがROMを用いても同様である。また第２の制御回
路は１つのORゲート６及び１つのANDゲート７の組合せ
で構成したが、他の論理ゲートによる組合せによって構
成してもよい。
明したがROMを用いても同様である。また第２の制御回
路は１つのORゲート６及び１つのANDゲート７の組合せ
で構成したが、他の論理ゲートによる組合せによって構
成してもよい。
以上詳述したように本発明の半導体集積回路は、それ
に内蔵する同期型記憶部へ入力すべき位相の異なる第1,
第２の同期信号を用いて、同様に入力されるアドレス信
号の現サイクルと１サイクル前のデータとが相異した場
合にのみ入力して、同期型記憶部が一連のデータ読み出
し動作を行う。一方、複数のサイクルにわたって、入力
されるアドレス信号が変化しない場合は、一連のデータ
読み出し動作を行わず、一連のデータ読み出し動作を必
要とせず、同期型記憶部を内蔵している半導体集積回路
の消費電力を減少させることができ、消費電力が少ない
優れた半導体集積回路を提供できる。
に内蔵する同期型記憶部へ入力すべき位相の異なる第1,
第２の同期信号を用いて、同様に入力されるアドレス信
号の現サイクルと１サイクル前のデータとが相異した場
合にのみ入力して、同期型記憶部が一連のデータ読み出
し動作を行う。一方、複数のサイクルにわたって、入力
されるアドレス信号が変化しない場合は、一連のデータ
読み出し動作を行わず、一連のデータ読み出し動作を必
要とせず、同期型記憶部を内蔵している半導体集積回路
の消費電力を減少させることができ、消費電力が少ない
優れた半導体集積回路を提供できる。
第１図は本発明に係る半導体集積回路のブロック図、第
２図及び第３図はその制御回路及び同期型記憶部のブロ
ック図、第４図は同期型記憶部の内部信号のタイミング
チャート、第５図は従来の半導体集積回路に内蔵してい
る同期型記憶部の動作のタイミングチャート、第６図は
同期型記憶部を内蔵している従来の半導体集積回路のブ
ロック図である。 4,4,4…４……制御回路、６……ORゲート、７……ANDゲ
ート、10……同期型記憶部、12……第１のレジスタ、13
……第２のレジスタ、14……第３のレジスタ、15……XO
Rゲート、16……Ｘデコーダ、18……Ｙデコーダ、20…
…Ｙセレクタ、21……ビット線プリチャージ回路、23…
…メモリセルアレイ、24……出力回路 なお、図中、同一符号は同一、又は相当部分を示す。
２図及び第３図はその制御回路及び同期型記憶部のブロ
ック図、第４図は同期型記憶部の内部信号のタイミング
チャート、第５図は従来の半導体集積回路に内蔵してい
る同期型記憶部の動作のタイミングチャート、第６図は
同期型記憶部を内蔵している従来の半導体集積回路のブ
ロック図である。 4,4,4…４……制御回路、６……ORゲート、７……ANDゲ
ート、10……同期型記憶部、12……第１のレジスタ、13
……第２のレジスタ、14……第３のレジスタ、15……XO
Rゲート、16……Ｘデコーダ、18……Ｙデコーダ、20…
…Ｙセレクタ、21……ビット線プリチャージ回路、23…
…メモリセルアレイ、24……出力回路 なお、図中、同一符号は同一、又は相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭59−124088（ＪＰ，Ａ) 特開 昭54−161876（ＪＰ，Ａ) 特開 昭61−165884（ＪＰ，Ａ) 特開 昭62−38595（ＪＰ，Ａ)
Claims (1)
- 【請求項１】複数の同期信号とアドレス信号とが入力さ
れ、ビット線プリチャージ回路及び行アドレスデコーダ
を有する同期型記憶部を内蔵する半導体集積回路におい
て、 第１の同期信号でアドレスデータを取り込む第１のレジ
スタと、前記第１の同期信号の位相と異なる第２の同期
信号で前記第１のレジスタの保持データを取り込む第２
のレジスタと、前記第１の同期信号で前記第２のレジス
タの保持データを取り込む第３のレジスタと、前記第１
の同期信号のタイミングで第１のレジスタの保持データ
と第３のレジスタの保持データとの一致、不一致を示す
第１の制御信号を出力する第１の制御回路と、前記第１
の制御信号と第２の同期信号との倫理積に基づいて第２
の制御信号を出力する第２の制御回路とを備え、前記第
２の制御信号を前記同期型記憶部のビット線プリチャー
ジ回路と行アドレスデコーダ回路、あるいは行アドレス
デコーダ回路へ入力し、前記第２のレジスタの保持デー
タであるアドレス信号を前記同期型記憶部へ入力すべく
構成してあることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63327064A JP2963953B2 (ja) | 1988-12-24 | 1988-12-24 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63327064A JP2963953B2 (ja) | 1988-12-24 | 1988-12-24 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02172094A JPH02172094A (ja) | 1990-07-03 |
| JP2963953B2 true JP2963953B2 (ja) | 1999-10-18 |
Family
ID=18194898
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63327064A Expired - Fee Related JP2963953B2 (ja) | 1988-12-24 | 1988-12-24 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2963953B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08241296A (ja) * | 1995-03-06 | 1996-09-17 | Mitsubishi Electric Corp | 半導体集積回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59124088A (ja) * | 1982-12-29 | 1984-07-18 | Fujitsu Ltd | 半導体記憶装置 |
-
1988
- 1988-12-24 JP JP63327064A patent/JP2963953B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02172094A (ja) | 1990-07-03 |
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