JPH07312085A

JPH07312085A - メモリ装置

Info

Publication number: JPH07312085A
Application number: JP6993195A
Authority: JP
Inventors: Theodore W Houston; ダブリュ．ヒューストンセオドア
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1994-03-28
Filing date: 1995-03-28
Publication date: 1995-11-28
Also published as: EP0675500A1; DE69522846D1; EP0675500B1; US5544101A; DE69522846T2

Abstract

(57)【要約】【目的】消費電力を減少したメモリ装置【構成】メモリ・アレイ（１２）、マルチプレクサ・
ブロック（１４）及び制御ブロック（１６）を含むメモ
リ装置（１０）を提供する。制御ブロック（１６）がメ
モリ・アレイ（１２）及びマルチプレクサ・ブロック
（１４）に結合される。制御ブロック（１６）は、所望
のメモリ・セルのデータ状態がマルチプレクサ・ブロッ
ク（１４）にあるラッチ・ブロック（３０₁…３０_i，
３２₁…３２ _j，３４₁，３４₂…及び３６）によって
保持されているかどうかをメモリ・アドレスから決定す
る様に作用し得ると共に、複数個のマルチプレクサ制御
信号（４４₁…４４_m）を発生する様に作用し得る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は全般的に電子装置の分
野、更に具体的に云えば改良されたメモリ装置及びその
構成方法に関する。

【０００２】

【従来の技術及び課題】ＳＲＡＭ，ＤＲＡＭ，ＲＯＭを
含むメモリ装置は、論理ビットの形でデータを記憶する
為に電子回路に広く用いられており、論理ビットは、メ
モリ・アドレスを使ってアクセスすることができる。一
般的に、メモリ・アドレスがメモリ装置に供給され、メ
モリ装置はメモリ・サイクルを実行して、メモリ・アド
レスに関連するメモリ装置内の場所からデータを供給し
たり或いはその場所にデータを記憶する。

【０００３】メモリ装置は種々の構成に従って作られて
いる。メモリ装置は、非常に多数のメモリ・セルを含む
メモリ・アレイを持つことがあり、各々のメモリ・セル
は１つの情報ビットを記憶する２つのデータ状態の内の
一方に設定することができる。メモリ・セルは行及び列
に分けて配置する場合が多く、この為、各々のメモリ・
セルは、行アドレス及び列アドレスを含む一意的なメモ
リ・アドレスによって参照することができる。一般的
に、行アドレスがワード線を選択し、このワード線はそ
の行にある各々のメモリ・セルの関連する列すなわちビ
ット線へのアクセスを可能にし、この場合、ビット線は
差分信号を伝送する様に対になっていることがある。大
形メモリはブロックに分割されていて、行アドレスが大
域ワード線を選択し、この大域ワード線が、ブロック・
アドレスに応答して、ブロック・ワード線に選択的に接
続されることがある。ブロック・アドレスは、特定の列
を選択するアドレスの一部分であるから、列アドレスの
一般項の中に含めることがある。普通、メモリ装置は読
取モード及び書込みモードで動作し、この為、メモリ装
置はメモリ読取サイクル及びメモリ書込みサイクルを実
行する。多くのメモリ装置では、行アドレスによって特
定された行にある悉くのメモリ・セルのデータ状態がメ
モリ読取サイクルの間にアクセスされる。この後、こう
云うデータ状態が列アドレスに従って多重化（マルチプ
レクス）され、メモリ・アドレスに対応するメモリ・セ
ルのデータ状態を表わす出力を発生する。１回のアクセ
スでデータ状態が出力されるメモリ・セルの数は、所定
のメモリの構成に左右される。典形的な構成は×１、×
４又は×８である。マルチプレクサ動作前のメモリ・ア
レイからの出力が、行アドレスに対応するメモリ・セル
の全部又は部分集合を表わす。普通、メモリ書込みサイ
クルはメモリ読取サイクルと同様に行なわれ、メモリ・
アドレスに対応するメモリ・セルのデータ状態が、メモ
リ装置に供給されたデータの値に従って設定される。メ
モリ装置は、読取及び書込みサイクルが１つ又は更に多
くのメモリ・セルから読取り又は記憶することができる
様に設計することができる。

【０００４】或るメモリ装置では、アドレス変化の検出
を利用して、メモリ・アドレスの変化を検出し、メモリ
・アドレスが十分に変化した時、全メモリ・サイクルを
開始する。行アドレスの変化を列アドレスの変化と区別
し、行アドレスが変化した時だけ、メモリ・アレイのア
クセスを開始することにより、低電力アクセス・モード
を実施することができる。この様な低電力アクセス・モ
ードの１つの形式は、行アドレスに対応するメモリ・セ
ルのデータ状態を表わすメモリ・アレイの出力をラッチ
することである。その時、列アドレスの変化を含むだけ
のメモリ・アドレスの変化は、メモリ・アレイをアクセ
スする代わりに、ラッチされたデータ状態をアクセスす
ることによって処理することができる。この低電力アク
セス・モードは、行アドレスが変化しない様なメモリ読
取サイクルでは、メモリ装置がメモリ・アレイをプリチ
ャージし、全部のメモリ・アドレスを復号することを防
止することにより、電力を節約する。

【０００５】各々の列のデータをラッチすることによっ
て、この低電力アクセス・モードが可能になるが、ラッ
チの配置を列のピッチに合せるのが困難であることがあ
る。更に、大形メモリでは、列から出力へのデータのマ
ルチプレクサ動作が幾つかの段で行なわれることがあ
る。マルチプレクサ内の複数個の段に亘ってデータを駆
動し、感知することは、この様な低電力アクセス・モー
ドでも、電力を消費する。これは、アクセス時間を短縮
する為にマルチプレクサ動作に差分信号を使う場合、特
にそうである。

【０００６】メモリ・アレイの出力の感知は電力を消費
し、大形メモリ・アレイを持つメモリ装置では電力消費
の問題が起こる原因になることがある。出力のマルチプ
レクサ動作の前にメモリ・アレイの出力を感知すること
は、列線の駆動、並びにメモリ・アレイの幅に等しいセ
ンスアンプの作動を必要とすることがある。例えば、２
５６行及び２５６列を持つ６４ｋビットＲＡＭは、１つ
の行内にある悉くのメモリ・セルのデータ状態を感知す
る為に２５６個のセンスアンプを必要とする。行アドレ
スが変化しないメモリ・アクセス・サイクルでも、２５
６個の列を駆動しなければならないし、２５６個のセン
スアンプを作動しなければならないので、電力を消費す
る。更に、メモリ・アレイの出力が差分信号として構成
されていてマルチプレクサ動作にかけられると、センス
アンプは、マルチプレクサに対する各々の入力とペアに
なっていなければならないので、やはり電力を消費す
る。こう云う装置を駆動することは、行アドレスが変化
しない低電力アクセス・モードでも、電力消費を招く。
この電力消費は、メモリ装置にとっては消費する電力が
できるだけ少ないことが望ましいことであるので、問題
である。

【０００７】

【課題を解決する為の手段及び作用】従って、消費電力
の小さい改良されたメモリ装置に対する要望が起こって
いる。この発明では、従来のメモリ装置に伴う欠点及び
問題を実質的になくすか又は減らす様なメモリ装置を提
供する。この発明の一実施例では、複数個のメモリ・セ
ルで構成されたメモリ・アレイを持つメモリ装置を提供
する。メモリ・アレイは、メモリ・アドレスに応答し
て、複数個のメモリ・アレイ出力を発生する様に作用し
得る。各々のメモリ・アレイ出力があるメモリ・セルの
データ状態を表わす。メモリ装置は、少なくとも１つの
段で構成された少なくとも１つのラッチ・ブロックを持
つマルチプレクサ・ブロックをも有する。マルチプレク
サ・ブロックが複数個のメモリ・アレイ出力に結合され
る。マルチプレクサ・ブロックは、複数個のマルチプレ
クサ制御信号に応答して、メモリ・アドレスに対応する
所望のメモリ・セルのデータ状態を表わすマルチプレク
サ・ブロック出力を発生する様に作用し得る。各々のラ
ッチ・ブロックは、複数個の入力信号を受取る様に作用
し得ると共に、複数個のデータ状態を保持する様に作用
し得ると共に、出力信号を発生する様に作用し得る。制
御ブロックがメモリ・アレイ及びマルチプレクサ・ブロ
ックに結合される。制御ブロックは、所望のメモリ・セ
ルのデータ状態が、マルチプレクサ・ブロックにあるラ
ッチ・ブロックによって保持されているかどうかをメモ
リ・アドレスから決定する様に作用し得ると共に、複数
個のマルチプレクサ制御信号を発生する様に作用し得
る。

【０００８】この発明の別の実施例では、メモリ装置を
構成する方法が、多数の工程で構成される。最初の工程
は、複数個のメモリ・セルで構成されていて複数個のメ
モリ・アレイ出力を持つメモリ・アレイを用意すること
を含む。次の工程は、少なくとも１つの段で構成された
少なくとも１つのラッチ・ブロックで構成されていて、
マルチプレクサ・ブロック出力を持つマルチプレクサ・
ブロックを用意することを含む。各々のラッチ・ブロッ
クが複数個の入力信号を受取る様に作用し得ると共に、
複数個のデータ状態を保持する様に作用し得、出力信号
を発生する様に作用し得る。次の工程が、マルチプレク
サ・ブロックを複数個のメモリ・アレイ出力に接続する
ことを含む。最後の工程が、制御ブロックをメモリ・ア
レイ及びマルチプレクサ・ブロックに接続することを含
む。制御ブロックは、メモリ・アドレスを復号して、メ
モリ・アドレスが対応するのはどの所望のメモリ・セル
であるかを決定する様に作用し得ると共に、所望のメモ
リ・セルのデータ状態がマルチプレクサ・ブロックにあ
るラッチ・ブロックに記憶されているかどうかをメモリ
・アドレスから決定する様に作用し得、所望のメモリ・
セルのデータ状態に対応するマルチプレクサ・ブロック
出力のデータ状態を設定し、マルチプレクサ・ブロック
を制御する様に作用し得る。この発明並びにその利点
は、以下図面について説明するところから更に完全に理
解されよう。図面全体に亘り、同様の部分には同じ参照
記号を用いている。

【０００９】

【実施例】図１はこの発明に従って構成されたメモリ装
置を全体的に１０で示したブロック図である。メモリ装
置１０が、全体を１２で示したメモリ・アレイと、全体
を１４で示したマルチプレクサ・ブロックと、メモリ制
御ブロック１６と、全体を１８で示した出力ブロックと
で構成される。図示の様に、行アドレス及び列アドレス
で構成されるメモリ・アドレスが、メモリ制御ブロック
１６及びメモリ・アレイ１２に供給される。

【００１０】メモリ・アレイ１２はメモリ・セル・アレ
イ２０で構成される。メモリ・セル・アレイ２０が、行
及び列に分けて配置された複数個のメモリ・セルを有す
る。メモリ・セル・アレイ２０は、任意の適当な形で配
置された任意の適当な数のメモリ・セルを持っていてよ
い。一実施例のメモリ・アレイ１２は、２５６行及び２
５６列のメモリ・セルを持つ６４ｋビットのメモリ・セ
ル・アレイで構成される。プリチャージ及びタイミング
回路２２が図示の様にメモリ・セル・アレイ２０に結合
されている。行復号器２４及び列復号器２６が図示の様
にメモリ・セル・アレイ２０に結合されている。メモリ
・アレイ１２は多数のメモリ・アレイ出力２８₁，２８
₂，…２８_n-1及び２８_nを有する。これらのｎ個のメ
モリ・アレイ出力が、メモリ・セル・アレイ２０にある
ｎ個のメモリ・セルのデータ状態を表わす。

【００１１】マルチプレクサ・ブロック１４は、図示の
様に多数の段に分けて配置された多数のラッチ・ブロッ
クで構成される。一実施例では、各々のラッチ・ブロッ
クは、そのラッチ・ブロックの出力に対応するラッチを
有する。この発明のこの実施例の１つの可能性として、
図２ａに示す様に、複数個のセンスアンプ及びラッチで
構成される。この発明の別の実施例では、マルチプレク
サ・ブロック１４にある各々のラッチ・ブロックは、そ
のラッチ・ブロックに対する入力の数と同数の複数個の
ラッチ・セルで構成される。この発明の一実施例では、
各々のラッチ・セルが、図２ｃに示す様に、ラッチ及び
センスアンプで構成される。

【００１２】ラッチ・ブロック３０₁乃至ラッチ・ブロ
ック３０_iがマルチプレクサ・ブロック１４の第１段を
構成する。ラッチ・ブロック３０₁がメモリ・アレイ出
力２８₁及び２８₂に結合される。ラッチ・ブロック３
０_iが最後の２つのメモリ・アレイ出力２８_n-1及び２
８_nに結合される。図示の様に、第１段のラッチ・ブロ
ックは、ｉに等しい数のラッチ・ブロックで構成され
る。第１段にあるラッチ・ブロックの数は、全てのメモ
リ・アレイ出力２８₁乃至２８_nを受取る様に結合され
た任意の適当な数であってよい。

【００１３】第２段のラッチ・ブロックがラッチ・ブロ
ック３２₁乃至ラッチ・ブロック３２_jで構成される。
第２段にあるラッチ・ブロックの数ｊは、第２段にある
ｊ個のラッチ・ブロックの各々に対する入力の数によっ
て左右される。図１に示す実施例では、各々のラッチ・
ブロックが前段から２つの出力を受取る。従って、第２
段にあるラッチ・ブロックの数ｊは、第１段にあるラッ
チ・ブロックの数ｉの半分に等しい。マルチプレクサ・
ブロック１４は、任意の適当な数のラッチ・ブロックの
段を含むことができる。

【００１４】マルチプレクサ・ブロック１４は２つの最
終段を有する。最後より１つ前の段は、ラッチ・ブロッ
ク３４₁及びにラッチ・ブロック３４₂を含み、最終段
は図示の様に結合されたラッチ・ブロック３６を含む。
マルチプレクサ・ブロック１４の最終段にあるラッチ・
ブロック３６の出力がマルチプレクサ・ブロック出力３
８を含む。図１の実施例では、マルチプレクサ・ブロッ
ク１４にある全てのラッチ・ブロックが２つの入力を受
取り、１つの出力を発生し、マルチプレクサ・ブロック
１４はｍ段を含む。この発明の別の実施例では、ラッチ
・ブロックは何れもメモリ・アレイ１２のメモリ・アレ
イ出力２８₁乃至２８_nの内の３つ又は更に多くを受取
る。各々のラッチ・ブロックが同じ数の入力を持つとい
う制約はない。更に、マルチプレクサはラッチ形及び非
ラッチ形素子を混ぜ合せてもよい。更に、入力に逐次的
な番号を付けることは、前段又はメモリ・アレイ１２の
列からの出力に何等かの特定の順序があることを意味す
るものではない。

【００１５】メモリ制御ブロック１６はメモリ制御信号
４０，４１，４２を発生すると共に、マルチプレクサ制
御信号４４を発生する。メモリ制御信号４０がプリチャ
ージ及びタイミング回路２２に供給される。メモリ制御
信号４１が行復号器２４に結合され、メモリ制御信号４
２が列復号器２６に結合される。マルチプレクサ制御信
号４４がマルチプレクサ・ブロック１４の各段に対する
マルチプレクサ制御信号を含む。図１に示す様に、マル
チプレクサ制御信号４４はマルチプレクサ制御信号４４
₁乃至マルチプレクサ制御信号４４_mを含む。マルチプ
レクサ制御信号４４₁が第１段にあるラッチ・ブロック
３０₁乃至ラッチ・ブロック３０_iに結合され、マルチ
プレクサ制御信号４４₂は図示の様に、第２段にあるラ
ッチ・ブロック３２₁乃至３２_jに結合される。マルチ
プレクサ制御信号４４_m-1が、図示の様にラッチ・ブロ
ック３４₁及び３４₂に結合され、マルチプレクサ制御
信号４４_mがラッチ・ブロック３６に結合される。

【００１６】この発明の一実施例では、メモリ・アレイ
出力２８₁乃至２８_nが差分信号であり、マルチプレク
サ・ブロック１４にある各々のラッチ・ブロックの出力
が差分信号である。差分信号は、ラッチ・ブロック出力
の全て又は部分集合に使うことができる。

【００１７】出力ブロック１８は入力／出力バッファ５
０を含む。入力／出力バッファ５０がマルチプレクサ・
ブロック出力３８及び入力データ・ビットＤに結合され
る。入力／出力バッファ５０は出力データ・ビットＱを
発生する。この代わりに、別々の入力及び出力通路を使
ってもよい。或るメモリは、データの入出力に共通の入
出力（Ｉ／Ｏ）ピンが使われる様に構成されている。こ
う云うメモリでは、バッファが入力／出力（Ｉ／Ｏ）バ
ッファと呼ばれる。他のメモリの構成では、データの入
力及び出力に別々のピンが使われる。何れの場合も、メ
モリ・アレイからバッファへ、並びバッファからメモリ
・アレイへのデータの伝送及びマルチプレクサ動作に共
通のバスを使うことができたり、できなかったりする。
何れにせよ、一般的に、入力データと出力データに対す
るバスを駆動するには、別々の回路が使われる。この発
明の考えは、出力データのマルチプレクサ作用に関係し
ており、共通のＩ／Ｏバス及び／又は共通のＩ／Ｏバッ
ファが使われるか使われないかに関係なく用いることが
できる。

【００１８】メモリ装置１０は、メモリ・アドレスに対
応するメモリ・セルのデータ状態をデータ出力Ｑとして
発生するように作用すると共に、メモリ・アドレスに対
応するメモリ・セルのデータ状態を設定することによ
り、データ入力Ｄを記憶するように作用する。

【００１９】メモリ・アレイ１２は、行アドレスに対応
するメモリ・セル・アレイ２０の１行にあるメモリ・セ
ルのデータ状態を発生する様に作用する。図示の様に、
行アドレス及び列アドレスが行復号器２４及び列復号器
２６に供給される。メモリ・アレイ１２は、行復号器２
４及び列復号器２６に応答して、行アドレス及び列アド
レスに対応するメモリ・セル・アレイ２０内のメモリ・
セルのデータ状態を発生する。メモリ・アレイ１２は、
メモリ・セル・アレイ２０の指示された行にあるメモリ
・セルのデータ状態の全部又は部分集合を、メモリ・ア
レイ出力２８₁乃至２８_nとして供給する様に作用し得
る。この発明の図示の実施例では、メモリ・アレイ１２
がｎ個のメモリ・アレイ出力２８₁乃至２８_nを発生す
る。

【００２０】メモリ制御ブロック１６が、メモリ制御信
号４０，４１，４２を発生する様に作用する。メモリ制
御ブロック１６は、メモリ制御信号４０を用いてプリチ
ャージ及びタイミング回路２２を制御する。メモリ制御
ブロック１６は、夫々メモリ制御信号４１及びメモリ制
御信号４２を用いて、行復号器２４及び列復号器２６を
制御する。メモリ制御ブロック１６は、マルチプレクサ
制御信号４４₁乃至４４_mを含むマルチプレクサ制御信
号４４を発生する様に作用する。メモリ制御ブロック１
６は、マルチプレクサ制御信号４４₁乃至４４_mを用い
て、マルチプレクサ・ブロック１４にある各段の動作を
制御する。

【００２１】マルチプレクサ・ブロック１４は、メモリ
・アレイ出力２８₁乃至２８_nを多重化して、マルチプ
レクサ・ブロック出力３８を発生する様に作用する。マ
ルチプレクサ・ブロック出力３８は、メモリ装置１０に
供給されたメモリ・アドレスに対応するメモリ・セルの
データ状態を表わす。前に述べた様に、マルチプレクサ
・ブロックは、多数の段で構成された多数のラッチ・ブ
ロックを含むことができる。ラッチ・ブロックは、メモ
リ・アレイ出力２８₁乃至２８_nが多重化されて、マル
チプレクサ・ブロック出力３８を定める様に構成されて
いる。メモリ・アレイ出力２８₁乃至２８_nの内の１つ
が、メモリ・アドレスに対応するメモリ・セルのデータ
状態を表わす。マルチプレクサ・ブロック１４は、適当
なデータ状態を選択し、そのデータ状態をマルチプレク
サ・ブロック出力３８として発生する様に作用する。

【００２２】マルチプレクサ・ブロック１４は、メモリ
・アレイ１２から供給された多数のメモリ・アレイ出力
のデータ状態を多重化して、出力ブロック１８に供給さ
れるマルチプレクサ・ブロック出力３８を定める様に動
作する。出力データ・ビットの数は任意の適当な数であ
ってよく、例として、図では１ビットとして示されてい
る。その代案の１つは、並列出力路を持つ多重ビット出
力である。

【００２３】各々のラッチ・ブロックが少なくとも１つ
の入力と出力を持つ。入力の数は、所定の段で行なおう
とする多重化の程度に関係する。１つの入力しかなけれ
ば、ラッチ・ブロックはリレーとして動作する。図１で
は、各々のラッチ・ブロックが２つの入力を持つ。これ
は、各々の段で行なおうとする多重化が２倍であるから
である。この発明の一実施例では、ラッチ・ブロックは
その出力をラッチする様に作用し得る。１つの実施例が
図２ａに示されており、この図で、各々のラッチ・ブロ
ックが、１つのラッチと少なくとも１つの入力を含み、
各々の入力にセンスアンプが付設されている。別の実施
例では、ラッチ・ブロックは各々の入力をラッチする様
に作用し得る。この実施例に考えられる一例が図２ｃに
示されており、この場合、ラッチ・ブロックはセンスア
ンプと、各々の入力に付設されたラッチとで構成され
る。この各々の実施例で、ラッチ・ブロックは入力を多
重化して出力を発生する様に作用し得る。更にラッチ・
ブロックは、ラッチされたデータから出力を発生する様
に作用し得る。

【００２４】マルチプレクサ・ブロック１４の動作が、
メモリ制御ブロック１６から供給されるマルチプレクサ
制御信号４４によって制御される。マルチプレクサ制御
信号４４₁乃至４４_mが、マルチプレクサ・ブロック１
４にあるラッチ・ブロック内のラッチ・セルの動作を制
御する。ラッチ・ブロックを制御する一実施例は、マル
チプレクサ制御信号４４が、そのラッチ・セルに対する
入力が列のアドレスに対応する場合だけ、各々のラッチ
・セルがデータ状態をラッチする様に、ラッチ・ブロッ
クを制御する様に作用する。別の実施例では、マルチプ
レクサ制御信号４４が、各々のラッチ・セルが常にラッ
チ・セルに対する入力のデータ状態をラッチする様に、
ラッチ・ブロックを制御する様に作用する。マルチプレ
クサ制御信号４４₁乃至４４_mが、マルチプレクサ段１
４にある各々のラッチ・ブロックの出力、並びにラッチ
・セルによるデータ状態のラッチ作用を制御する。

【００２５】出力ブロック１８が、メモリ装置１０から
のデータ出力を発生すると共に、メモリ装置１０に対す
るデータ入力を受取る様に作用する。入力／出力バッフ
ァ５０が、マルチプレクサ・ブロック出力３８のデータ
状態を感知して、マルチプレクサ・ブロック出力３８の
データ状態を表わす出力データ・ビットＱを発生する様
に作用する。入力／出力バッファ５０は、入力データ・
ビットＤのデータ状態を感知して、このデータ状態をマ
ルチプレクサ・ブロック出力３８のラッチ・ブロック３
６に供給する様にも作用する。前に述べた様に、別々の
入力及び出力経路を使うことができる。

【００２６】この発明の一実施例では、マルチプレクサ
・ブロック１４は、入力／出力バッファ５０をメモリ・
アレイ１２に接続して、データ入力ビットをメモリ・セ
ル・アレイ２０内の或るメモリ・セルのデータ状態とし
て記憶することができる様にも作用し得る。データを発
生する代わりにデータを記憶する様に動作する時、メモ
リ制御ブロック１６がマルチプレクサ・ブロック１４内
のラッチ・ブロックを制御して、メモリ・アレイ出力２
８₁乃至２８_nの内の適当な１つが入力データ・ビット
Ｄのデータ状態に設定される様にする。この実施例で
は、入力データを中間のマルチプレクサ・ラッチにラッ
チして、これらのラッチからのその後の出力の為に利用
することができる様にすることができる。

【００２７】この発明の技術的な利点は、マルチプレク
サ・ブロック１４におけるデータ状態のラッチ作用であ
る。メモリ装置を半導体チップの集積回路に作る時、ス
ペースが制限されることがある。マルチプレクサ・ブロ
ック１４にあるラッチ・ブロックの数並びに段の数は、
この利用し得るスペースに適当になる様に設計すること
ができる。従来の或るメモリ装置は、各々の列にセンス
・アンプ及びラッチを持っている。これはメモリ・アレ
イのピッチに嵌め込むのが困難であることがある。この
発明の考えとして、任意の数の列を第１のラッチ・ブロ
ックに多重化することができる。第１のラッチ・ブロッ
クより前のこの初期の多重化作用は、１段又は多段のマ
ルチプレクサ作用で行なうことができる。

【００２８】メモリ・アクセスでは、出力としてデータ
・ビットが供給されるよりも、内部では一層多くのメモ
リ・セルがアクセスされるのが普通である。この発明の
この技術的な利点として、余分のメモリ・セルのデータ
状態の少なくとも或る部分集合をラッチしておいて、メ
モリ・アレイからする場合よりも一層少ない電力で、こ
の後一層速くアクセスすることができる。上流側のアド
レスが変化しない時、アドレスされたデータ状態を保持
するラッチより上流側の装置を作動しないことにより、
消費電力が減少する。更に上流側までラッチが使われゝ
ば、ラッチされるデータのアドレス範囲が一層広くな
る。一層下流側までになれば、ラッチされたデータをア
クセスする時の電力の節約が一層大きくなる。各々の多
重化段でラッチを構成することができ、こうして必要に
応じて相異なる段で装置が作動される様にすることがで
きる。

【００２９】ラッチは所望の多重化レベルで構成するこ
とができる。この代わりに、ラッチは最初の多重化段だ
けで構成するか、最後の多重化段だけで構成するか、或
いは中間の多重化段だけで構成するか、或いは任意の選
ばれた集合の多重化段で構成することができる。キャッ
シュ・メモリを持つシステムに於ける様に、又は命令順
序を検索する時の様に、アドレスが逐次的に変化する様
な何組かのメモリ・アクセスが行なわれる可能性のある
様なメモリ装置の用途では、ラッチに記憶される情報が
逐次的なアドレスに対するものである様に、アドレスの
順序進行及びマルチプレクサ動作が構成されている場
合、ラッチにあるデータをアクセスする可能性が高い。
これは、最後の多重化段にだけあるラッチの様に、極く
少ないラッチしかない場合でも、成立する。

【００３０】この為、この発明の一実施例は、メモリ・
アドレスにある最下位ビット、即ち最も頻繁に変化する
ビットによってラッチのアドレスを定める。例えば、６
４ｋのメモリは２５６行及び２５６列で構成することが
でき、アドレス・ビットａ０−ａ７が列を特定し、アド
レス・ビットａ８−ａ１５が行を特定する。更に、列は
３段階に多重化することができる。即ち、２５６ビット
から３２ビットへ、そこから４ビットに、そして最後の
１ビットの出力に多重化することができる。ラッチがマ
ルチプレクサの４ビット段に配置され、アドレス・ビッ
トａ０及びａ１がこれらの４ビットの中での位置を特定
する場合、アドレス・ビットａ０及びａ１が最も頻繁に
変更される場合、電力の節約が最大になる。ラッチが３
２ビットの多重化段にだけ設けられ、アドレス・ビット
ａ０乃至ａ４がこれらの位置を特定する場合、アドレス
が順次のサイクルでビットａ０乃至ａ４だけで変化する
時、電力の節約が得られる。この２番目の場合、最初の
場合の様に、最後の多重化段にラッチがあった場合ほ
ど、１サイクルでの電力の節約は大きくないが、低電力
モードが一層大きなアドレス空間に及ぶ。ラッチをマル
チプレクサの両方の段に配置して、回路の複雑さ及び面
積は幾分犠牲になるが、一層広いアドレス空間に対する
低電力モード及びこのアドレス空間の一部分に対する最
低電力と云う両方の場合の利点を達成することができ
る。

【００３１】メモリが従来の配置に従うＩ／Ｏピンを持
つ場合、この発明の一実施例は、ラッチのアドレス空間
を最下位アドレス・ビット（複数）によって定める。メ
モリをシステムに使う場合、この発明の一実施例では、
ラッチのアドレス空間を最も頻繁に変更されるアドレス
・ビットによって定め、変更の頻度が最高のものは、マ
ルチプレクサ・ブロック内で最も下流側のラッチに対応
する。

【００３２】この発明は、マルチプレクサ・ブロック１
４にラッチを持っていて、消費電力を減らすメモリ装置
アーキテクチュアを教示する。マルチプレクサ・ブロッ
ク１４に差分信号を使う時に電力の節約は一層大きくな
るが、差分信号を使うか使わないかに関係なく、消費電
力が減少する。この発明のメモリ装置アーキテクチュア
が全てのメモリに対して有利であるが、大形セル・アレ
イを使って構成されるメモリに対して特に有利である。

【００３３】この発明の技術的な利点は、マルチプレク
サ・ブロック１４に差分信号と共にラッチを使うことで
ある。差分信号を使うことにより、バスでの一杯の信号
の振れの必要をなくすことにより、特に大形メモリに対
し、マルチプレクサ・ブロックに信号を伝搬させる時の
遅延を減少させることができる。信号の振れが減少する
ことにより、電力も減少するが、一般的に差分信号の保
持及び感知はかなりの電力を消費する。この為、差分信
号の駆動及び感知を必要とする発生回数を減らす様にラ
ッチを使うことにより、かなりの電力が節約される。

【００３４】この発明の別の技術的な利点は、レールか
らレールまで差分信号を駆動せずに、差分信号をラッチ
することである。ラッチを使うことは、ラッチは全幅の
信号である場合が多いから、差分信号を使うことゝ相反
することがある。マルチプレクサ・ブロック１４のラッ
チ・セルは、差分信号がレールからレールまで駆動され
ない様に構成される。ラッチ・セルの一実施例が図２ａ
及び２ｂに例示されている。ラッチ・セルにあるラッチ
はレールからレールまで駆動されるが、差分信号は差別
的な振れを用いて駆動されるだけである。

【００３５】図２ａは、この発明の考えに従って構成さ
れた、全体を６０で示す一実施例のラッチ・セルを示
す。ラッチ・セル６０がセンスアンプ６２及びラッチ６
４を有する。

【００３６】センスアンプ６２は、ｎチャンネル形電界
効果トランジスタ（Ｎ−ＦＥＴ）６３及びＮ−ＦＥＴ
６４を有する。Ｎ−ＦＥＴ６３のゲートが線６５に結
合され、Ｎ−ＦＥＴ６４のゲートが線６６に結合され
る。Ｎ−ＦＥＴ６３のドレインが線６７に結合され、
Ｎ−ＦＥＴ６４のドレインが線６８に結合される。Ｎ
−ＦＥＴ６３のソース及びＮ−ＦＥＴ６４のソース
が節１に結合される。更にセンスアンプ６２は、Ｎ−Ｆ
ＥＴ７０及びＮ−ＦＥＴ７２を有する。Ｎ−ＦＥＴ
７０は、ソース、節１に結合されたドレイン及びセン
スアンプ・アドレス信号「ＳＡアドレス」に結合された
ゲートを有する。Ｎ−ＦＥＴ７２は、Ｎ−ＦＥＴ７
０のソースに結合されたドレイン、センスアンプ制御信
号「ＳＡ制御」に結合されたゲート、及びアース電位に
結合されたソースを有する。

【００３７】ラッチ６４はｐチャンネル形電界効果トラ
ンジスタ（Ｐ−ＦＥＴ）７４及びＰ−ＦＥＴ７６を有
する。Ｐ−ＦＥＴ７４は線６８に結合されたソース、
第２のラッチ制御信号「ラッチ制御２」に結合されたゲ
ート、及び節２に結合されたドレインを有する。Ｐ−Ｆ
ＥＴ７６は、線６７に結合されたソース、第２のラッ
チ制御信号「ラッチ制御２」に結合されたゲート、及び
節３に結合されたドレインを有する。ラッチ６４はＰ−
ＦＥＴ７８，Ｎ−ＦＥＴ８０，Ｐ−ＦＥＴ８２，及
びＮ−ＦＥＴ８４をも有する。Ｐ−ＦＥＴ７８が、
正の電源Ｖ_DDに結合されたソース、節３に結合されたゲ
ート、及び節２に結合されたドレインを有する。Ｎ−Ｆ
ＥＴ８０は、節２に結合されたドレイン、節３に結合
されたゲート、及び節４に結合されたソースを有する。
Ｐ−ＦＥＴ８２は、正の電源Ｖ_DDに結合されたソー
ス、節２に結合されたゲート、及び節３に結合されたド
レインを有する。Ｎ−ＦＥＴ８４は、節３に結合され
たドレイン、節２に結合されたゲート、及び節４に結合
されたソースを有する。更に、ラッチ６４がＮ−ＦＥＴ
８６を有する。Ｎ−ＦＥＴ８６は、節４に結合され
たドレイン、第１のラッチ制御信号「ラッチ制御１」に
結合されたゲート、及びアース電位に結合されたソース
を有する。

【００３８】更にラッチ・セル６０は、Ｐ−ＦＥＴ８
８及びＰ−ＦＥＴ９０を有する。Ｐ−ＦＥＴ８８
は、電源Ｖ_DDに結合されたソース、線６８に結合された
ゲート及び線６８に結合されたドレインを有する。Ｐ−
ＦＥＴ９０は、電源Ｖ_DDに結合されたソース、線６７
に結合されたゲート、及び線６７に結合されたドレイン
を有する。

【００３９】差分入力信号「差分信号入力」が線６５及
び線６６に結合され、差分出力信号「差分信号出力」が
線６７及び線６８に結合される。ラッチ・セル６０は、
差分入力信号「差分信号入力」のデータ状態に従って、
差分出力信号「差分信号出力」を駆動するか、又はラッ
チ６４によってラッチされたデータ状態に従って差分出
力信号「差分信号出力」を駆動する様に動作する。ラッ
チ・セル６０は、センスアンプ・アドレス信号「ＳＡア
ドレス」、センスアンプ制御信号「ＳＡ制御」、第１の
ラッチ制御信号「ラッチ制御１」及び第２のラッチ制御
信号「ラッチ制御２」に応答して動作する。センスアン
プ６２が、作動された時、差分出力信号「差分信号出
力」を差分入力信号「差分信号入力」のデータ状態に合
う様に駆動する様に動作する。ラッチ６４は、作動され
た時、差分出力信号「差分信号出力」のデータ状態を感
知し、ラッチし、駆動する様に動作する。

【００４０】Ｎ−ＦＥＴ７０及びＮ−ＦＥＴ７２が
センスアンプ・アドレス信号「ＳＡアドレス」及びセン
スアンプ制御信号「ＳＡ制御」によってターンオンされ
た時、センスアンプ６２が作動される。作動されると、
センスアンプ６２は線６５，６６の差分に従って線６
７，６８を引張る。

【００４１】Ｎ−ＦＥＴ８６が第１のラッチ制御信号
「ラッチ制御１」によってターンオンされた時、ラッチ
６４が作動される。ラッチ６４は、Ｐ−ＦＥＴ７４及
びＰ−ＦＥＴ７６が第２のラッチ制御信号「ラッチ制
御２」によって作動された時、線６７及び線６８に接続
される。作動されて線６７及び線６８に接続された時、
ラッチ６４は線６７及び線６８の差分のデータ状態を感
知して記憶する。ラッチ６４は、作動されて、線６７及
び線６８に接続されない時、データ状態を保持する様に
作用する。再び線６７及び線６８に接続された時、ラッ
チ６４は、ラッチ６４に保持されているデータ状態に従
って、線６７及び線６８を駆動する様に動作する。ラッ
チ６４は、ラッチ６４のデータ状態に従って、節２及び
節３をＶ _DD及びアース電位のレールまで駆動する様に動
作する。然し、ラッチ６４が接続された時、Ｐ−ＦＥＴ
８８及びＰ−ＦＥＴ９０の引張り上げる動作の為、
線６７及び線６８はレールまで駆動されない。

【００４２】図２ａに例示する形式では、各々のラッチ
・ブロックに対する１つ又は更に多くの入力に関連する
差分出力バスに１つのラッチがある。図２ａは、複数個
の考えられる差分入力及び関連するセンスアンプの内の
１つだけを示している。入力の数が、この段に於ける多
重化の程度を決定する。１つの入力の時、これは多重化
作用なしのリレー段として作用する。センスアンプ・ア
ドレス信号「ＳＡアドレス」が、入力を選択する信号で
ある。センスアンプ制御信号「ＳＡ制御」が選ばれた入
力の伝搬を作動する。第１のラッチ制御信号「ラッチ制
御１」は、ラッチがラッチされるかラッチされないかを
制御する。第２のラッチ制御信号「ラッチ制御２」はラ
ッチが出力バスに接続されるかどうかを制御する。セン
スアンプ及びラッチの設計を変更することができる。例
えば、ＳＡアドレス及びＳＡ制御の信号はアンド回路に
よって組合せることができる。更に、プリチャージ又は
等化回路をセンスアンプ又はラッチに追加して、プリチ
ャージ／等化のタイミングの為の余分の制御信号を用い
ることができる。

【００４３】図２ａに示す実施例では、各々のラッチ・
ブロックが、「差分信号出力」に関連する１つ又は更に
多くのセンスアンプ６２とラッチ６４を持っている。各
々のラッチ・ブロックに対して２つの入力がある図１に
示した実施例では、各々のラッチ・ブロックに２つのセ
ンスアンプがある。一実施例では、センスアンプ信号
「ＳＡアドレス」がラッチ・ブロック内の各々のセンス
アンプに対して異なるが、センスアンプ制御信号「ＳＡ
制御」は同じである。別の実施例では、図１のラッチ・
ブロック３０₁乃至３０_iの様な並列形式のラッチ・ブ
ロックに対して、同じ１組のセンスアンプ・アドレス信
号及びセンスアンプ制御信号が並列に印加され、他の組
のラッチ・ブロックに対しては、異なる１組のセンスア
ンプ・アドレス信号及びセンスアンプ制御信号が印加さ
れる。この実施例では、ｉ個の並列ラッチ・ブロックの
１組が作動された時、ｉ個のデータ・ビットがラッチさ
れるが、部分集合だけを出力の為に選ぶことができる。
この後、その１組の並列ラッチ・ブロックのセンスアン
プを差動することなく、ラッチされたデータをこの後の
アクセス・サイクルで出力する為に利用することができ
る。

【００４４】図２ａに示すラッチ・セル６０は一実施例
である。制御信号に応答して、差分出力信号をラッチさ
れた値又は差分入力信号の何れかのデータ状態に合う様
に駆動する様に、この発明に従って動作するこの他の実
施例のラッチ・セルも考えられる。例えば、使うことが
できるセンスアンプは色々な種類がある。前に述べた様
に、センスアンプ又はラッチにプリチャージ回路又は等
化回路を追加することが可能である。

【００４５】図２ｂは、図２ａに示したラッチ・セル６
０に対する制御信号の一実施例の動作を示す時間線図で
ある。図２ｂの時間線図は、アドレス・ビットＡ_n及び
アドレス・ビットＡ_mを示している。図２ｂはセンスア
ンプ・アドレス信号「ＳＡアドレス」、センスアンプ制
御信号「ＳＡ制御」、第１のラッチ制御信号「ラッチ制
御１」及び第２のラッチ制御信号「ラッチ制御２」をも
示している。図２ｂの時間線図は、図示の様に、９４，
９６，９８と示した３つの領域で構成されている。

【００４６】図２ｂは、メモリ・アドレスの選ばれた部
分に加えられたアドレス変化の検出から制御信号が発生
される一実施例を示す。センスアンプ制御信号「ＳＡ制
御」が、センスアンプより上流側のデータに関連するア
ドレスに変化がある時、センスアンプを付能することが
できる。センスアンプ制御信号は、アドレス・ビットの
部分集合に標準的なアドレス変化検出回路を適用するこ
とにより、又は新しい入力アドレスを記憶されているア
ドレスと比較する回路の様なその他の回路によって発生
することができる。行アドレスを含めて、多重化が一層
上流側にブランチするのに伴なって一層高いアドレス・
ビットに関係するように、アドレス・ビットが分類され
ている場合、これはアドレス・ビットＡ_nの変化として
表わすことができる。こゝでｎはｉより大きく、ｉはこ
のブランチ出力に関連する最高ビットである。信号「ラ
ッチ制御１」及び「ラッチ制御２」も、新しいアドレス
・データがラッチされる様なタイミングで、このアドレ
ス変化から発生される。「ラッチ制御２」にあるパルス
も、このブランチから次のラッチへ、又は下流側のラッ
チがない場合は出力への多重化ブランチの選択に伴なう
アドレス・ビットの変化によって発生される。メモリ装
置にプロセッサが付設されている場合、プロセッサが制
御信号を発生してもよい。この場合、複数個のラッチを
差分出力バスに付設し、相異なるアクセス・サイクルか
らのデータを相異なるラッチに記憶することができる。

【００４７】領域９４では、センスアンプ制御信号「Ｓ
Ａ制御」が低である。第１及び第２のラッチ制御信号
「ラッチ制御１」及び「ラッチ制御２」が高である。こ
の為、センスアンプ６２及びラッチ６４は作動されな
い。

【００４８】領域９６では、センスアンプ制御信号「Ｓ
Ａ制御」がパルス状に高になる。従って、センスアンプ
６２が作動され、センスアンプ・アドレス信号「ＳＡア
ドレス」が高であれば、入力信号を感知する。第１及び
第２のラッチ制御信号「ラッチ制御１」及び「ラッチ制
御２」が、図示の様に、次々とパルス状に高になる。ラ
ッチ６４によって新しいデータがラッチされる。これら
のパルスは、領域９４から領域９６へのＡ_nの変化によ
って発生される。

【００４９】領域９８では、第２のラッチ制御信号「ラ
ッチ制御２」がパルス状に低になり、センスアンプ制御
信号「ＳＡ制御」が低である。ラッチ６４によって保持
されていたデータ状態が、差分出力信号として出力され
る。

【００５０】ラッチ・セル６０に対する制御信号を発生
する方法は種々ある。これらは、メモリからデータをア
クセスするプロセッサによって発生して、メモリ装置に
供給することができる。それらは、クロック信号及びア
ドレス順序に応答してメモリ装置によって発生すること
ができる。メモリ装置が、ラッチに記憶されているデー
タに関係するアドレスを記憶して、入力アドレスを記憶
されているアドレスと比較することができる。

【００５１】この発明の一実施例では、メモリ装置が、
アドレスの選ばれた部分集合に於けるアドレス・ビット
の変化を検出することにより、制御信号を発生する。セ
ンスアンプ制御信号「ＳＡ制御」は、行アドレス・ビッ
トを含めて、ラッチより上流側のアドレスに関係するア
ドレス・ビットの変化に基づいて発生することができ
る。センスアンプ・アドレス信号「ＳＡアドレス」は、
ラッチにあるアドレス並びにラッチより下流側に関係す
るアドレス・ビットの変化に基づいて発生することがで
きる。こう云う制御信号は、電力を節約する為、並びに
等化並びにプリチャージの時間がとれる様にする為、タ
イミングを定めたパルスにすることができる。アクセス
されたデータがラッチで利用できる時、メモリ・セル・
アレイからアクセスをしなければならない場合よりも、
アクセスを一層速くすることができると共に、消費する
電力も一層少なくすることができる。

【００５２】例えば、この発明の考えに従って構成され
たメモリ装置からキャッシュ・メモリにロードする時、
この発明のこの技術的な利点を有利に利用する様にシス
テムを設計することができる。この代わりに、前のアク
セスからの出力データが、現在のアクセス・サイクルま
で一層長い間有効となる様に、センスアンプ・アドレス
信号「ＳＡアドレス」のタイミングを遅延させることが
できる。制御信号ＳＡアドレス及びＳＡ制御のタイミン
グは、全サイクルを作動するかどうかに関係なく、感知
及びラッチ及び出力に対する作動が全サイクルに対して
適切となる様にすることができる。

【００５３】図２ｃは、この発明の考えに従って構成さ
れた、全体を６０で示す別の実施例のラッチ・セルを示
す。図２ｃのラッチ・セル６０の形式は、Ｐ−ＦＥＴ
１００，Ｐ−ＦＥＴ１０２及び第３のラッチ制御信号
「ラッチ制御３」を追加したことを別とすれば、図２ａ
と同じである。Ｐ−ＦＥＴ１００及び１０２が、夫々
差分入力線６５，６６に結合されたソースと、第３のラ
ッチ制御信号「ラッチ制御３」に結合されたゲートと、
図示の様に夫々節２及び節３に結合されたドレインを有
する。

【００５４】ラッチ・セル６０を同じ様に構成されたラ
ッチ・セルに接続して、各々のラッチ・セルの差分出力
信号「差分信号出力」線６７及び６８を接続することに
よって、複数個のラッチ・セルで構成されたラッチ・ブ
ロックを形成することができる。この為、或るラッチ・
ブロック内にある複数個のラッチ・セルが差分出力信号
バスを共有し、各々のラッチ・セルが相異なる差分入力
信号に結合される。その様に接続した時、Ｐ−ＦＥＴ
８８及び９０は、このラッチ・ブロック内のラッチ・セ
ルに共通にすることができる。一実施例では、センスア
ンプ・アドレス信号「ＳＡアドレス」は、或るラッチ・
ブロック内のラッチ・セル毎に異なっているが、センス
アンプ制御信号「ＳＡ制御」は同じである。

【００５５】図２ｃに示す実施例では、ラッチ６４が多
重化ブランチに対する１個の入力に付設されている。出
力されるのは１つだけであるが、ブランチに対する多重
入力を同時にラッチすることができる。この場合も、プ
リチャージ又は等化回路の追加を含めて、この他のセン
スアンプ又はラッチ回路に置換えてもよい。制御信号
は、図２ａと同様であるが、「ラッチ制御２」がラッチ
６４の出力にではなく、入力に対する接続を制御し、別
の制御信号「ラッチ制御３」が出力に対する接続を制御
する点が異なる。

【００５６】図２ｄは、図２ｃに示したラッチ・セルに
対する制御信号の一実施例の動作を示す時間線図であ
る。図２ｄは、図２ｂと同じ制御信号を示すと共に、第
３のラッチ制御信号「ラッチ制御３」をも追加して示し
ている。図２ｄは、この発明の一実施例に対するアドレ
ス・ビットの変化に応答するこれらの制御信号の発生を
例示している。

【００５７】図２ａに示す実施例のラッチ・セル６０
は、図２ｃに示す実施例より幾分簡単であるが、ラッチ
からデータをアクセスする時の回路素子の作動を下げる
と共に、消費電力を減少する点では、幾分効果が劣る。
例えば、２つの段を含むマルチプレクサを考える。この
２段の内の１段目に図２ａの実施例を使うことは、同じ
数のラッチを必要とする点で、２段の内の２番目に図２
ｃの実施例を使うことに大体相当する。然し、ラッチか
らデータをアクセスする時、１番目の構成では、２番目
の構成よりも、より多くの回路を作動することを必要と
する。この発明では、ラッチ及びセンスアンプのこの他
の変更及び組合せも考えられる。

【００５８】図３は、この発明の考えに従って構成され
たメモリ装置を利用する、全体を１００で示したコンピ
ュータ・システムのブロック図を示す。コンピュータ・
システム１００が、メモリ装置１０４に結合されたプロ
セッサ１０２を有する。プロセッサ１０２がキャッシュ
・メモリ１０５を有する。メモリ装置１０４はこの発明
に従って構成されていて、ラッチ・ブロックの配置を含
むマルチプレクサ・ブロックを含む。図示の様に、ディ
スク１０６、キーボード１０８及び表示装置１１０がプ
ロセッサ１０２に結合されている。プロセッサ１０２及
びメモリ装置１０４は、プロセッサ１０２がメモリ装置
１０４にメモリ・アドレスを送ることができる様にする
と共に、メモリ装置１０４がプロセッサ１０２からのデ
ータを記憶するか又はプロセッサ１０２にデータを送り
返すことができる様に動作する。プロセッサ１０２は、
図示の様に、キャッシュ・メモリ１０５を含んでいてよ
い。ディスク１０６が、プロセッサ１０２から供給され
たデータに対する磁気記憶装置となる様に作用する。デ
ィスク１０６はプロセッサ１０２にデータを供給する様
にも作用する。キーボード１０８がプロセッサ１０２に
対する入力を供給し、表示装置１１０がプロセッサ１０
２から供給されたデータを表示する。コンピュータ・シ
ステム１００は、コンピュータ・システムに普通使われ
るこの他の多数の素子を持っていてよい。メモリ装置を
利用する任意のコンピュータ・システムは、この発明の
考えに従って構成されたメモリ装置を使うことによって
利点が得られる。アドレス・ビットの部分集合だけが変
化する様なメモリ・アクセスの順序がある様に、並びに
このアドレス・ビットの部分集合がマルチプレクサにあ
るラッチのアドレスに対応する様に、システムがアドレ
ス・ビットをマッピングする様にすることにより、大き
な利点が得られる。

【００５９】この発明を詳しく説明したが、特許請求の
範囲によって定められるこの発明の範囲を逸脱せずに、
こゝに示したことに種々の変更、置換を加えることがで
きることは云うまでもない。

【００６０】さらに以下の項目を開示する。（１）複数個のメモリ・セルを含み、メモリ・アドレ
スに応答して、各々のメモリ・アレイ出力がメモリ・セ
ルのデータ状態を表わす様な複数個のメモリ・アレイ出
力を発生する様に作用し得るメモリ・アレイと、少なく
とも１段に構成された少なくとも１つのラッチ・ブロッ
クを含み、前記複数個のメモリ・アレイ出力に結合され
て、複数個のマルチプレクサ制御信号に応答して、前記
メモリ・アドレスに対応する所望のメモリ・セルのデー
タ状態を表わすマルチプレクサ・ブロック出力を発生し
得る様に作用することができ、各々のラッチ・ブロック
が複数個の入力信号を受取る様に作用し得ると共に、複
数個のデータ状態を保持する様に作用し得、出力信号を
発生する様に作用し得るマルチプレクサ・ブロックと、
前記メモリ・アレイ及び前記マルチプレクサ・ブロック
に結合されていて、前記所望のメモリ・セルのデータ状
態が前記マルチプレクサ・ブロックにあるラッチ・ブロ
ックに保持されているかどうかをメモリ・アドレスから
判定する様に作用し得ると共に、前記複数個のマルチプ
レクサ制御信号を発生する様に作用し得る制御ブロック
とを有するメモリ装置。

【００６１】（２）第１項記載のメモリ装置に於て、
前記少なくとも１つのラッチ・ブロックが、保持される
複層個のデータ状態が逐次的なメモリ・アドレスに対応
する様に配置された複数個のラッチ・ブロックを含むメ
モリ装置。（３）第１項記載のメモリ装置に於て、制御ブロック
がメモリ・アドレスに応答して、メモリ・アレイ並びに
前記少なくとも１つのラッチ・ブロックに対するアクセ
スを作動する様に選択的に作用し得るメモリ装置。（４）第１項記載のメモリ装置に於て、各々のラッチ
・ブロックが受取る電気複数個の入力信号及び各々のラ
ッチ・ブロックから発生される出力信号の内の少なくと
も１つが差分信号を含むメモリ装置。（５）第１項記載のメモリ装置に於て、各々のラッチ
・ブロックが、該ラッチ・ブロックが受取る複数個の入
力信号と同数の複数個のラッチ・セルを含み、各々のラ
ッチ・セルが前記複数個の入力信号の内の１つを受取る
様に作用し得ると共に、データ状態を保持する様に作用
し得ると共に、複数個のマルチプレクサ制御信号に応答
して出力信号を発生する様に作用し得るメモリ装置。

【００６２】（６）第１項記載のメモリ装置に於て、
前記メモリ・アレイが、複数個の行及び複数個の列に分
けて配置された複数個のメモリ・セルを含み、前記複数
個のメモリ・アレイ出力が前記複数個の列と同数であっ
て、前記複数個の行の内の１つの行にあるメモリ・セル
の複数個のデータ状態を表わしているメモリ装置。

【００６３】（７）メモリ装置と、プロセッサとを有
し、前記メモリ装置は、複数個のメモリ・セルを含み、
メモリ・アドレスに応答して、各々のメモリ・アレイ出
力がメモリ・セルのデータ状態を表わす様な複数個のメ
モリ・アレイ出力を発生しする様に作用し得るメモリ・
アレイと、少なくとも１段で構成された少なくとも１つ
のラッチ・ブロックを含み、前記複数個のメモリ・アレ
イ出力に結合されていて、複数個のマルチプレクサ制御
信号に応答して、前記メモリ・アドレスに対応する所望
のメモリ・セルのデータ状態を表わすマルチプレクサ・
ブロック出力を発生し得る様に作用し得ると共に、各々
のラッチ・ブロックが複数個の入力信号を受取る様に作
用し得ると共に、複数個のデータ状態を保持する様に作
用し得、出力信号を発生する様に作用し得るマルチプレ
クサ・ブロックと、前記メモリ・アレイ及び前記マルチ
プレクサ・ブロックに結合されていて、所望のメモリ・
セルのデータ状態がマルチプレクサ・ブロックにあるラ
ッチ・ブロックによって保持されているかどうかをメモ
リ・アドレスから判定する様に作用し得ると共に、前記
複数個のマルチプレクサ制御信号を発生する様に作用し
得る制御ブロックとを含み、前記プロセッサは前記メモ
リ・アレイに結合されていて、前記メモリ・アドレスを
発生する様に作用し得ると共に前記マルチプレクサ・ブ
ロック出力を受取る様に作用し得る装置。

【００６４】（８）第７項記載の装置に於て、前記プ
ロセッサがキャッシュ・メモリを含む装置。（９）第７項記載の装置に於て、前記マルチプレクサ
・ブロックにある少なくとも１つのラッチ・ブロックに
あるラッチに対応するアドレスが、前記メモリ・アドレ
スの複数個の最下位ビットの内の少なくとも１つに対応
する装置。（１０）第７項記載の装置に於て、前記少なくとも１
つのラッチ・ブロックにある各々のラッチに対応するア
ドレスが、前記メモリ・アドレスの内、最も頻繁に変化
するアドレス・ビットに対応している装置。（１１）第７項記載の装置に於て、メモリ・アドレス
にあるアドレス・ビットが、逐次的なメモリ・アドレス
に対し、アドレス・ビットが、マルチプレクサ・ブロッ
クにある前記少なくとも１つのラッチ・ブロックに対応
するアドレス空間内でのみ変化する様にマッピングされ
ている装置。

【００６５】（１２）第７項記載の装置に於て、前記
メモリ・アレイ出力の少なくとも部分集合、各々のラッ
チ・ブロックが受取る複数個の入力信号、及び各々のラ
ッチ・ブロックから発生される出力信号が、差分信号を
含む装置。（１３）第７項記載の装置に於て、各々のラッチ・ブ
ロックが、該ラッチ・ブロックが受取る複数個の入力信
号と同数の複数個のラッチ・セルを含み、各々のラッチ
・セルは前記複数個の入力信号の内の１つを受取る様に
作用し得ると共に、データ状態を保持する様に作用し得
ると共に、前記複数個のマルチプレクサ制御信号に応答
して出力信号を発生する様に作用し得る装置。

【００６６】（１４）メモリ装置を構成する方法に於
て、複数個のメモリ・セルを含むと共に複数個のメモリ
・アレイ出力を持つメモリ・アレイを用意し、少なくと
も１つの段で構成された少なくとも１つのラッチ・ブロ
ックを含み、マルチプレクサ・ブロック出力を持ち、各
々のラッチ・ブロックが複数個の入力信号を受取る様に
作用し得ると共に、複数個のデータ状態を保持する様に
作用し得、出力信号を発生する様に作用し得るマルチプ
レクサ・ブロックを用意し、前記マルチプレクサ・ブロ
ックを前記複数個のメモリ・アレイ出力に接続する工程
を含み、制御ブロックを前記メモリ・アレイ及びマルチ
プレクサ・ブロックに接続し、該制御ブロックはメモリ
・アドレスを復号して、該メモリ・アドレスが対応して
いる所望のメモリ・セルを決定する様に作用し得ると共
に、前記所望のメモリ・セルのデータ状態が前記マルチ
プレクサ・ブロックにあるラッチ・ブロックに記憶され
ているかどうかを前記メモリ・アドレスから決定する様
に作用し得、前記所望のメモリ・セルのデータ状態に対
応するマルチプレクサ・ブロック出力のデータ状態を設
定する様に前記マルチプレクサ・ブロックを制御する様
に作用し得る方法。

【００６７】（１５）第１４項記載の方法に於て、メ
モリ・アレイを用意する工程が、メモリ・アレイ出力が
差分信号を含む様なメモリ・アレイを用意することを含
み、マルチプレクサ・ブロックを用意する工程が、各々
のラッチ・ブロックが受取る複数個の入力信号の少なく
とも部分集合、並びに各々のラッチ・ブロックから発生
される出力信号が差分信号を含む様なマルチプレクサ・
ブロックを用意することを含む方法。（１６）第１４項記載の方法に於て、マルチプレクサ
・ブロックを用意する工程が、第１の複数個のラッチ・
ブロックを前記複数個のメモリ・アレイ出力に接続し、
該第１の複数個のラッチ・ブロックは複数個の第１段出
力を発生する様に作用し得ると共に、マルチプレクサ制
御信号に応答して、前記複数個のメモリ・アレイ出力の
部分信号を表わす複数個のデータ状態を保持する様に作
用することができ、最後の複数個のラッチ・ブロックを
含む最終段を前記複数個の第１段出力に接続し、該最終
段のラッチ・ブロックは、マルチプレクサ制御信号に応
答して、マルチプレクサ・ブロック出力を発生する様に
作用し得る工程を含む方法。

【００６８】（１７）第１４項記載の方法に於て、メ
モリ・アレイを用意する工程が、前記複数個のメモリ・
セルが複数個の行及び複数個の列に分けて配置されたメ
モリ・アレイを用意することを含み、前記複数個のメモ
リ・アレイ出力が前記複数個の列と同数であって、前記
複数個の行の内の１つの行にあるメモリ・セルの複数個
のデータ状態を表わしている方法。（１８）複数個の入力信号と、該複数個の入力信号に
結合された複数個のラッチ・セルとを有し、該複数個の
ラッチ・セルは、複数個のマルチプレクサ制御信号に応
答して複数個のデータ状態を保持する様に作用し得ると
共に、前記複数個のマルチプレクサ制御信号に応答し
て、前記複数個の入力信号並びに保持された前記複数個
のデータ状態の中から選ばれた出力信号を発生する様に
作用し得るマルチプレクサ・ブロック。（１９）第１８項記載のマルチプレクサ・ブロックに
於て、出力信号が差分信号であるマルチプレクサ・ブロ
ック。

【００６９】（２０）メモリ・アレイ（１２）、マル
チプレクサ・ブロック（１４）及び制御ブロック（１
６）を含むメモリ装置（１０）を提供した。メモリ・ア
レイ（１２）は、メモリ・アドレスに応答して複数個の
メモリ・アレイ出力（２８₁…２８_n）を発生する様に
作用し得る。各々のメモリ・アレイ出力（２８₁…２８
_n）は、メモリ・セルのデータ状態を表わす。マルチプ
レクサ・ブロック（１４）は、少なくとも１つの段で構
成された少なくとも１つのラッチ・ブロック（３０₁…
３０_i，３２₁…３２_j，３４₁，３４₂及び３６）を
含む。マルチプレクサ・ブロックが複数個のメモリ・ア
レイ出力（２８₁…２８_n）に結合される。マルチプレ
クサ・ブロック（１４）は、複数個のマルチプレクサ制
御信号（４４₁…４４_m）に応答して、メモリ・アドレ
スに対応する所望のメモリ・セルのデータ状態を表わす
マルチプレクサ・ブロック出力（３８）を発生する様に
作用し得る。各々のラッチ・ブロックは複数個の入力信
号を受取る様に作用し得ると共に、複数個のデータ状態
を保持する様に作用し得ると共に、出力信号を発生する
様に作用し得る。制御ブロック（１６）がメモリ・アレ
イ（１２）及びマルチプレクサ・ブロック（１４）に結
合される。制御ブロック（１６）は、所望のメモリ・セ
ルのデータ状態がマルチプレクサ・ブロック（１４）に
あるラッチ・ブロックによって保持されているかどうか
をメモリ・アドレスから決定する様に作用し得ると共
に、複数個のマルチプレクサ制御信号（４４₁…４
４_m）を発生する様に作用し得る。

【図面の簡単な説明】

【図１】この発明の考えに従って構成されたメモリ装置
のブロック図。

【図２】ａはこの発明の考えに従って構成された一実施
例のラッチ・セルの回路図。ｂはａに示したラッチ・セ
ルに対する一実施例の制御信号の作用を示す時間線図。
ｃはこの発明の考えに従って構成された別の実施例のラ
ッチ・セルの回路図。ｄはｃに示したラッチ・セルに対
する一実施例の制御信号の作用を示す時間線図。

【図３】この発明の考えに従って構成されたメモリ装置
を利用するコンピュータ・システムのブロック図。

【符号の説明】

１２メモリ・アレイ１４マルチプレクサ・ブロック１６制御ブロック２８乃至２８ｎメモリ・アレイ出力３０，３２，３４，３６ラッチ・ブロック４４乃至４９ｍマルチプレクサ制御信号

フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｇ１１Ｃ 17/00 ＣＧ１１Ｃ 11/34 ３０５

Claims

【特許請求の範囲】

【請求項１】複数個のメモリ・セルを含みメモリ・ア
ドレスに応答して、各々のメモリ・アレイ出力がメモリ
・セルのデータ状態を表わす様な複数個のメモリ・アレ
イ出力を発生する様に作用し得るメモリ・アレイと、少なくとも１段に構成された少なくとも１つのラッチ・
ブロックを含み前記複数個のメモリ・アレイ出力に結合
されて、複数個のマルチプレクサ制御信号に応答して、
前記メモリ・アドレスに対応する所望のメモリ・セルの
データ状態を表わすマルチプレクサ・ブロック出力を発
生し得る様に作用することができ、各々のラッチ・ブロ
ックが複数個の入力信号を受取る様に作用し得ると共
に、複数個のデータ状態を保持する様に作用し得、出力
信号を発生する様に作用し得るマルチプレクサ・ブロッ
クと、前記メモリ・アレイ及び前記マルチプレクサ・ブロック
に結合されていて、前記所望のメモリ・セルのデータ状
態が前記マルチプレクサ・ブロックにあるラッチ・ブロ
ックに保持されているかどうかをメモリ・アドレスから
判定する様に作用し得ると共に、前記複数個のマルチプ
レクサ制御信号を発生する様に作用し得る制御ブロック
とを有するメモリ装置。
【請求項２】メモリ装置と、プロセッサとを有し、前記メモリ装置は、複数個のメモリ・セルを含みメモリ・アドレスに応答し
て、各々のメモリ・アレイ出力がメモリ・セルのデータ
状態を表わす様な複数個のメモリ・アレイ出力を発生し
する様に作用し得るメモリ・アレイと、少なくとも１段で構成された少なくとも１つのラッチ・
ブロックを含み前記複数個のメモリ・アレイ出力に結合
されていて、複数個のマルチプレクサ制御信号に応答し
て、前記メモリ・アドレスに対応する所望のメモリ・セ
ルのデータ状態を表わすマルチプレクサ・ブロック出力
を発生し得る様に作用し得ると共に、各々のラッチ・ブ
ロックが複数個の入力信号を受取る様に作用し得ると共
に、複数個のデータ状態を保持する様に作用し得、出力
信号を発生する様に作用し得るマルチプレクサ・ブロッ
クと、前記メモリ・アレイ及び前記マルチプレクサ・ブロック
に結合されていて、所望のメモリ・セルのデータ状態が
マルチプレクサ・ブロックにあるラッチ・ブロックによ
って保持されているかどうかをメモリ・アドレスから判
定する様に作用し得ると共に、前記複数個のマルチプレ
クサ制御信号を発生する様に作用し得る制御ブロックと
を含み、前記プロセッサは前記メモリ・アレイに結合されてい
て、前記メモリ・アドレスを発生する様に作用し得ると
共に前記マルチプレクサ・ブロック出力を受取る様に作
用し得る装置。
【請求項３】メモリ装置を構成する方法に於て、複数個のメモリ・セルを含むと共に複数個のメモリ・ア
レイ出力を持つメモリ・アレイを用意し、少なくとも１つの段で構成された少なくとも１つのラッ
チ・ブロックを含み、マルチプレクサ・ブロック出力を
持ち、各々のラッチ・ブロックが複数個の入力信号を受
取る様に作用し得ると共に、複数個のデータ状態を保持
する様に作用し得、出力信号を発生する様に作用し得る
マルチプレクサ・ブロックを用意し、前記マルチプレクサ・ブロックを前記複数個のメモリ・
アレイ出力に接続し、制御ブロックを前記メモリ・アレイ及びマルチプレクサ
・ブロックに接続し、該制御ブロックはメモリ・アドレ
スを復号して、メモリ・アドレスが対応している所望の
メモリ・セルを決定する様に作用し得ると共に、前記所
望のメモリ・セルのデータ状態が前記マルチプレクサ・
ブロックにあるラッチ・ブロックに記憶されているかど
うかを前記メモリ・アドレスから決定する様に作用し
得、前記所望のメモリ・セルのデータ状態に対応するマ
ルチプレクサ・ブロック出力のデータ状態を設定する様
に前記マルチプレクサ・ブロックを制御する様に作用し
得る方法。