JPS61265798A

JPS61265798A - 半導体記憶装置

Info

Publication number: JPS61265798A
Application number: JP60107824A
Authority: JP
Inventors: Junji Ogawa; 淳二小川
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1985-05-20
Filing date: 1985-05-20
Publication date: 1986-11-25
Also published as: JPH0377598B2; EP0202912A3; KR860009427A; EP0202912A2; KR900006142B1; US4720815A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概要〕ポインタ・シフトレジスタで６って、奇、偶段別に異な
るクロック（重なりがない２相クロツク）で駆動し、前
段出力で準備し、次段出方で復帰するよりにして回路構
成を簡単化し、またデータ転送上のロス期間を短かくし
て高速化を図る。

〔産業上の利用分野〕

本発明はシフトレジスタに係シ、特に高速シリアル・ア
クセス・メモリ（ＨＡＭ）を有するビデオＲＡＭにおφ
て、ＨＡＭの任意開始番地指定に必要なポインタ・シフ
トレジスタの新しし回路を提供する。

〔従来の技術〕

第５図゛は従来のポインタ・シフトレジスタの構成図で
めシ、Ｐ１．Ｐ２は２相のクロックであって、第６図の
ごとく互に重な）がない。シフトレジスタのＳビット目
だけが１１であり、４ｔｈのビーＶ卜Ｈ全て０”である
。このシフトレジスタのたソ１つのビット（５ビツト目
）の１′が２相クロックＰ１．Ｐｌが入る毎に、転送さ
れていく。

Ｐｌが出ている間５ビット目の“１”が出力されてお）
、Ｐｌはアクティブなりロックであって、Ｐｌはリセッ
トな準備のクロックでＰｌが出ている間はすべてのビッ
トで０”の期間となる（第６図参照）。

第７図に第１の従来例の回路図（１ビット分）が示され
ておシ、弊チャネルのＭｏ５ｓ　）ランジスタＱ＋〜Ｑ
＋ｏ＋抵抗Ｒ１＋容＊Ｃ＋０２等で構成されている。

動作は、前段ＳＬ％−１が“１”でおったとすると、Ｐ
ｌがＨ”（Ｊ’２は′Ｌ”）の間前段％−１は“１′を
出力し、出力ＳＬ％−１は“Ｈ”、　ＳＥＬ％＝“Ｌ”
（ロ）であるから、ＱｌはＯＦＦ”、　ＱＣｓはＯＮで
ノードＮ６の電位は“Ｌ”に引かれＱ８はＱＪＰ：Ｆ、
Ｑ７はＯＮとなシ、Ｎ５がチャージアップされ“Ｈ”に
なＦ）、Ｐｌが“Ｈ”になる時Ｑ４が開いてＮ５からＮ
ｓに電荷が移動して、Ｎｓのノードが“Ｈ″に準備され
る（このとき、Ｐｌは“ＬｍだからＱ４はＯＦＦ　）。

次にＰｌが“Ｌｍになｊｌ）Ｐｌが“Ｈ”になると、始
めりＦのＱ２がＯＦＦ　、　ＱｓがＯＮであルノードＮ
１が“Ｈ″、出力ＳＬ％が“Ｌ”であったが、Ｑｌのゲ
ートが準備され′Ｈ”であるから、　Ｐｌが“Ｈ”にな
るとこれが転送されて、出力のラッチのＱ２−Ｑｓが反
転して出力ＳＬ％が“１”になる。すなわち前段の１”
が当設（％）に転送されたことにな＃）ｂｐ’が“１”
である間出力ＳＬ％は′１”が出力する。またこの間Ｓ
Ｌ％はＱ９をＯＮ　Ｌ、ノードＮ６を“Ｈ”にし、　Ｑ
ｓをＯＮさせてＮ５のチャージを抜き“Ｌｍとし、次に
ＰｌがＨ′となる時にＮｓのチャージを抜いて１Ｌ″と
する。なお％　Ｑ４１ＱＳ゛は誤動作防止のトランジス
タでおる。′１”が出力されない大部分の期間、Ｎｓは
′Ｌ“であるが、この間Ｐ２がＬ”でＱ６が閉じ“ＬＬ
ルベルのフローティングになシ、次にＰｌがＨ″になる
時容量カップリングＣ＃でブーストされてＮ、の電位が
上昇する為、それによ）、ＱｌがＯＮ　して誤動作の恐
れが生ずる。そこでＰｌが′Ｈ”となると同時にＱ４を
ｏｙＬ、この期間常時開いているＱ５を介してＮｓ　ｔ
　Ｖｓｓ　＠　（“Ｌ”）におさえておく。

第８図に他の従来例２を示してメジ、笛チャネルトラ／
ジスタＱ１ｔ〜Ｑ２４．抵抗Ｒ２，カップリングの容量
ＣＳ等でなる。図にお―てｓｒｓが算段の出力、ＳＫ％
−１が前段の出力、８１％はＱｔｓのゲートＯノードの
電位、８１％−１は前段のそれでおる。

今、ＳＸ、、が“１”すなわちＨ′であるとすると、Ｓ
Ｋ？＆は“０”すなわち“Ｌｍでア）、アクティブなり
ロックＰ１が１Ｈ′の間出方ＳＫ％−１は“Ｈ′であ）
、Ｑ２４がＯＮ＋Ｑ＋ａがＯＮで、ノードＮ、、　、　
Ｎ、は“Ｌ”であり−ＱｎがＯＮ　してＮ１ｏがチャー
ジアップされる。次にリセットなりロックＰ２が“Ｈ”
になると、Ｑ２＋１が開いてｉるから（先にＮ１゜がチ
ャージアップされて）、ｓｐ％のノードがチャージアッ
プしくＱＣｓは０ＦＦ）、Ｑｌ５がＯＮ　ｌ、てＮ９が
チャージアップして“Ｈ”になシ（このとき、Ｐｌが“
Ｌ”であるから５Ｋｎ−、は“０”すなわち“Ｌ”でＱ
ｌ４はＯＦＦになっておシ、Ｎ１１が“Ｌ”でＱｌ７も
ＯＦＦでるる）、ケ）Ｑｌ４を介してＮ８が“Ｈ”にな
シ、準備完了する。

次にＰｌが入ル“Ｈ”となると、Ｎ、が“Ｈ”に準備さ
れて−るからＱ１＋がＯＮｌ、、ηＦが反転し、Ｑｔ、
がＯＦＦ、　Ｑｌ２がＯＮテ、出方ＳＫ％が“Ｈ”すな
わち“１”になる。

同じ動作ｆ：％＋１段目が行ない、そのトランジスタＣ
ｈｓのノードのＳＰｎ＋　ｔが電位上昇すると、これが
欝段目の４２２（Ｄゲートにフィードバックし、Ｑ２２
をＯＮ　してＮ１１をチャージアップしく　Ｑ２！　、
Ｑ２４は０ＦＦ）、Ｎ１．が“Ｈ′となってＱ２１．Ｑ
１＠、Ｑｌ７をＯＮし、／　　ｌ’Ｎｔａｔ／　　）”
ｓＰｓ＋／−トＮｔ’ｋ”Ｌ’ニ落す。

なお、第７図、第８図で０２＋ＣＭなる容量は各段の負
荷のドライブの波形の改善のためで本質的なものではな
い。

〔発明が解決しようとする問題点〕

ところが、上述の第７図及び第８図の回路では、各段に
２相のクロックＰ１．Ｐ２が必要であって、リセットな
りロックＰ２の期間はすべての段の出力が“０”でアシ
、この期間はデータの転送上の時間ロスになる。また、
Ｐｌ、Ｐ２二相のクロック制御が必要であって回路構成
が複雑となシ、また、Ｆｌ　、　Ｐｌの負荷が異なると
いう駆動上の欠点も生ずる。

さらに、第７図では、ゼロ・フローティングによる誤動
作を抑制するＱａ＝Ｑｓの精密なトリミングが必要で面
倒でめる。第７図、第８図の回路ともフローティングノ
ードが多く生じ、そのチャージを抜くための回路構成、
或いはチャージアップのための回路構成が複雑になる欠
点を持つ。

〔問題点を解決するための手段〕

第１図に本発明の概念を示してあシ、従来のように１段
の内にＰｌ、１２の２相の／はツクを入れるのではなく
、偶数と奇数段目で異なるクロックＰ１又はＰｌのいず
れか一方を入れるようにし、ｐＨまたはＰｌの同じクロ
ックがアクティブ及びリセットｔ−兼ねるようにして直
接前段出力で準備し、次段出力で準備を解く。

〔作用〕

上記によシ、直接前段の出力（、Ｎ３−ｔ）で当設（％
）の準備上行なうことができ、次段（１％＋１）の出力
のフィードバックで直接当設のノードの電荷を抜くよう
な簡単な回路構成にな凱またゼロ・フローティングノー
ドのり２／グも容易となる。ま九。

クロックｐ１．Ｐ２の負荷は同じとなる。

さらに、第２図を参照すると明らかなように、従来の第
６図の全段が“０“になる期間が短縮され、転送速度向
上が可能になる。

〔実施例〕

第３図に実施例の１段分の回路を示し、第４図にはその
前！、後段がわかるような回路構成を示している。

第３図の回路は悴チャネルＭＯｉｌ　）ランジスタＱ２
５〜Ｑｓｚ　＋抵抗Ｒ，，Ｒ，，容量Ｃ４で構成されて
いる。４２６．４２７は交差接続されて％段の出力ＳＪ
％のラッチを構成し、該ラッチのノードＳＪ％は、トラ
ンスフ１ゲートの０２５を介してＰｌに接続する。

Ｑ２５のゲートのノードＮＩＭは前段の出力５ＪＳ−、
をゲート入力とするトランジスタＱ２９によシ、トラン
ジスタＱ２ｓを介して“Ｈ”レベルに準備される。

Ｑ、。は次段の出力ＳＪ％＋１が“Ｈ”になった時＃１
４１ＪＶ　＋Ｓのノードのチャージを抜くトランジスタ
でらシ、交差接続のトランジスタＱ　ｓｔ　ｔ　Ｑ　ｉ
２はｊ／１４　＋　ＪＶｌｓの“Ｌ”レベルでの７０−
テイ／グを抑えるためのラッチを構成している。なお、
Ｃ４は第７．８図の０２＋Ｃ５と同等で発明の本質に関
係しない。

動作は以下のごとくである。

■　％段目（８１％のビット）はＰｌが入力し、餡−１
、外＋１段はＰｌが入力する。

■　今Ｐ２が出ていて（“Ｈ”）、８１％−１が出力さ
れ、ＳＪ、＄−１＝“１”（＝“Ｈ”）とする。このと
き８１％、ＳＪ針１は出力されず“０”（＝“Ｌ”）で
るる。

■　前段の出力が出てＳＪ、−１が“Ｈ′″でＱ２？が
ＯＮしＮ１ａがチャージアップされる。その時ＮＩｓの
ノードもＱ２８を通してチャージアップされる。この間
Ｑｓｔ　ｒ　Ｑｓｚは反転し、Ｑｓ＋がＯＮ、　Ｑｓｚ
がＯＦＦシ。

またＱ１０はｌ／Ｒ＋１が“Ｌ”でＯＦＦ　している。

■　しかし、Ｐｌは出ていない（“Ｌ″）からＱ２Ｓが
ＯＮ　しても８１％は変化しない。

ω　Ｐｌが立下がってそれにともない８１％−１も“Ｌ
”になる。しかしｓ　Ｑｓｏ＋Ｑｓ＋は状態をラッテし
ているからＮ１．　、　Ｎ１．は■で準備されたとおシ
の状態である。

の　次に、Ｐｌと入れ換わシにＰｌが立上がると、Ｎ１
．の状態を受けてＮ１ｓは高いレベルにブーストされ、
ＰｌはＱ２５によシ速かにトランス７１される。そして
ｈ　Ｑｕ＋Ｑ２ｙを反転するとともに、出力ＳＪ％が“
Ｈ”になシ“１″を出力する。

０　このとき％−１ビット目（前段）の０５０相当のト
ランジスタのゲートに８１％が入力してｉるから、それ
によシ前段（％−１ビット）ＯＮ’ｓ　ｒ　Ｎ１ａ相当
のノードはディスチャージされｈ　Ｑｓ１＋　Ｑｓｚ相
当のトランジスタはその状態（Ｎ１４が“Ｌ”）を２ツ
チする。

以上の実施例によれば、隣接段間のクロックが共通でな
く、各段において１相のクロックがアクティブ及びリセ
ットヲ兼ねるように作用するから、前段出力をＱ２？に
直接式れるだけで準備ができ、一方、次段出力ｔＱｓ。

のゲートにフィードバックすることによシチャージを抜
くという単純な構成が可能になる。

〔発明の効果〕

以上のことから明らかなように１本発明によれば以下の
利点が得られる。

（１）　　回路が簡単′ｌＪ：、２相クロック制御であ
る。

（２）　　クロックＰ１．Ｐ２の負荷が同じである。

（３）　ボイ／り出力全てが全部“０”になる時間を短
くすることができる。

（４）大多数の“０１はスタティックにラッテされてい
て長時間たりても“１”に化することはなめ。

【図面の簡単な説明】

第１図は本発明の概念図、第２図は本発明の波形図、第５図及び第４図は本発明の実施例の回路部分図（１段
）及び隣接段を含む回路図、第５図及び第６図は従来例のそれぞれ構成図及び波形図
、第７図及び第８図は従来例１及び２０回路図ヶ（主な符
号）０２５″−Ｑｓｚ・・・譜チャネルＭＯ８ト２ンジスタ
Ｒ，ＨＥ４・・・抵抗８１％、”ｓ−ｔ　＋　８１％＋１・・・出力ｐ１．Ｐ
２・・・（２相）クロックＮ１２〜Ｎ、・・・ノード

Claims

【特許請求の範囲】　互いに重なりのない第１及び第２の２相のクロック・
ラインとシフトレジスタとを有し、第１のクロック・ラインをシフトレジスタの偶数段また
は奇数段に接続し、第２のクロック・ラインを奇数段ま
たは偶数段に接続してなり、前記シフトレジスタの各段
は、出力側のラッチ回路と、該ラッチ回路と第１または
第２のクロックとの間に介在するゲートと、前段出力を
制御入力として前段の出力時に該ゲートの制御ノードを
プリチャージするチャージアップ回路と、次段出力を帰
還して前記ゲートの制御ノードのチャージを抜くディス
チャージ回路とを含むことを特徴とする半導体記憶装置
。