JPS59200527A - 叉点プレインを有する回路 - Google Patents
叉点プレインを有する回路Info
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- JPS59200527A JPS59200527A JP59071038A JP7103884A JPS59200527A JP S59200527 A JPS59200527 A JP S59200527A JP 59071038 A JP59071038 A JP 59071038A JP 7103884 A JP7103884 A JP 7103884A JP S59200527 A JPS59200527 A JP S59200527A
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- Japan
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- clock
- plane
- transistors
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01728—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals
- H03K19/01742—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals by means of a pull-up or down element
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
- H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
- H03K19/17716—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays with synchronous operation, i.e. using clock signals, e.g. of I/O or coupling register
- H03K19/1772—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays with synchronous operation, i.e. using clock signals, e.g. of I/O or coupling register with synchronous operation of at least one of the logical matrixes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は第1の複数個の行入力線と、第2の複数個の列
出力線と、各々行入力線と列出力線の別個の叉点に位置
しており、かつ行入力線に接続されたゲート電極と列出
力線に接続された第1の端子を有しているドライバ・ト
ランジスタの叉点行列アレイと、各々の出力線に接続さ
れたプルアップ・トランジスタより成る叉点プレインを
有する回路に関する3プログラムされたロジック・アレ
イ(PLA)はデータ処理システム中のマイクロプロセ
ッサの制御ユニットで使用されている。マイクロプロセ
ッサはデータ処理システム、すなわち計算機の脳と見做
すことができる。PLAは論理計算または論理変換を実
行する、すなわちデータ入力に対して実行すべきAND
。
出力線と、各々行入力線と列出力線の別個の叉点に位置
しており、かつ行入力線に接続されたゲート電極と列出
力線に接続された第1の端子を有しているドライバ・ト
ランジスタの叉点行列アレイと、各々の出力線に接続さ
れたプルアップ・トランジスタより成る叉点プレインを
有する回路に関する3プログラムされたロジック・アレ
イ(PLA)はデータ処理システム中のマイクロプロセ
ッサの制御ユニットで使用されている。マイクロプロセ
ッサはデータ処理システム、すなわち計算機の脳と見做
すことができる。PLAは論理計算または論理変換を実
行する、すなわちデータ入力に対して実行すべきAND
。
ORおよびNQ几等の論理操作等を含む規則の如き、予
め定められた論理変換規則に従ってデータ信号入力によ
って決定されるデータ信号出力を提供するようにデータ
を処理するよう作られたトランジスタの叉点マレイであ
る。
め定められた論理変換規則に従ってデータ信号入力によ
って決定されるデータ信号出力を提供するようにデータ
を処理するよう作られたトランジスタの叉点マレイであ
る。
ここで変換規則は、以下で詳細に述べるようにPLA中
のトランジスタのマレイの構造によって決定される。
のトランジスタのマレイの構造によって決定される。
PLAは典型例では、それぞれANDプレインおよびO
Rプレインとして知られる2つの主要部分から成ってい
る。ANDプレインの出力は0几プレインの入力となる
。各々のプレインは叉点論理アレイの形、すなわち叉点
で交差する平行な行線と平行な列線の矩形アレイの形を
している。選択された叉点の各々に(は叉点ドライバ・
トランジスタが接続されてお9、叉点の選択はプレイン
によって実現される所望の論理変換規則に依存する。基
本的には各プレインはプレインに加わる2進デイジタル
・データ(電圧レベルの高低にそれぞれ相応する1およ
び0)に対してNQ几論理変換を実行するため類似の仕
方で動作する。
Rプレインとして知られる2つの主要部分から成ってい
る。ANDプレインの出力は0几プレインの入力となる
。各々のプレインは叉点論理アレイの形、すなわち叉点
で交差する平行な行線と平行な列線の矩形アレイの形を
している。選択された叉点の各々に(は叉点ドライバ・
トランジスタが接続されてお9、叉点の選択はプレイン
によって実現される所望の論理変換規則に依存する。基
本的には各プレインはプレインに加わる2進デイジタル
・データ(電圧レベルの高低にそれぞれ相応する1およ
び0)に対してNQ几論理変換を実行するため類似の仕
方で動作する。
ANDおよびORプレインによって実現されるNQ几機
能の特性は選択された叉点のそれぞれのプレインの構造
、すなわち種々の叉点に接続されたドライバートランジ
スタが存在するか否かによって形成される構造によシ決
定される。更に詳細に述べると、所定のプレインに対す
る入力データは(行または列の)人力線に沿って該プレ
インの論理マレイ中の叉点ドライバ・トランジスタのゲ
ート電極に加えられ、プレインからの出力データは人力
線と直交する平行した(列または行の)出力線から出て
来る。各々のこれら出力線は、該出力線上の双点に位置
するすべてのドライバ・トランジスタの互いに平行な大
電流を流し得るソース・トレイン信号路を介して地気ノ
ードに接続芒れている。
能の特性は選択された叉点のそれぞれのプレインの構造
、すなわち種々の叉点に接続されたドライバートランジ
スタが存在するか否かによって形成される構造によシ決
定される。更に詳細に述べると、所定のプレインに対す
る入力データは(行または列の)人力線に沿って該プレ
インの論理マレイ中の叉点ドライバ・トランジスタのゲ
ート電極に加えられ、プレインからの出力データは人力
線と直交する平行した(列または行の)出力線から出て
来る。各々のこれら出力線は、該出力線上の双点に位置
するすべてのドライバ・トランジスタの互いに平行な大
電流を流し得るソース・トレイン信号路を介して地気ノ
ードに接続芒れている。
ANDプレインの各々の出力線はまた゛1語線1jと呼
ばれておシ、OR,プレインの入力線として作用する。
ばれておシ、OR,プレインの入力線として作用する。
典型例では、叉点ドライバ・トランジスタはすべてMO
SFET(金属酸化物半導体電界効果トランジスタ)で
ある。
SFET(金属酸化物半導体電界効果トランジスタ)で
ある。
各々のMOSFETは一対の制御されたソースおよびド
レイン、すなわち大電流を流し得る端子およびゲート電
極、すなわち低電流しか流せない端子を有している。
レイン、すなわち大電流を流し得る端子およびゲート電
極、すなわち低電流しか流せない端子を有している。
ANDプレイン(および同様にORプレイン)の有用な
動作モードは、各々のプリチャージ位相期間中にAND
プレインの出力線の各々を高電圧レベル(V )に
プリチャーD ジするクロックによって動作するPMO8CPチャネル
MO8)負荷、すなわちプル・アップ・トランジスタと
、各々の評価、すなわち論理計算位相′ijA間中に出
力線を低電圧レベル(v88)に放電する作用をするN
MO8(nチャネルMO8)叉点ドライバ・トランジス
タおよびクロックによって動作する地気スイッチ、すな
わちプル・ダウン・トランジスタとによυ実現すれる。
動作モードは、各々のプリチャージ位相期間中にAND
プレインの出力線の各々を高電圧レベル(V )に
プリチャーD ジするクロックによって動作するPMO8CPチャネル
MO8)負荷、すなわちプル・アップ・トランジスタと
、各々の評価、すなわち論理計算位相′ijA間中に出
力線を低電圧レベル(v88)に放電する作用をするN
MO8(nチャネルMO8)叉点ドライバ・トランジス
タおよびクロックによって動作する地気スイッチ、すな
わちプル・ダウン・トランジスタとによυ実現すれる。
谷クロック・サイクルはANDプレインのプリチャージ
位相から開始される。このプリチャージ位相は、典型例
では、その直後にORプレインのプリチャージ位相が続
き、該位相期間中にANDプレインはそのサイクルの論
理演算を実行評価する。このようにしてORプレインの
プリチャージ位相は、ANDプレインの評価位相となる
。
位相から開始される。このプリチャージ位相は、典型例
では、その直後にORプレインのプリチャージ位相が続
き、該位相期間中にANDプレインはそのサイクルの論
理演算を実行評価する。このようにしてORプレインの
プリチャージ位相は、ANDプレインの評価位相となる
。
所定のプレインの各々のプリチャージ位相期間中、該プ
レインのすべてのプル・アップ・トランジスタはオンで
あシ、プル・ダウン・トランジスタはオフである。何故
ならば、種々の(叉点)ドライバ・トランジスタのオン
・オフ状態とは無関係に該当プレインのすべての出力線
を高電圧レベルにプリチャージすることを保証しなけれ
ばならないからである。プリチャージ位相の終了時点、
またはそのほんのわずか佐に論理評1’1N1i(すな
わち計算)位相が開始される。評価位相期間中、プル・
アップ・トランジスタはすべてオフで、プル・ダウン・
トランジスタはオンでるる。従って、各々の出力線は、
その出力線上の少くとも1つのドライバがオンであるか
否かに応じて低レベル(地気)にプル・ダウンされるか
または高電圧レベルに留壕る。いずれにしろ評価期間中
、特定の出力線上の少くとも1つのドライバがオンであ
ると、その出力線はそのドライバおよびプル・ダウン・
トランジスタを介して地気に放電される。
レインのすべてのプル・アップ・トランジスタはオンで
あシ、プル・ダウン・トランジスタはオフである。何故
ならば、種々の(叉点)ドライバ・トランジスタのオン
・オフ状態とは無関係に該当プレインのすべての出力線
を高電圧レベルにプリチャージすることを保証しなけれ
ばならないからである。プリチャージ位相の終了時点、
またはそのほんのわずか佐に論理評1’1N1i(すな
わち計算)位相が開始される。評価位相期間中、プル・
アップ・トランジスタはすべてオフで、プル・ダウン・
トランジスタはオンでるる。従って、各々の出力線は、
その出力線上の少くとも1つのドライバがオンであるか
否かに応じて低レベル(地気)にプル・ダウンされるか
または高電圧レベルに留壕る。いずれにしろ評価期間中
、特定の出力線上の少くとも1つのドライバがオンであ
ると、その出力線はそのドライバおよびプル・ダウン・
トランジスタを介して地気に放電される。
前述のごとく動作するPLAは、例えばイー拳ヘーゼン
シュトライト等の” ES F I SO8技術による
筒速度プログラマブル・ロジック・アレ41“、アイ・
イー・イー・イー・ジャーナル・オフ・ソリッド・ステ
ート・サーキット、オ5C−11巻、頁a7o−574
(1976)のページ3710第3図に示されている。
シュトライト等の” ES F I SO8技術による
筒速度プログラマブル・ロジック・アレ41“、アイ・
イー・イー・イー・ジャーナル・オフ・ソリッド・ステ
ート・サーキット、オ5C−11巻、頁a7o−574
(1976)のページ3710第3図に示されている。
P L Aの動作速度は、ANDプレインおよびORプ
レインの出力線が相応するプリチャージ位相M rpl
中に高電圧レベルにプリチャージされるのに要する時間
に依存する。すなわち要求されるプリチャージ位相が長
くなればなるほど動作速度は遅くなる。
レインの出力線が相応するプリチャージ位相M rpl
中に高電圧レベルにプリチャージされるのに要する時間
に依存する。すなわち要求されるプリチャージ位相が長
くなればなるほど動作速度は遅くなる。
マイクロプロセッサの最も動作速度の遅い部分は、通常
P L Aであり、各クロックサイクルのすべての位相
の長さは通常同じとされているので、各位相に対して要
求される時間すなわち位相期間を出来るだけ短くするこ
とが動作速度を上げるのに重要である。P L Aのす
べての位相の中で、プリチャージ位相、が最も長くなる
傾向にある。従って、P L Aのプレインのプリチャ
ージ位相に要求される時間を短かくする方法を見出すこ
とが望まれている。
P L Aであり、各クロックサイクルのすべての位相
の長さは通常同じとされているので、各位相に対して要
求される時間すなわち位相期間を出来るだけ短くするこ
とが動作速度を上げるのに重要である。P L Aのす
べての位相の中で、プリチャージ位相、が最も長くなる
傾向にある。従って、P L Aのプレインのプリチャ
ージ位相に要求される時間を短かくする方法を見出すこ
とが望まれている。
本発明に従い、前述の問題点は補助プルアップ・トラン
ジスタが各々のドライバ・トランジスタの第2の端子に
接続されていることを特徴とする回路により解決された
。
ジスタが各々のドライバ・トランジスタの第2の端子に
接続されていることを特徴とする回路により解決された
。
図示ノ如く、PLAlooはANDプレイン20.0几
プレイン30、入力レジスタ4゜および出力レジスタ5
oより成っている。
プレイン30、入力レジスタ4゜および出力レジスタ5
oより成っている。
PLAlooは該PLAが接続されているデータ処理シ
ステムの他の部分(図示せr)と信号を送受する。人力
レジスタ4oは入力データ信号■1 およびI2をA
NDプレイン2゜に加える入力線11および12を含む
クロックの加えられている並列ラッチのリニア・アレイ
よシ成る。例えば人力■1 に対するラッチはクロック
の加えられる通過トランジスタ41とインバータ42の
直列接続よシ成る。
ステムの他の部分(図示せr)と信号を送受する。人力
レジスタ4oは入力データ信号■1 およびI2をA
NDプレイン2゜に加える入力線11および12を含む
クロックの加えられている並列ラッチのリニア・アレイ
よシ成る。例えば人力■1 に対するラッチはクロック
の加えられる通過トランジスタ41とインバータ42の
直列接続よシ成る。
入カニ に対する他のラッチは他の通過トランジスタ4
8を含んでいる。入力■1 に対してスタティックなラ
ッチ(すなわち以下で述べるクロック系列が停止しても
その中に記憶された情報を失わないラッチ)を提供する
だめに、例えばフィードバック・インバータ43および
フィードバック・トランジスタ44より成るフィードバ
ック・ループが付加されている。インバータ42および
43は交互接続(一方の出力が他方の人力に接続される
こと)され、フィードバック・トランジスタ44がオン
のときデータを記憶するフリップ・フロップを形成して
いる。I2に対するスタティック・ラッチを形成するた
めに、他のフィードバック・トランジスタ49が交互接
続されたインバータ48.5および49.5より成る他
の対に対して付加されている。通過トランジスタ41の
ゲート電極は時間幅Tなる各クロック−サイクルの各々
の最初の位相(1o11゜1.1.)期間中トランジス
タ41をオンにするために、第1の相互接続線46を介
して加えられる第1のクロック・パルス系列0. Kよ
ってクロックが加えられる。一方、フィードバック・ト
ランジスタ44のゲート電極は、前記各々の第1の位相
期間中フィードバック・トランジスタ44をオフにする
ため1(オフのクロック系列$1 の補元を供給する
第1の補元クロック線47によってクロックが加えられ
る。第1の系列の補元は系列〆□ を線路47およびイ
ンバータ45を通すことにより得られ、フィードバック
・トランジスタ44のゲート電極に加えられる。
8を含んでいる。入力■1 に対してスタティックなラ
ッチ(すなわち以下で述べるクロック系列が停止しても
その中に記憶された情報を失わないラッチ)を提供する
だめに、例えばフィードバック・インバータ43および
フィードバック・トランジスタ44より成るフィードバ
ック・ループが付加されている。インバータ42および
43は交互接続(一方の出力が他方の人力に接続される
こと)され、フィードバック・トランジスタ44がオン
のときデータを記憶するフリップ・フロップを形成して
いる。I2に対するスタティック・ラッチを形成するた
めに、他のフィードバック・トランジスタ49が交互接
続されたインバータ48.5および49.5より成る他
の対に対して付加されている。通過トランジスタ41の
ゲート電極は時間幅Tなる各クロック−サイクルの各々
の最初の位相(1o11゜1.1.)期間中トランジス
タ41をオンにするために、第1の相互接続線46を介
して加えられる第1のクロック・パルス系列0. Kよ
ってクロックが加えられる。一方、フィードバック・ト
ランジスタ44のゲート電極は、前記各々の第1の位相
期間中フィードバック・トランジスタ44をオフにする
ため1(オフのクロック系列$1 の補元を供給する
第1の補元クロック線47によってクロックが加えられ
る。第1の系列の補元は系列〆□ を線路47およびイ
ンバータ45を通すことにより得られ、フィードバック
・トランジスタ44のゲート電極に加えられる。
■□ に対するラッチの出力は補元入力T1と17て入
力線21によりANDプレイン2゜に加えられる。同様
に人力レジスタ40は、他の入力線22で送信される第
2の補元人力信号■ の如き他の人力をANDプレイン
に加える同様な構成の他のラッチを含んでいる。
力線21によりANDプレイン2゜に加えられる。同様
に人力レジスタ40は、他の入力線22で送信される第
2の補元人力信号■ の如き他の人力をANDプレイン
に加える同様な構成の他のラッチを含んでいる。
一般に入力レジスタ407)クロック相互接続線46お
よび470点線部分によって図中に示すように、更に多
数の人力をANDプレイン20KIJOえるべく更に多
数の人力線およびラッチ(図示せず)が通常存在するこ
とを理解されたい。
よび470点線部分によって図中に示すように、更に多
数の人力をANDプレイン20KIJOえるべく更に多
数の人力線およびラッチ(図示せず)が通常存在するこ
とを理解されたい。
、A、 N Dプレイン20は特定の論理計算を行うた
め、第1の(最上部)行、すなわぢ第1の語線■1に清
って叉徹ドラ・rバ・トランジスタTllおよびTi1
lを、第2の行、す々わち第2の語線W2に治ってドラ
イバT2□およびP2.を、そして第3(最下部)の行
、すなわち牙6の語線W、に涜って′P、2およびT3
5を含んでいる。第1の列は71の列線24により、第
2の列は第2の列線26により、オ6の列は第3の列線
27により、牙4の列は第4、;)列線28により規定
されている。人力■1は列線バッファ・インバータ26
を通(7て第1の列24に加えられ、その補元工1
は非反転バッファ25を通して第2の列線26に加えら
れる。同様に、第2の入力信号[は別個のバッファイン
バー タを通して第3の列線27に加えられ、その補元
工、は非反転バッファを通して第4の列線28に加えら
れる。
め、第1の(最上部)行、すなわぢ第1の語線■1に清
って叉徹ドラ・rバ・トランジスタTllおよびTi1
lを、第2の行、す々わち第2の語線W2に治ってドラ
イバT2□およびP2.を、そして第3(最下部)の行
、すなわち牙6の語線W、に涜って′P、2およびT3
5を含んでいる。第1の列は71の列線24により、第
2の列は第2の列線26により、オ6の列は第3の列線
27により、牙4の列は第4、;)列線28により規定
されている。人力■1は列線バッファ・インバータ26
を通(7て第1の列24に加えられ、その補元工1
は非反転バッファ25を通して第2の列線26に加えら
れる。同様に、第2の入力信号[は別個のバッファイン
バー タを通して第3の列線27に加えられ、その補元
工、は非反転バッファを通して第4の列線28に加えら
れる。
ドライバT およびT の犬醒流を流し得るll
ドレイン(被制御)端モは第1の語線W□に接続されて
おり;T11のゲート電極(制御端子)は第1の列線2
4に、Ttqのゲート電極は第4の列線28oて接続さ
れている。ここでANDプレイン20は行線および列線
の点線部分によって示されるように、更に多数の行およ
び列線ならびに叉点を有し得ることを理解されたい。
おり;T11のゲート電極(制御端子)は第1の列線2
4に、Ttqのゲート電極は第4の列線28oて接続さ
れている。ここでANDプレイン20は行線および列線
の点線部分によって示されるように、更に多数の行およ
び列線ならびに叉点を有し得ることを理解されたい。
各々語線W□、 W2. W、 の左端にはプルアッ
プ、す、なわちプリチャージ・トランジスタU□。
プ、す、なわちプリチャージ・トランジスタU□。
U2.U、 が設けられている。これらプリチャ6−
ジ・トランジスタU□、 U2. U、 のゲート電
極は相互接続クロック線26.5に接続されており、そ
れによって第1のクロック系列〆によりクロックが加え
られる。ANDプレイン20中の叉点ドライバのドレイ
ン端子はすべて珂・1のクロック争パルス系列〆 の低
レベル位相t。t□、1,1. の期間中電圧VI)
D とされ、それによってプリチャージ・トランジスタ
U1. U2. U、 はオンとなる。3つのプリチ
ャージ−トランジスタU□、U2.U、 のソースは
VDoに接続されており、そのドレインはすべて語線W
、W およびW にそ九ぞれ接続う されている。これら叉点ドライバのソース端子の各々は
相互接続線24.5 、27.5 %−よび29を介し
て地気ノード295(で接続されている。地気ノード2
95は地気スイッチ(まだは゛電源スイッチ゛)トラン
ジスタGを通して電圧端子V (地気)に接続されてい
る。
ジ・トランジスタU□、 U2. U、 のゲート電
極は相互接続クロック線26.5に接続されており、そ
れによって第1のクロック系列〆によりクロックが加え
られる。ANDプレイン20中の叉点ドライバのドレイ
ン端子はすべて珂・1のクロック争パルス系列〆 の低
レベル位相t。t□、1,1. の期間中電圧VI)
D とされ、それによってプリチャージ・トランジスタ
U1. U2. U、 はオンとなる。3つのプリチ
ャージ−トランジスタU□、U2.U、 のソースは
VDoに接続されており、そのドレインはすべて語線W
、W およびW にそ九ぞれ接続う されている。これら叉点ドライバのソース端子の各々は
相互接続線24.5 、27.5 %−よび29を介し
て地気ノード295(で接続されている。地気ノード2
95は地気スイッチ(まだは゛電源スイッチ゛)トラン
ジスタGを通して電圧端子V (地気)に接続されてい
る。
との地気スイッチ・トランジスタGのゲートはクロック
線26..5 ic接続されており、それによって第1
のクロック系列y によりクロックが加えられる。従っ
て、地気ノード2951゛・ま゛°クロックされた地気
ノード゛と呼ぶことができる。
線26..5 ic接続されており、それによって第1
のクロック系列y によりクロックが加えられる。従っ
て、地気ノード2951゛・ま゛°クロックされた地気
ノード゛と呼ぶことができる。
地気スイッチGはNMOSトランジスタであり、プルφ
アンプートランジスタU、、U2およびU はすべてP
MO8である。従って、GがオフであるとU、 、 U
2 およびU、はすべてオフであり、Gがオフである
とU□+U2 およびU、はすべてオンである。
アンプートランジスタU、、U2およびU はすべてP
MO8である。従って、GがオフであるとU、 、 U
2 およびU、はすべてオフであり、Gがオフである
とU□+U2 およびU、はすべてオンである。
ANDプレイン20は更に本発明の特徴に従い、補助の
クロックされた地気ノード・プル・アップ争トランジス
タXを含んでいる。
クロックされた地気ノード・プル・アップ争トランジス
タXを含んでいる。
このトランジスタXのトレインは(制御のために)地気
ノード29,5に接続されており、そのゲートは第1の
クロック線26.5に接続されておシ、それによってX
は第1のクロック・パルス系列X によりクロックが加
えられる。
ノード29,5に接続されており、そのゲートは第1の
クロック線26.5に接続されておシ、それによってX
は第1のクロック・パルス系列X によりクロックが加
えられる。
語線W□、W2 および町 はANDプレイン20から
の出力信号をORプレイン30に対する人力信号として
供給する。このORプレインは行と列の機能が入替えら
れているが、ANDプレイン21]と電気的には類似の
構成である。0几プレインに対する人力信号は行線W、
、 W2.W、 に沿−って到来する。ORプレイン
からの第1および第2の出力信号O□および02 は列
出力線31および32に沿ってそれぞれ出てくる。0几
プレインに対するりロック・タイミング制御は第2のク
ロック線66を介して第2のクロックパルス系列グ2に
よシ供給される。この第2の系列y2 は第1の系列
〆□とオーバラップしていない。トランジスタM□1′
1M□2+ 、 M22’およびM、は、ORプレイン
30((対する叉点ドライバとして作用する。トランジ
スタP0 およびP2 はプル・アップ、すなわち
プリチャージ・トランジスタとして作用する。トランジ
スタSは地気スイッチすなわち電源スィッチとして作用
する。トランジスタYは本発明の特徴に従いORプレイ
ン60のクロックされた地気ノード37.5を制御する
補助のクロックされた地気ノード・プル・アップ・トラ
ンジスタとして作用する。この地気ノード37.5は相
互接続線67および38を介して0几プレインのすべて
の叉点トランジスタのソースに直接接続されている。
の出力信号をORプレイン30に対する人力信号として
供給する。このORプレインは行と列の機能が入替えら
れているが、ANDプレイン21]と電気的には類似の
構成である。0几プレインに対する人力信号は行線W、
、 W2.W、 に沿−って到来する。ORプレイン
からの第1および第2の出力信号O□および02 は列
出力線31および32に沿ってそれぞれ出てくる。0几
プレインに対するりロック・タイミング制御は第2のク
ロック線66を介して第2のクロックパルス系列グ2に
よシ供給される。この第2の系列y2 は第1の系列
〆□とオーバラップしていない。トランジスタM□1′
1M□2+ 、 M22’およびM、は、ORプレイン
30((対する叉点ドライバとして作用する。トランジ
スタP0 およびP2 はプル・アップ、すなわち
プリチャージ・トランジスタとして作用する。トランジ
スタSは地気スイッチすなわち電源スィッチとして作用
する。トランジスタYは本発明の特徴に従いORプレイ
ン60のクロックされた地気ノード37.5を制御する
補助のクロックされた地気ノード・プル・アップ・トラ
ンジスタとして作用する。この地気ノード37.5は相
互接続線67および38を介して0几プレインのすべて
の叉点トランジスタのソースに直接接続されている。
行語線’N 、 W 、 W および列出力線31お
25 よび32の点線部分によって示されるように、0几プレ
インは図示の3本の行および2本の列より多い所望の論
理計算を実現するのに必要な行および列を含み得る。
25 よび32の点線部分によって示されるように、0几プレ
インは図示の3本の行および2本の列より多い所望の論
理計算を実現するのに必要な行および列を含み得る。
出力線31および32は、第1および第2の出j−J信
号Oエ および02 をそれぞれ加えるために出力レ
ジスタ50中に延びている。この出力レジスタj・1人
力レジスタ40と類似の構成であり、出力線611通過
トランジスタ51、インバー タ52、フィー ドパツ
ク・インバータ56およびフィードバック−トランジス
タ54を含んでいる。インバータ55はまだ、線路57
上に第1および第2の系列〆□および〆2 とオーバラ
ップしない第3の補元クロックeパルス系列〆3、すな
わち〆、の補元を成す系列を提供するために設けられて
いる。出力レジスタ50の素子51〜59はトランジス
タ51および54がオ6のクロック・パルス系列〆、に
よってクロックが加えられている点を除いて入力レジス
タ40中の素子41〜49と類似している。
号Oエ および02 をそれぞれ加えるために出力レ
ジスタ50中に延びている。この出力レジスタj・1人
力レジスタ40と類似の構成であり、出力線611通過
トランジスタ51、インバー タ52、フィー ドパツ
ク・インバータ56およびフィードバック−トランジス
タ54を含んでいる。インバータ55はまだ、線路57
上に第1および第2の系列〆□および〆2 とオーバラ
ップしない第3の補元クロックeパルス系列〆3、すな
わち〆、の補元を成す系列を提供するために設けられて
いる。出力レジスタ50の素子51〜59はトランジス
タ51および54がオ6のクロック・パルス系列〆、に
よってクロックが加えられている点を除いて入力レジス
タ40中の素子41〜49と類似している。
オ6のクロック系列〆 はt およびt。
2
において、すなわち第2のクロック系列$2が人力レジ
スタ40中の通過トランジスタ41をオフとする直後に
、出力レジスタ50中の通過トランジスタ51をオンと
する。ここで°°直後′°とは当業者にあって周知のデ
ータ信号の時期尚早の伝送(レース・スルー)を回避す
るために、もし必要な場合には所望の安全マージンに相
応する比較的小さな遅延(タイミング図には示さず)を
除いたその直ぐ後を意味する。インバータ52により補
元出力信号Oに反転された後、出力線31上の出力信号
0 は出力レジスタ50から出力信号Z□(二〇、)と
してフィードバック線61上に出て行き、それによって
出力信号z1 は次に続くサイクル期間中、すなわち人
力レジスタ40中の通過トランジスタ40が再びオンと
なったとき、人力線12上の入力レジスタ40に対する
第2の人力信号■ となる。他方出力線62上の第2の
出力tg号0□は出力レジスタ50を通過した後、デー
タ処理システムの他の部分(図示せず)で利用される他
の出力信号z、、 (−b2)となる。
スタ40中の通過トランジスタ41をオフとする直後に
、出力レジスタ50中の通過トランジスタ51をオンと
する。ここで°°直後′°とは当業者にあって周知のデ
ータ信号の時期尚早の伝送(レース・スルー)を回避す
るために、もし必要な場合には所望の安全マージンに相
応する比較的小さな遅延(タイミング図には示さず)を
除いたその直ぐ後を意味する。インバータ52により補
元出力信号Oに反転された後、出力線31上の出力信号
0 は出力レジスタ50から出力信号Z□(二〇、)と
してフィードバック線61上に出て行き、それによって
出力信号z1 は次に続くサイクル期間中、すなわち人
力レジスタ40中の通過トランジスタ40が再びオンと
なったとき、人力線12上の入力レジスタ40に対する
第2の人力信号■ となる。他方出力線62上の第2の
出力tg号0□は出力レジスタ50を通過した後、デー
タ処理システムの他の部分(図示せず)で利用される他
の出力信号z、、 (−b2)となる。
動作期間中、データは各クロック・サイクルの各々の第
1の位相(例えば11.11)0 1 5 11 の期間中2進ディジタル信号として通過トランジスタ4
1および48を通して人力レジスタ40中に入ることが
許容される。こ九らデータはサイクルの残りの牙2の位
相(例えば1112、1,1. )およびオ6の位相(
例えば121.。
1の位相(例えば11.11)0 1 5 11 の期間中2進ディジタル信号として通過トランジスタ4
1および48を通して人力レジスタ40中に入ることが
許容される。こ九らデータはサイクルの残りの牙2の位
相(例えば1112、1,1. )およびオ6の位相(
例えば121.。
1.16)の期間中、すなわちこのレジスタ中のフィー
ドバック書トランジスタ、がオンのとき、この人力レジ
スタ中にラッチ(記憶)される。
ドバック書トランジスタ、がオンのとき、この人力レジ
スタ中にラッチ(記憶)される。
更に各々の第1の位相期間中、ANDプレイン20中の
プリチャージ・トランジスタU。
プリチャージ・トランジスタU。
U2. U、 は地気ノード・プルアップ−トランジ
スタXと同様オンである(何故ならば、U□。
スタXと同様オンである(何故ならば、U□。
U2. U、 およびXはすべて牙1の系列メ1によ
シクロツクが加えられているからである。)。
シクロツクが加えられているからである。)。
それと同時に、地気スイッチ・トランジスタGはまたy
によりクロックが加えられているが、NMOSトラン
ジスタなので該トラン・ ジスタGはオフである。従っ
て、各々のこのような第1の位相期間中、例えばU、、
T□1およびGは互いに直列に接続されており、Gはオ
フであるので、叉点トランジスタのオン・オフ状態とは
無関係に電圧レベルvDD(高電圧レベル)にプリチャ
ージされる。それと同時に、地気ノード295はvDD
にプリチャージされる。何故ならば、地気ノード・プル
アップ・トランジスタXはそのときオンだからである。
によりクロックが加えられているが、NMOSトラン
ジスタなので該トラン・ ジスタGはオフである。従っ
て、各々のこのような第1の位相期間中、例えばU、、
T□1およびGは互いに直列に接続されており、Gはオ
フであるので、叉点トランジスタのオン・オフ状態とは
無関係に電圧レベルvDD(高電圧レベル)にプリチャ
ージされる。それと同時に、地気ノード295はvDD
にプリチャージされる。何故ならば、地気ノード・プル
アップ・トランジスタXはそのときオンだからである。
各々の第2の位相(例えば1112.1.1.)の開始
時点(例えば1..1.)において、プリチャージ・ト
ランジスタ口工、U2.U、 は地気ノード・プルア
ップ・トランジスタXと同様にオフとなるが、地気スイ
ッチGはオンとなる。
時点(例えば1..1.)において、プリチャージ・ト
ランジスタ口工、U2.U、 は地気ノード・プルア
ップ・トランジスタXと同様にオフとなるが、地気スイ
ッチGはオンとなる。
従って語線W□、 W2. W、 の各々は、その語
線に接続されているANDプレインの叉点トランジスタ
・ついずれか1つがオンであるか否か(これは人力レジ
スタ40中のデータのラッチされた1または0なる論理
値によシ決まる)に依存して第2およびオ6の位相期間
中(例えば1.1. 、1.16 期間中)地気電圧
V (低電圧レベル)にプルダウンされたり、されなか
ったりする。例えば入力線11上の第10人力信号■□
の値が0であると、列線26上の■□の値は1であり
、それによって叉点トランジスタT52はオンとなり、
従って第3の語線W、の電圧レベルは(このオ6の語線
W5に接続されている他の叉点トランジスタT。
線に接続されているANDプレインの叉点トランジスタ
・ついずれか1つがオンであるか否か(これは人力レジ
スタ40中のデータのラッチされた1または0なる論理
値によシ決まる)に依存して第2およびオ6の位相期間
中(例えば1.1. 、1.16 期間中)地気電圧
V (低電圧レベル)にプルダウンされたり、されなか
ったりする。例えば入力線11上の第10人力信号■□
の値が0であると、列線26上の■□の値は1であり
、それによって叉点トランジスタT52はオンとなり、
従って第3の語線W、の電圧レベルは(このオ6の語線
W5に接続されている他の叉点トランジスタT。
Oオン・オフ状態とは無関係に)地気、すなわちV と
なる。またクロック・サイクルの各々の第2の位相(例
えば(112* ”u ’5)期間中、ANDプレイン
30の列出力線31および32はV。Dにプリチャージ
される。何故ならば、そのときクロック線36を通して
P。
なる。またクロック・サイクルの各々の第2の位相(例
えば(112* ”u ’5)期間中、ANDプレイン
30の列出力線31および32はV。Dにプリチャージ
される。何故ならば、そのときクロック線36を通して
P。
P およびSに供給される牙2のクロック系列グ によ
υORプレインのプリチャージ・トランジスタP0
およびP2 はオンで、地気(26) スイッチSはオフだからである。それと同時に、0几プ
レインの地気ノード・プルQアップ・トランジスタYは
オンとなり、それによって地気ノード61.5の電圧は
VDDの電圧レベルにプルアップされる。
υORプレインのプリチャージ・トランジスタP0
およびP2 はオンで、地気(26) スイッチSはオフだからである。それと同時に、0几プ
レインの地気ノード・プルQアップ・トランジスタYは
オンとなり、それによって地気ノード61.5の電圧は
VDDの電圧レベルにプルアップされる。
各々のオ6位相の開始時点(り1えば12.1. )に
おいてORプレインのプリチャージ−トランジスタは地
気ノード・プル・アップ・トランジスタYと共にオフと
なるが、地気スイッチSはオンとなる。それによって第
3の位相期間中(・列えばt2 t3 + 15 t6
)、列出力線61および62の各々はそれぞれの列線
に接続された叉点トランジスタの少くとも1つがオンに
なるまで、すなわち相応する語線が高レベルとならない
ときはVDDに留まる。例えば第1の語線W1が高レベ
ルであると、両方の列線31および62の電圧レベルは
他の語線の電圧レベルとは無関係に叉点トランジスタM
1□およびM□2によって地気電圧にプルダウンされる
。他方、第2の語線W が高レベルで、(24) 牙1およびオ6の語線W1およびW、 が共に低レベ
ルであると、叉点トランジスタ・ドライバM、はオンと
なり、他のORプレイン・ドライバM1□、 M、2.
M、□はオフとなり、第2の列出力線62のみが吐レ
ベルとなり、牙1の列出力線31は高いプリチャージ・
レベルVDDに留まる。すなわち第1の出力信号O□は
1で、第2の出力信号02は0となる。
おいてORプレインのプリチャージ−トランジスタは地
気ノード・プル・アップ・トランジスタYと共にオフと
なるが、地気スイッチSはオンとなる。それによって第
3の位相期間中(・列えばt2 t3 + 15 t6
)、列出力線61および62の各々はそれぞれの列線
に接続された叉点トランジスタの少くとも1つがオンに
なるまで、すなわち相応する語線が高レベルとならない
ときはVDDに留まる。例えば第1の語線W1が高レベ
ルであると、両方の列線31および62の電圧レベルは
他の語線の電圧レベルとは無関係に叉点トランジスタM
1□およびM□2によって地気電圧にプルダウンされる
。他方、第2の語線W が高レベルで、(24) 牙1およびオ6の語線W1およびW、 が共に低レベ
ルであると、叉点トランジスタ・ドライバM、はオンと
なり、他のORプレイン・ドライバM1□、 M、2.
M、□はオフとなり、第2の列出力線62のみが吐レ
ベルとなり、牙1の列出力線31は高いプリチャージ・
レベルVDDに留まる。すなわち第1の出力信号O□は
1で、第2の出力信号02は0となる。
第3の位相(例えば121.、1,16)期間中、出力
レジスタ50中の通過トランジスタ51および58は共
にオフとなシ、フィードバック・トランジスタ54゛し
よび59は共にオフとなる。このようにして、出力レジ
スタ50は出力線31および32上の0几プレイン60
からのデータ信号01および02 をこのとき受信する
ことができ、またこのときその出力線61および62に
沿ってそれぞれ相応するデータ信号2 および2 を送
出することかできる。出力信号11は0□(01を論理
的に反転したもの)であり;出力信号Z2はO2である
。出力信号Z1 はフィードバックされて入力レジスタ
40の入力■2 となる。出力信号Z はシステムの
他の部分に人力として送出される。出力レジスタはその
直後のサイクル(例えばt、 t6 )の第1の位相(
例えば、1.1.)の開始時点(例えば1. )の状態
にラッチされる(何故ならばこのときフィードバック・
トランジスタ54および59はオンだからである。)。
レジスタ50中の通過トランジスタ51および58は共
にオフとなシ、フィードバック・トランジスタ54゛し
よび59は共にオフとなる。このようにして、出力レジ
スタ50は出力線31および32上の0几プレイン60
からのデータ信号01および02 をこのとき受信する
ことができ、またこのときその出力線61および62に
沿ってそれぞれ相応するデータ信号2 および2 を送
出することかできる。出力信号11は0□(01を論理
的に反転したもの)であり;出力信号Z2はO2である
。出力信号Z1 はフィードバックされて入力レジスタ
40の入力■2 となる。出力信号Z はシステムの
他の部分に人力として送出される。出力レジスタはその
直後のサイクル(例えばt、 t6 )の第1の位相(
例えば、1.1.)の開始時点(例えば1. )の状態
にラッチされる(何故ならばこのときフィードバック・
トランジスタ54および59はオンだからである。)。
これによって出力Z1 およびZ2 は(このとき
フィードバック・トランジスタ54および59がオン状
態に留−まって1)るので)直後のサイクルの第1およ
び第2の位相(例えば1.1.)の期間を通じて安定な
状態に留まる。
フィードバック・トランジスタ54および59がオン状
態に留−まって1)るので)直後のサイクルの第1およ
び第2の位相(例えば1.1.)の期間を通じて安定な
状態に留まる。
地気ノード・プルアップ・トランジスタYの動作のの好
ましき特徴は、以下に述べるようにして理解されよう。
ましき特徴は、以下に述べるようにして理解されよう。
す・rクルI。t、の開始時点t。において、ノード3
7.5の電圧は直前のサイクル期間中の動作によりVs
sとなっている。何故ならば、このノードは直前のサイ
クルの第2およびオ6の位相期間中、地気スイッチSの
オン状態によってV にプルダウンされていたからであ
る。ORプレイン30のプリチャージ位相t1t2
の開始時点t□において、すべての語線W□、 W2.
W、 はANDプレインの直前のブリチレージ位相
1o1. の期間中ANDプレインがプリチャージさ
れることによりORプレインの領域において高レベルと
なっている。そしてこれらすべての語線w、、 w2.
\■、はこのプリチャージ位相1.12の後半期間中に
ANDプレインから低レベル信号が到来して留まるまで
高レベルに留まる。
7.5の電圧は直前のサイクル期間中の動作によりVs
sとなっている。何故ならば、このノードは直前のサイ
クルの第2およびオ6の位相期間中、地気スイッチSの
オン状態によってV にプルダウンされていたからであ
る。ORプレイン30のプリチャージ位相t1t2
の開始時点t□において、すべての語線W□、 W2.
W、 はANDプレインの直前のブリチレージ位相
1o1. の期間中ANDプレインがプリチャージさ
れることによりORプレインの領域において高レベルと
なっている。そしてこれらすべての語線w、、 w2.
\■、はこのプリチャージ位相1.12の後半期間中に
ANDプレインから低レベル信号が到来して留まるまで
高レベルに留まる。
このようにして詳細に述べると、0几プレインのプリチ
ャージ位相11の開始部分を通じて出力線61に接続さ
れた叉点ドライ!<・トランジスタM1□およびM、1
((1共にオンである。
ャージ位相11の開始部分を通じて出力線61に接続さ
れた叉点ドライ!<・トランジスタM1□およびM、1
((1共にオンである。
それと同時に、プルアップ・プリチャージ・トランジス
タP はオンとなり、出力線61を所望の電圧レベルV
DDにプリチャージする。
タP はオンとなり、出力線61を所望の電圧レベルV
DDにプリチャージする。
このvDDなるレベルは次のような場合に必要である。
例えば直後の評価位相121う 期間中に語線W およ
びW 上の信号が低レベルとう なり、従ってドラ・イバM1□およびM、□がオフとな
り(一方、地気スイッチ・トランジスタSはオンとなる
)、出力線61が高いプリチャージ・レベルVD、Dに
なるようなときで6うる。
びW 上の信号が低レベルとう なり、従ってドラ・イバM1□およびM、□がオフとな
り(一方、地気スイッチ・トランジスタSはオンとなる
)、出力線61が高いプリチャージ・レベルVD、Dに
なるようなときで6うる。
しかしプル・アップ争トランジスタP□の抵抗、ドライ
バM およびM、□および地気スイ1 ツチSの容量ならびにこれらドライバM1□およびM5
、の地気スイッチSへの配線接続の抵抗および(地気に
対する)容量のだめ、そして時刻t1 における地気
ノード67.5の電圧がVss (地気)であるために
、出力線31はプリチャージ位相1.1.、 の期間
中■DDにはプリチャージされず、その代りにプル・ア
ップ・トランジスタP からのプリチャージ電流は地気
ノード37.5に向けられ、それによ・つて出力線31
はORプレインのプリチャージ位相’l ’2 が望ま
しくない程長くならないならば、vssからVssとV
DDの間の中間の値に比較的ゆつくシとプリチャージさ
れる。通常データ処理システムでは、すべての位相は等
長とされるので、t1t2 を長くしようとするとi
t および121. も長くなる(これは望ましく
な(八。)。すなわちサイクル時間 t。t。
バM およびM、□および地気スイ1 ツチSの容量ならびにこれらドライバM1□およびM5
、の地気スイッチSへの配線接続の抵抗および(地気に
対する)容量のだめ、そして時刻t1 における地気
ノード67.5の電圧がVss (地気)であるために
、出力線31はプリチャージ位相1.1.、 の期間
中■DDにはプリチャージされず、その代りにプル・ア
ップ・トランジスタP からのプリチャージ電流は地気
ノード37.5に向けられ、それによ・つて出力線31
はORプレインのプリチャージ位相’l ’2 が望ま
しくない程長くならないならば、vssからVssとV
DDの間の中間の値に比較的ゆつくシとプリチャージさ
れる。通常データ処理システムでは、すべての位相は等
長とされるので、t1t2 を長くしようとするとi
t および121. も長くなる(これは望ましく
な(八。)。すなわちサイクル時間 t。t。
が望ましくない程長くなる。他方、地気ノード・プル・
アップ・トランジスタYを付加すると地気ノード67.
5はORプレインのプリチャージ位相11 の初期部
分の期間中に迅速に高レベルVDDにプリチャージされ
、それによってプリチャ、−ジ電!亜が出力線61から
ドライバを通して地気ノード37.5に分流することが
妨げられ、それによって出力線31のより速いプリチャ
ージが可能となり、従ってより短い期間のプリチャージ
位相111.、 で動作するようになる。
アップ・トランジスタYを付加すると地気ノード67.
5はORプレインのプリチャージ位相11 の初期部
分の期間中に迅速に高レベルVDDにプリチャージされ
、それによってプリチャ、−ジ電!亜が出力線61から
ドライバを通して地気ノード37.5に分流することが
妨げられ、それによって出力線31のより速いプリチャ
ージが可能となり、従ってより短い期間のプリチャージ
位相111.、 で動作するようになる。
以上本発明を特定の実施例に関して詳述してきたが、本
発明の範囲を逸脱することなく種々の変形が可能である
。例えば寄生容量のプリチャージによって生じるプリチ
ャージ時間が該当プレインにおいて問題とならない場合
にはA、 N Dプレイン20中の付加された地気ノー
ド・プルアップ・トランジスタx−またはORプレイン
60中の付加された地気ノード・プルアップ・トランジ
スタYは除去することができることを理解されたい。更
にレジスタ40および50中のラッチは、クロックによ
って動作するPMO8の代りに、クロックによって動作
する0MO8を用いることもできる。
発明の範囲を逸脱することなく種々の変形が可能である
。例えば寄生容量のプリチャージによって生じるプリチ
ャージ時間が該当プレインにおいて問題とならない場合
にはA、 N Dプレイン20中の付加された地気ノー
ド・プルアップ・トランジスタx−またはORプレイン
60中の付加された地気ノード・プルアップ・トランジ
スタYは除去することができることを理解されたい。更
にレジスタ40および50中のラッチは、クロックによ
って動作するPMO8の代りに、クロックによって動作
する0MO8を用いることもできる。
図は本発明の特定の実施例に従うP L Aの回路図で
あり、p型伝導性チャネルを有するMOSトランジスタ
はpにより、n型伝導性チャネルを有するAl0Sトラ
ンジスタはnにより示されている。まだ本発明の理解を
助けるため図の左上に夕・イミング図が示されている0 〔主要部分の符号の説明〕 第1の複数量の付人力線−一一一一−−−一−−−−w
l−w。 −g−2の複数個の列出力線−一〜−−−−−−−−−
−−31,32出願人:アメリカン テレフォン アン
ドテレグラフ カムパニー
あり、p型伝導性チャネルを有するMOSトランジスタ
はpにより、n型伝導性チャネルを有するAl0Sトラ
ンジスタはnにより示されている。まだ本発明の理解を
助けるため図の左上に夕・イミング図が示されている0 〔主要部分の符号の説明〕 第1の複数量の付人力線−一一一一−−−一−−−−w
l−w。 −g−2の複数個の列出力線−一〜−−−−−−−−−
−−31,32出願人:アメリカン テレフォン アン
ドテレグラフ カムパニー
Claims (1)
- 【特許請求の範囲】 1、 牙1の複数個の行入力線(w、−w、)と、第2
の複数個の列出力線(31,62)と、各々行入力線と
列出力線の別々の叉点に位置し、行入力線に接続された
ゲート電極と、列出力線に接続されだ第1の端子を有す
るドライバ・トランジスタ(Ml□、 M、2. M、
、2゜M、1)の叉点性−列アレイと、 各々の出力線に接続されたプルアップ・トランジスタ(
P、、P2)とを含む叉点プレイン(60)を有する回
路において、 補助プルアップ・トランジスタ(Y)が各々のドライバ
・トランジスタの第2の端子に接続されていることを特
徴とする回路。 2、特許請求の範囲第1項記載の回路において、 プル・トランジスタ(Pl)および補助プル・アップ・
トランジスタ(Y)の各々は和クロック源(り)に接続
されたゲート電極を有し、補助プル・アップ・トランジ
スタはドライバ・トランジスタ(M lt )に接続さ
れた1つの端子と第1の電圧源(VDD)に接続された
他の端子を有するととを特徴とする回路。 3、 特許請求の範囲刃・2項記載の回路において、更
に補助プル・アップ・トランジスタ(Y)の共通端子(
67、5)およびドライバ・トランジスタ(Ml、)は
第1の電圧源(VDD )によって供給される電圧レベ
ルとは異なる電圧レベル(VSS)に周期的に充電され
ることを特徴とする回路。 4、 特許請求の範囲第3項記載の回路において、更に
プル・トランジスタおよび補助プル・アップ・トランジ
スタはPMOSトランジスタであり、ドライバ・トラン
ジスタはNMOSトランジスタであることを特徴とする
特許 5、牙1の複数個のドライバ・トランジスタ(M1□、
M、)の各々の大電流を流し得る端子が接続されている
第1の出力線(61)と、第1の複数個のドライバ・ト
ランジスタ(Ml□1M、□)の各々の他の大電流を流
し得る端子が接続されているクロックの加えられる地気
ノード(37,5)と、第1の出力線(61)を第1の
予め定められた電圧レベル(vDD)に周期的に充電す
るべく第1の出力線(31)に接続されているクロック
の加えられるプリチャージ手段(P )とを有するプレ
イン(60)より成LPLAを含む論理アレイにおいて
、 地気ノード(37,5)を第1の予め定められた電圧レ
ベル(VDD)に周期的に充電するべく地気ノード(3
7,5)に接続されたクロックの加えられる地気ノード
光取手段(Y)により特徴づけられる論理アレイ。 6、 特許請求の範囲第1項記載のアレイにおいて、更
にクロックの加えられる地気ノード(37,5)を第1
の複数個のドライバ(M、1゜M、1)がすべてオフで
あるとき、第1の電圧レベルとは異なる第2の予め定め
られた電圧レベル(V83)に周期的に放電するべくク
ロックの加えられる地気ノード(37,5)に接続され
た電源スイツチ手段(S)を含むことを特徴とするアレ
イ。 2、特許請求の範囲オ6項記載のアレイにおいて、更に
クロックの加えられるプリチャージ手段(P□)および
電源スイツチ手段(S)は各々互いに逆の極性(PMO
8とN M 0.9 )のトランジスタより成ることを
特徴とするアレイ。 8、特許請求の範囲第7項記載のアレイにおいて、更に
クロックの加えられるプリチャージ手段(P )の制御
端子、電源スイツチ手段(S)の制御端子およびクロッ
クの加えられる地気ノード充電手段(Y)のゲート電極
は、前記制御端子にクロック・パルス系列(0)を供給
する端子に接続されていることを特徴とするアレイ。 9 特許請求の範囲第4項記載のアレイにおいて、ドラ
イバ・トランジスタ(M、□+MJはすべて電源ス・r
ソテ手段のトランジスタと同じ型(NMO8)であるこ
とを特徴とするアレ化 10、 特許請求の範囲オフ項記載のアレイにおいて
、更にドライバ・トランジスタ(M□、。 M、1)はすべて電源スイツ≠手段(S)のトランジス
タと同じ型(NMO8)であることを特徴とするアレイ
。
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