JPS59200527A - 叉点プレインを有する回路 - Google Patents
叉点プレインを有する回路Info
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- JPS59200527A JPS59200527A JP59071038A JP7103884A JPS59200527A JP S59200527 A JPS59200527 A JP S59200527A JP 59071038 A JP59071038 A JP 59071038A JP 7103884 A JP7103884 A JP 7103884A JP S59200527 A JPS59200527 A JP S59200527A
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- plane
- transistors
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01728—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals
- H03K19/01742—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals by means of a pull-up or down element
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
- H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
- H03K19/17716—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays with synchronous operation, i.e. using clock signals, e.g. of I/O or coupling register
- H03K19/1772—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays with synchronous operation, i.e. using clock signals, e.g. of I/O or coupling register with synchronous operation of at least one of the logical matrixes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は第１の複数個の行入力線と、第２の複数個の列
出力線と、各々行入力線と列出力線の別個の叉点に位置
しており、かつ行入力線に接続されたゲート電極と列出
力線に接続された第１の端子を有しているドライバ・ト
ランジスタの叉点行列アレイと、各々の出力線に接続さ
れたプルアップ・トランジスタより成る叉点プレインを
有する回路に関する３プログラムされたロジック・アレ
イ（ＰＬＡ）はデータ処理システム中のマイクロプロセ
ッサの制御ユニットで使用されている。マイクロプロセ
ッサはデータ処理システム、すなわち計算機の脳と見做
すことができる。ＰＬＡは論理計算または論理変換を実
行する、すなわちデータ入力に対して実行すべきＡＮＤ
。
出力線と、各々行入力線と列出力線の別個の叉点に位置
しており、かつ行入力線に接続されたゲート電極と列出
力線に接続された第１の端子を有しているドライバ・ト
ランジスタの叉点行列アレイと、各々の出力線に接続さ
れたプルアップ・トランジスタより成る叉点プレインを
有する回路に関する３プログラムされたロジック・アレ
イ（ＰＬＡ）はデータ処理システム中のマイクロプロセ
ッサの制御ユニットで使用されている。マイクロプロセ
ッサはデータ処理システム、すなわち計算機の脳と見做
すことができる。ＰＬＡは論理計算または論理変換を実
行する、すなわちデータ入力に対して実行すべきＡＮＤ
。
ＯＲおよびＮＱ几等の論理操作等を含む規則の如き、予
め定められた論理変換規則に従ってデータ信号入力によ
って決定されるデータ信号出力を提供するようにデータ
を処理するよう作られたトランジスタの叉点マレイであ
る。
め定められた論理変換規則に従ってデータ信号入力によ
って決定されるデータ信号出力を提供するようにデータ
を処理するよう作られたトランジスタの叉点マレイであ
る。
ここで変換規則は、以下で詳細に述べるようにＰＬＡ中
のトランジスタのマレイの構造によって決定される。
のトランジスタのマレイの構造によって決定される。
ＰＬＡは典型例では、それぞれＡＮＤプレインおよびＯ
Ｒプレインとして知られる２つの主要部分から成ってい
る。ＡＮＤプレインの出力は０几プレインの入力となる
。各々のプレインは叉点論理アレイの形、すなわち叉点
で交差する平行な行線と平行な列線の矩形アレイの形を
している。選択された叉点の各々に（は叉点ドライバ・
トランジスタが接続されてお９、叉点の選択はプレイン
によって実現される所望の論理変換規則に依存する。基
本的には各プレインはプレインに加わる２進デイジタル
・データ（電圧レベルの高低にそれぞれ相応する１およ
び０）に対してＮＱ几論理変換を実行するため類似の仕
方で動作する。
Ｒプレインとして知られる２つの主要部分から成ってい
る。ＡＮＤプレインの出力は０几プレインの入力となる
。各々のプレインは叉点論理アレイの形、すなわち叉点
で交差する平行な行線と平行な列線の矩形アレイの形を
している。選択された叉点の各々に（は叉点ドライバ・
トランジスタが接続されてお９、叉点の選択はプレイン
によって実現される所望の論理変換規則に依存する。基
本的には各プレインはプレインに加わる２進デイジタル
・データ（電圧レベルの高低にそれぞれ相応する１およ
び０）に対してＮＱ几論理変換を実行するため類似の仕
方で動作する。
ＡＮＤおよびＯＲプレインによって実現されるＮＱ几機
能の特性は選択された叉点のそれぞれのプレインの構造
、すなわち種々の叉点に接続されたドライバートランジ
スタが存在するか否かによって形成される構造によシ決
定される。更に詳細に述べると、所定のプレインに対す
る入力データは（行または列の）人力線に沿って該プレ
インの論理マレイ中の叉点ドライバ・トランジスタのゲ
ート電極に加えられ、プレインからの出力データは人力
線と直交する平行した（列または行の）出力線から出て
来る。各々のこれら出力線は、該出力線上の双点に位置
するすべてのドライバ・トランジスタの互いに平行な大
電流を流し得るソース・トレイン信号路を介して地気ノ
ードに接続芒れている。
能の特性は選択された叉点のそれぞれのプレインの構造
、すなわち種々の叉点に接続されたドライバートランジ
スタが存在するか否かによって形成される構造によシ決
定される。更に詳細に述べると、所定のプレインに対す
る入力データは（行または列の）人力線に沿って該プレ
インの論理マレイ中の叉点ドライバ・トランジスタのゲ
ート電極に加えられ、プレインからの出力データは人力
線と直交する平行した（列または行の）出力線から出て
来る。各々のこれら出力線は、該出力線上の双点に位置
するすべてのドライバ・トランジスタの互いに平行な大
電流を流し得るソース・トレイン信号路を介して地気ノ
ードに接続芒れている。
ＡＮＤプレインの各々の出力線はまた゛１語線１ｊと呼
ばれておシ、ＯＲ，プレインの入力線として作用する。
ばれておシ、ＯＲ，プレインの入力線として作用する。
典型例では、叉点ドライバ・トランジスタはすべてＭＯ
ＳＦＥＴ（金属酸化物半導体電界効果トランジスタ）で
ある。
ＳＦＥＴ（金属酸化物半導体電界効果トランジスタ）で
ある。
各々のＭＯＳＦＥＴは一対の制御されたソースおよびド
レイン、すなわち大電流を流し得る端子およびゲート電
極、すなわち低電流しか流せない端子を有している。
レイン、すなわち大電流を流し得る端子およびゲート電
極、すなわち低電流しか流せない端子を有している。
ＡＮＤプレイン（および同様にＯＲプレイン）の有用な
動作モードは、各々のプリチャージ位相期間中にＡＮＤ
プレインの出力線の各々を高電圧レベル（Ｖ ）に
プリチャーＤ ジするクロックによって動作するＰＭＯ８ＣＰチャネル
ＭＯ８）負荷、すなわちプル・アップ・トランジスタと
、各々の評価、すなわち論理計算位相′ｉｊＡ間中に出
力線を低電圧レベル（ｖ８８）に放電する作用をするＮ
ＭＯ８（ｎチャネルＭＯ８）叉点ドライバ・トランジス
タおよびクロックによって動作する地気スイッチ、すな
わちプル・ダウン・トランジスタとによυ実現すれる。
動作モードは、各々のプリチャージ位相期間中にＡＮＤ
プレインの出力線の各々を高電圧レベル（Ｖ ）に
プリチャーＤ ジするクロックによって動作するＰＭＯ８ＣＰチャネル
ＭＯ８）負荷、すなわちプル・アップ・トランジスタと
、各々の評価、すなわち論理計算位相′ｉｊＡ間中に出
力線を低電圧レベル（ｖ８８）に放電する作用をするＮ
ＭＯ８（ｎチャネルＭＯ８）叉点ドライバ・トランジス
タおよびクロックによって動作する地気スイッチ、すな
わちプル・ダウン・トランジスタとによυ実現すれる。
谷クロック・サイクルはＡＮＤプレインのプリチャージ
位相から開始される。このプリチャージ位相は、典型例
では、その直後にＯＲプレインのプリチャージ位相が続
き、該位相期間中にＡＮＤプレインはそのサイクルの論
理演算を実行評価する。このようにしてＯＲプレインの
プリチャージ位相は、ＡＮＤプレインの評価位相となる
。
位相から開始される。このプリチャージ位相は、典型例
では、その直後にＯＲプレインのプリチャージ位相が続
き、該位相期間中にＡＮＤプレインはそのサイクルの論
理演算を実行評価する。このようにしてＯＲプレインの
プリチャージ位相は、ＡＮＤプレインの評価位相となる
。
所定のプレインの各々のプリチャージ位相期間中、該プ
レインのすべてのプル・アップ・トランジスタはオンで
あシ、プル・ダウン・トランジスタはオフである。何故
ならば、種々の（叉点）ドライバ・トランジスタのオン
・オフ状態とは無関係に該当プレインのすべての出力線
を高電圧レベルにプリチャージすることを保証しなけれ
ばならないからである。プリチャージ位相の終了時点、
またはそのほんのわずか佐に論理評１’１Ｎ１ｉ（すな
わち計算）位相が開始される。評価位相期間中、プル・
アップ・トランジスタはすべてオフで、プル・ダウン・
トランジスタはオンでるる。従って、各々の出力線は、
その出力線上の少くとも１つのドライバがオンであるか
否かに応じて低レベル（地気）にプル・ダウンされるか
または高電圧レベルに留壕る。いずれにしろ評価期間中
、特定の出力線上の少くとも１つのドライバがオンであ
ると、その出力線はそのドライバおよびプル・ダウン・
トランジスタを介して地気に放電される。
レインのすべてのプル・アップ・トランジスタはオンで
あシ、プル・ダウン・トランジスタはオフである。何故
ならば、種々の（叉点）ドライバ・トランジスタのオン
・オフ状態とは無関係に該当プレインのすべての出力線
を高電圧レベルにプリチャージすることを保証しなけれ
ばならないからである。プリチャージ位相の終了時点、
またはそのほんのわずか佐に論理評１’１Ｎ１ｉ（すな
わち計算）位相が開始される。評価位相期間中、プル・
アップ・トランジスタはすべてオフで、プル・ダウン・
トランジスタはオンでるる。従って、各々の出力線は、
その出力線上の少くとも１つのドライバがオンであるか
否かに応じて低レベル（地気）にプル・ダウンされるか
または高電圧レベルに留壕る。いずれにしろ評価期間中
、特定の出力線上の少くとも１つのドライバがオンであ
ると、その出力線はそのドライバおよびプル・ダウン・
トランジスタを介して地気に放電される。
前述のごとく動作するＰＬＡは、例えばイー拳ヘーゼン
シュトライト等の” ＥＳ Ｆ Ｉ ＳＯ８技術による
筒速度プログラマブル・ロジック・アレ４１“、アイ・
イー・イー・イー・ジャーナル・オフ・ソリッド・ステ
ート・サーキット、オ５Ｃ−１１巻、頁ａ７ｏ−５７４
（１９７６）のページ３７１０第３図に示されている。
シュトライト等の” ＥＳ Ｆ Ｉ ＳＯ８技術による
筒速度プログラマブル・ロジック・アレ４１“、アイ・
イー・イー・イー・ジャーナル・オフ・ソリッド・ステ
ート・サーキット、オ５Ｃ−１１巻、頁ａ７ｏ−５７４
（１９７６）のページ３７１０第３図に示されている。
Ｐ Ｌ Ａの動作速度は、ＡＮＤプレインおよびＯＲプ
レインの出力線が相応するプリチャージ位相Ｍ ｒｐｌ
中に高電圧レベルにプリチャージされるのに要する時間
に依存する。すなわち要求されるプリチャージ位相が長
くなればなるほど動作速度は遅くなる。
レインの出力線が相応するプリチャージ位相Ｍ ｒｐｌ
中に高電圧レベルにプリチャージされるのに要する時間
に依存する。すなわち要求されるプリチャージ位相が長
くなればなるほど動作速度は遅くなる。
マイクロプロセッサの最も動作速度の遅い部分は、通常
Ｐ Ｌ Ａであり、各クロックサイクルのすべての位相
の長さは通常同じとされているので、各位相に対して要
求される時間すなわち位相期間を出来るだけ短くするこ
とが動作速度を上げるのに重要である。Ｐ Ｌ Ａのす
べての位相の中で、プリチャージ位相、が最も長くなる
傾向にある。従って、Ｐ Ｌ Ａのプレインのプリチャ
ージ位相に要求される時間を短かくする方法を見出すこ
とが望まれている。
Ｐ Ｌ Ａであり、各クロックサイクルのすべての位相
の長さは通常同じとされているので、各位相に対して要
求される時間すなわち位相期間を出来るだけ短くするこ
とが動作速度を上げるのに重要である。Ｐ Ｌ Ａのす
べての位相の中で、プリチャージ位相、が最も長くなる
傾向にある。従って、Ｐ Ｌ Ａのプレインのプリチャ
ージ位相に要求される時間を短かくする方法を見出すこ
とが望まれている。
本発明に従い、前述の問題点は補助プルアップ・トラン
ジスタが各々のドライバ・トランジスタの第２の端子に
接続されていることを特徴とする回路により解決された
。
ジスタが各々のドライバ・トランジスタの第２の端子に
接続されていることを特徴とする回路により解決された
。
図示ノ如く、ＰＬＡｌｏｏはＡＮＤプレイン２０．０几
プレイン３０、入力レジスタ４゜および出力レジスタ５
ｏより成っている。
プレイン３０、入力レジスタ４゜および出力レジスタ５
ｏより成っている。
ＰＬＡｌｏｏは該ＰＬＡが接続されているデータ処理シ
ステムの他の部分（図示せｒ）と信号を送受する。人力
レジスタ４ｏは入力データ信号■１ およびＩ２をＡ
ＮＤプレイン２゜に加える入力線１１および１２を含む
クロックの加えられている並列ラッチのリニア・アレイ
よシ成る。例えば人力■１ に対するラッチはクロック
の加えられる通過トランジスタ４１とインバータ４２の
直列接続よシ成る。
ステムの他の部分（図示せｒ）と信号を送受する。人力
レジスタ４ｏは入力データ信号■１ およびＩ２をＡ
ＮＤプレイン２゜に加える入力線１１および１２を含む
クロックの加えられている並列ラッチのリニア・アレイ
よシ成る。例えば人力■１ に対するラッチはクロック
の加えられる通過トランジスタ４１とインバータ４２の
直列接続よシ成る。
入カニ に対する他のラッチは他の通過トランジスタ４
８を含んでいる。入力■１ に対してスタティックなラ
ッチ（すなわち以下で述べるクロック系列が停止しても
その中に記憶された情報を失わないラッチ）を提供する
だめに、例えばフィードバック・インバータ４３および
フィードバック・トランジスタ４４より成るフィードバ
ック・ループが付加されている。インバータ４２および
４３は交互接続（一方の出力が他方の人力に接続される
こと）され、フィードバック・トランジスタ４４がオン
のときデータを記憶するフリップ・フロップを形成して
いる。Ｉ２に対するスタティック・ラッチを形成するた
めに、他のフィードバック・トランジスタ４９が交互接
続されたインバータ４８．５および４９．５より成る他
の対に対して付加されている。通過トランジスタ４１の
ゲート電極は時間幅Ｔなる各クロック−サイクルの各々
の最初の位相（１ｏ１１゜１．１．）期間中トランジス
タ４１をオンにするために、第１の相互接続線４６を介
して加えられる第１のクロック・パルス系列０． Ｋよ
ってクロックが加えられる。一方、フィードバック・ト
ランジスタ４４のゲート電極は、前記各々の第１の位相
期間中フィードバック・トランジスタ４４をオフにする
ため１（オフのクロック系列＄１ の補元を供給する
第１の補元クロック線４７によってクロックが加えられ
る。第１の系列の補元は系列〆□ を線路４７およびイ
ンバータ４５を通すことにより得られ、フィードバック
・トランジスタ４４のゲート電極に加えられる。
８を含んでいる。入力■１ に対してスタティックなラ
ッチ（すなわち以下で述べるクロック系列が停止しても
その中に記憶された情報を失わないラッチ）を提供する
だめに、例えばフィードバック・インバータ４３および
フィードバック・トランジスタ４４より成るフィードバ
ック・ループが付加されている。インバータ４２および
４３は交互接続（一方の出力が他方の人力に接続される
こと）され、フィードバック・トランジスタ４４がオン
のときデータを記憶するフリップ・フロップを形成して
いる。Ｉ２に対するスタティック・ラッチを形成するた
めに、他のフィードバック・トランジスタ４９が交互接
続されたインバータ４８．５および４９．５より成る他
の対に対して付加されている。通過トランジスタ４１の
ゲート電極は時間幅Ｔなる各クロック−サイクルの各々
の最初の位相（１ｏ１１゜１．１．）期間中トランジス
タ４１をオンにするために、第１の相互接続線４６を介
して加えられる第１のクロック・パルス系列０． Ｋよ
ってクロックが加えられる。一方、フィードバック・ト
ランジスタ４４のゲート電極は、前記各々の第１の位相
期間中フィードバック・トランジスタ４４をオフにする
ため１（オフのクロック系列＄１ の補元を供給する
第１の補元クロック線４７によってクロックが加えられ
る。第１の系列の補元は系列〆□ を線路４７およびイ
ンバータ４５を通すことにより得られ、フィードバック
・トランジスタ４４のゲート電極に加えられる。
■□ に対するラッチの出力は補元入力Ｔ１と１７て入
力線２１によりＡＮＤプレイン２゜に加えられる。同様
に人力レジスタ４０は、他の入力線２２で送信される第
２の補元人力信号■ の如き他の人力をＡＮＤプレイン
に加える同様な構成の他のラッチを含んでいる。
力線２１によりＡＮＤプレイン２゜に加えられる。同様
に人力レジスタ４０は、他の入力線２２で送信される第
２の補元人力信号■ の如き他の人力をＡＮＤプレイン
に加える同様な構成の他のラッチを含んでいる。
一般に入力レジスタ４０７）クロック相互接続線４６お
よび４７０点線部分によって図中に示すように、更に多
数の人力をＡＮＤプレイン２０ＫＩＪＯえるべく更に多
数の人力線およびラッチ（図示せず）が通常存在するこ
とを理解されたい。
よび４７０点線部分によって図中に示すように、更に多
数の人力をＡＮＤプレイン２０ＫＩＪＯえるべく更に多
数の人力線およびラッチ（図示せず）が通常存在するこ
とを理解されたい。
、Ａ、 Ｎ Ｄプレイン２０は特定の論理計算を行うた
め、第１の（最上部）行、すなわぢ第１の語線■１に清
って叉徹ドラ・ｒバ・トランジスタＴｌｌおよびＴｉ１
ｌを、第２の行、す々わち第２の語線Ｗ２に治ってドラ
イバＴ２□およびＰ２．を、そして第３（最下部）の行
、すなわち牙６の語線Ｗ、に涜って′Ｐ、２およびＴ３
５を含んでいる。第１の列は７１の列線２４により、第
２の列は第２の列線２６により、オ６の列は第３の列線
２７により、牙４の列は第４、；）列線２８により規定
されている。人力■１は列線バッファ・インバータ２６
を通（７て第１の列２４に加えられ、その補元工１
は非反転バッファ２５を通して第２の列線２６に加えら
れる。同様に、第２の入力信号［は別個のバッファイン
バー タを通して第３の列線２７に加えられ、その補元
工、は非反転バッファを通して第４の列線２８に加えら
れる。
め、第１の（最上部）行、すなわぢ第１の語線■１に清
って叉徹ドラ・ｒバ・トランジスタＴｌｌおよびＴｉ１
ｌを、第２の行、す々わち第２の語線Ｗ２に治ってドラ
イバＴ２□およびＰ２．を、そして第３（最下部）の行
、すなわち牙６の語線Ｗ、に涜って′Ｐ、２およびＴ３
５を含んでいる。第１の列は７１の列線２４により、第
２の列は第２の列線２６により、オ６の列は第３の列線
２７により、牙４の列は第４、；）列線２８により規定
されている。人力■１は列線バッファ・インバータ２６
を通（７て第１の列２４に加えられ、その補元工１
は非反転バッファ２５を通して第２の列線２６に加えら
れる。同様に、第２の入力信号［は別個のバッファイン
バー タを通して第３の列線２７に加えられ、その補元
工、は非反転バッファを通して第４の列線２８に加えら
れる。
ドライバＴ およびＴ の犬醒流を流し得るｌｌ
ドレイン（被制御）端モは第１の語線Ｗ□に接続されて
おり；Ｔ１１のゲート電極（制御端子）は第１の列線２
４に、Ｔｔｑのゲート電極は第４の列線２８ｏて接続さ
れている。ここでＡＮＤプレイン２０は行線および列線
の点線部分によって示されるように、更に多数の行およ
び列線ならびに叉点を有し得ることを理解されたい。
おり；Ｔ１１のゲート電極（制御端子）は第１の列線２
４に、Ｔｔｑのゲート電極は第４の列線２８ｏて接続さ
れている。ここでＡＮＤプレイン２０は行線および列線
の点線部分によって示されるように、更に多数の行およ
び列線ならびに叉点を有し得ることを理解されたい。
各々語線Ｗ□、 Ｗ２． Ｗ、 の左端にはプルアッ
プ、す、なわちプリチャージ・トランジスタＵ□。
プ、す、なわちプリチャージ・トランジスタＵ□。
Ｕ２．Ｕ、 が設けられている。これらプリチャ６−
ジ・トランジスタＵ□、 Ｕ２． Ｕ、 のゲート電
極は相互接続クロック線２６．５に接続されており、そ
れによって第１のクロック系列〆によりクロックが加え
られる。ＡＮＤプレイン２０中の叉点ドライバのドレイ
ン端子はすべて珂・１のクロック争パルス系列〆 の低
レベル位相ｔ。ｔ□、１，１． の期間中電圧ＶＩ）
Ｄ とされ、それによってプリチャージ・トランジスタ
Ｕ１． Ｕ２． Ｕ、 はオンとなる。３つのプリチ
ャージ−トランジスタＵ□、Ｕ２．Ｕ、 のソースは
ＶＤｏに接続されており、そのドレインはすべて語線Ｗ
、Ｗ およびＷ にそ九ぞれ接続う されている。これら叉点ドライバのソース端子の各々は
相互接続線２４．５ 、２７．５ ％−よび２９を介し
て地気ノード２９５（で接続されている。地気ノード２
９５は地気スイッチ（まだは゛電源スイッチ゛）トラン
ジスタＧを通して電圧端子Ｖ （地気）に接続されてい
る。
ジ・トランジスタＵ□、 Ｕ２． Ｕ、 のゲート電
極は相互接続クロック線２６．５に接続されており、そ
れによって第１のクロック系列〆によりクロックが加え
られる。ＡＮＤプレイン２０中の叉点ドライバのドレイ
ン端子はすべて珂・１のクロック争パルス系列〆 の低
レベル位相ｔ。ｔ□、１，１． の期間中電圧ＶＩ）
Ｄ とされ、それによってプリチャージ・トランジスタ
Ｕ１． Ｕ２． Ｕ、 はオンとなる。３つのプリチ
ャージ−トランジスタＵ□、Ｕ２．Ｕ、 のソースは
ＶＤｏに接続されており、そのドレインはすべて語線Ｗ
、Ｗ およびＷ にそ九ぞれ接続う されている。これら叉点ドライバのソース端子の各々は
相互接続線２４．５ 、２７．５ ％−よび２９を介し
て地気ノード２９５（で接続されている。地気ノード２
９５は地気スイッチ（まだは゛電源スイッチ゛）トラン
ジスタＧを通して電圧端子Ｖ （地気）に接続されてい
る。
との地気スイッチ・トランジスタＧのゲートはクロック
線２６．．５ ｉｃ接続されており、それによって第１
のクロック系列ｙ によりクロックが加えられる。従っ
て、地気ノード２９５１゛・ま゛°クロックされた地気
ノード゛と呼ぶことができる。
線２６．．５ ｉｃ接続されており、それによって第１
のクロック系列ｙ によりクロックが加えられる。従っ
て、地気ノード２９５１゛・ま゛°クロックされた地気
ノード゛と呼ぶことができる。
地気スイッチＧはＮＭＯＳトランジスタであり、プルφ
アンプートランジスタＵ、、Ｕ２およびＵ はすべてＰ
ＭＯ８である。従って、ＧがオフであるとＵ、 、 Ｕ
２ およびＵ、はすべてオフであり、Ｇがオフである
とＵ□＋Ｕ２ およびＵ、はすべてオンである。
アンプートランジスタＵ、、Ｕ２およびＵ はすべてＰ
ＭＯ８である。従って、ＧがオフであるとＵ、 、 Ｕ
２ およびＵ、はすべてオフであり、Ｇがオフである
とＵ□＋Ｕ２ およびＵ、はすべてオンである。
ＡＮＤプレイン２０は更に本発明の特徴に従い、補助の
クロックされた地気ノード・プル・アップ争トランジス
タＸを含んでいる。
クロックされた地気ノード・プル・アップ争トランジス
タＸを含んでいる。
このトランジスタＸのトレインは（制御のために）地気
ノード２９，５に接続されており、そのゲートは第１の
クロック線２６．５に接続されておシ、それによってＸ
は第１のクロック・パルス系列Ｘ によりクロックが加
えられる。
ノード２９，５に接続されており、そのゲートは第１の
クロック線２６．５に接続されておシ、それによってＸ
は第１のクロック・パルス系列Ｘ によりクロックが加
えられる。
語線Ｗ□、Ｗ２ および町 はＡＮＤプレイン２０から
の出力信号をＯＲプレイン３０に対する人力信号として
供給する。このＯＲプレインは行と列の機能が入替えら
れているが、ＡＮＤプレイン２１］と電気的には類似の
構成である。０几プレインに対する人力信号は行線Ｗ、
、 Ｗ２．Ｗ、 に沿−って到来する。ＯＲプレイン
からの第１および第２の出力信号Ｏ□および０２ は列
出力線３１および３２に沿ってそれぞれ出てくる。０几
プレインに対するりロック・タイミング制御は第２のク
ロック線６６を介して第２のクロックパルス系列グ２に
よシ供給される。この第２の系列ｙ２ は第１の系列
〆□とオーバラップしていない。トランジスタＭ□１′
１Ｍ□２＋ 、 Ｍ２２’およびＭ、は、ＯＲプレイン
３０（（対する叉点ドライバとして作用する。トランジ
スタＰ０ およびＰ２ はプル・アップ、すなわち
プリチャージ・トランジスタとして作用する。トランジ
スタＳは地気スイッチすなわち電源スィッチとして作用
する。トランジスタＹは本発明の特徴に従いＯＲプレイ
ン６０のクロックされた地気ノード３７．５を制御する
補助のクロックされた地気ノード・プル・アップ・トラ
ンジスタとして作用する。この地気ノード３７．５は相
互接続線６７および３８を介して０几プレインのすべて
の叉点トランジスタのソースに直接接続されている。
の出力信号をＯＲプレイン３０に対する人力信号として
供給する。このＯＲプレインは行と列の機能が入替えら
れているが、ＡＮＤプレイン２１］と電気的には類似の
構成である。０几プレインに対する人力信号は行線Ｗ、
、 Ｗ２．Ｗ、 に沿−って到来する。ＯＲプレイン
からの第１および第２の出力信号Ｏ□および０２ は列
出力線３１および３２に沿ってそれぞれ出てくる。０几
プレインに対するりロック・タイミング制御は第２のク
ロック線６６を介して第２のクロックパルス系列グ２に
よシ供給される。この第２の系列ｙ２ は第１の系列
〆□とオーバラップしていない。トランジスタＭ□１′
１Ｍ□２＋ 、 Ｍ２２’およびＭ、は、ＯＲプレイン
３０（（対する叉点ドライバとして作用する。トランジ
スタＰ０ およびＰ２ はプル・アップ、すなわち
プリチャージ・トランジスタとして作用する。トランジ
スタＳは地気スイッチすなわち電源スィッチとして作用
する。トランジスタＹは本発明の特徴に従いＯＲプレイ
ン６０のクロックされた地気ノード３７．５を制御する
補助のクロックされた地気ノード・プル・アップ・トラ
ンジスタとして作用する。この地気ノード３７．５は相
互接続線６７および３８を介して０几プレインのすべて
の叉点トランジスタのソースに直接接続されている。
行語線’Ｎ 、 Ｗ 、 Ｗ および列出力線３１お
２５ よび３２の点線部分によって示されるように、０几プレ
インは図示の３本の行および２本の列より多い所望の論
理計算を実現するのに必要な行および列を含み得る。
２５ よび３２の点線部分によって示されるように、０几プレ
インは図示の３本の行および２本の列より多い所望の論
理計算を実現するのに必要な行および列を含み得る。
出力線３１および３２は、第１および第２の出ｊ−Ｊ信
号Ｏエ および０２ をそれぞれ加えるために出力レ
ジスタ５０中に延びている。この出力レジスタｊ・１人
力レジスタ４０と類似の構成であり、出力線６１１通過
トランジスタ５１、インバー タ５２、フィー ドパツ
ク・インバータ５６およびフィードバック−トランジス
タ５４を含んでいる。インバータ５５はまだ、線路５７
上に第１および第２の系列〆□および〆２ とオーバラ
ップしない第３の補元クロックｅパルス系列〆３、すな
わち〆、の補元を成す系列を提供するために設けられて
いる。出力レジスタ５０の素子５１〜５９はトランジス
タ５１および５４がオ６のクロック・パルス系列〆、に
よってクロックが加えられている点を除いて入力レジス
タ４０中の素子４１〜４９と類似している。
号Ｏエ および０２ をそれぞれ加えるために出力レ
ジスタ５０中に延びている。この出力レジスタｊ・１人
力レジスタ４０と類似の構成であり、出力線６１１通過
トランジスタ５１、インバー タ５２、フィー ドパツ
ク・インバータ５６およびフィードバック−トランジス
タ５４を含んでいる。インバータ５５はまだ、線路５７
上に第１および第２の系列〆□および〆２ とオーバラ
ップしない第３の補元クロックｅパルス系列〆３、すな
わち〆、の補元を成す系列を提供するために設けられて
いる。出力レジスタ５０の素子５１〜５９はトランジス
タ５１および５４がオ６のクロック・パルス系列〆、に
よってクロックが加えられている点を除いて入力レジス
タ４０中の素子４１〜４９と類似している。
オ６のクロック系列〆 はｔ およびｔ。
２
において、すなわち第２のクロック系列＄２が人力レジ
スタ４０中の通過トランジスタ４１をオフとする直後に
、出力レジスタ５０中の通過トランジスタ５１をオンと
する。ここで°°直後′°とは当業者にあって周知のデ
ータ信号の時期尚早の伝送（レース・スルー）を回避す
るために、もし必要な場合には所望の安全マージンに相
応する比較的小さな遅延（タイミング図には示さず）を
除いたその直ぐ後を意味する。インバータ５２により補
元出力信号Ｏに反転された後、出力線３１上の出力信号
０ は出力レジスタ５０から出力信号Ｚ□（二〇、）と
してフィードバック線６１上に出て行き、それによって
出力信号ｚ１ は次に続くサイクル期間中、すなわち人
力レジスタ４０中の通過トランジスタ４０が再びオンと
なったとき、人力線１２上の入力レジスタ４０に対する
第２の人力信号■ となる。他方出力線６２上の第２の
出力ｔｇ号０□は出力レジスタ５０を通過した後、デー
タ処理システムの他の部分（図示せず）で利用される他
の出力信号ｚ、、 （−ｂ２）となる。
スタ４０中の通過トランジスタ４１をオフとする直後に
、出力レジスタ５０中の通過トランジスタ５１をオンと
する。ここで°°直後′°とは当業者にあって周知のデ
ータ信号の時期尚早の伝送（レース・スルー）を回避す
るために、もし必要な場合には所望の安全マージンに相
応する比較的小さな遅延（タイミング図には示さず）を
除いたその直ぐ後を意味する。インバータ５２により補
元出力信号Ｏに反転された後、出力線３１上の出力信号
０ は出力レジスタ５０から出力信号Ｚ□（二〇、）と
してフィードバック線６１上に出て行き、それによって
出力信号ｚ１ は次に続くサイクル期間中、すなわち人
力レジスタ４０中の通過トランジスタ４０が再びオンと
なったとき、人力線１２上の入力レジスタ４０に対する
第２の人力信号■ となる。他方出力線６２上の第２の
出力ｔｇ号０□は出力レジスタ５０を通過した後、デー
タ処理システムの他の部分（図示せず）で利用される他
の出力信号ｚ、、 （−ｂ２）となる。
動作期間中、データは各クロック・サイクルの各々の第
１の位相（例えば１１．１１）０ １ ５ １１ の期間中２進ディジタル信号として通過トランジスタ４
１および４８を通して人力レジスタ４０中に入ることが
許容される。こ九らデータはサイクルの残りの牙２の位
相（例えば１１１２、１，１． ）およびオ６の位相（
例えば１２１．。
１の位相（例えば１１．１１）０ １ ５ １１ の期間中２進ディジタル信号として通過トランジスタ４
１および４８を通して人力レジスタ４０中に入ることが
許容される。こ九らデータはサイクルの残りの牙２の位
相（例えば１１１２、１，１． ）およびオ６の位相（
例えば１２１．。
１．１６）の期間中、すなわちこのレジスタ中のフィー
ドバック書トランジスタ、がオンのとき、この人力レジ
スタ中にラッチ（記憶）される。
ドバック書トランジスタ、がオンのとき、この人力レジ
スタ中にラッチ（記憶）される。
更に各々の第１の位相期間中、ＡＮＤプレイン２０中の
プリチャージ・トランジスタＵ。
プリチャージ・トランジスタＵ。
Ｕ２． Ｕ、 は地気ノード・プルアップ−トランジ
スタＸと同様オンである（何故ならば、Ｕ□。
スタＸと同様オンである（何故ならば、Ｕ□。
Ｕ２． Ｕ、 およびＸはすべて牙１の系列メ１によ
シクロツクが加えられているからである。）。
シクロツクが加えられているからである。）。
それと同時に、地気スイッチ・トランジスタＧはまたｙ
によりクロックが加えられているが、ＮＭＯＳトラン
ジスタなので該トラン・ ジスタＧはオフである。従っ
て、各々のこのような第１の位相期間中、例えばＵ、、
Ｔ□１およびＧは互いに直列に接続されており、Ｇはオ
フであるので、叉点トランジスタのオン・オフ状態とは
無関係に電圧レベルｖＤＤ（高電圧レベル）にプリチャ
ージされる。それと同時に、地気ノード２９５はｖＤＤ
にプリチャージされる。何故ならば、地気ノード・プル
アップ・トランジスタＸはそのときオンだからである。
によりクロックが加えられているが、ＮＭＯＳトラン
ジスタなので該トラン・ ジスタＧはオフである。従っ
て、各々のこのような第１の位相期間中、例えばＵ、、
Ｔ□１およびＧは互いに直列に接続されており、Ｇはオ
フであるので、叉点トランジスタのオン・オフ状態とは
無関係に電圧レベルｖＤＤ（高電圧レベル）にプリチャ
ージされる。それと同時に、地気ノード２９５はｖＤＤ
にプリチャージされる。何故ならば、地気ノード・プル
アップ・トランジスタＸはそのときオンだからである。
各々の第２の位相（例えば１１１２．１．１．）の開始
時点（例えば１．．１．）において、プリチャージ・ト
ランジスタ口工、Ｕ２．Ｕ、 は地気ノード・プルア
ップ・トランジスタＸと同様にオフとなるが、地気スイ
ッチＧはオンとなる。
時点（例えば１．．１．）において、プリチャージ・ト
ランジスタ口工、Ｕ２．Ｕ、 は地気ノード・プルア
ップ・トランジスタＸと同様にオフとなるが、地気スイ
ッチＧはオンとなる。
従って語線Ｗ□、 Ｗ２． Ｗ、 の各々は、その語
線に接続されているＡＮＤプレインの叉点トランジスタ
・ついずれか１つがオンであるか否か（これは人力レジ
スタ４０中のデータのラッチされた１または０なる論理
値によシ決まる）に依存して第２およびオ６の位相期間
中（例えば１．１． 、１．１６ 期間中）地気電圧
Ｖ （低電圧レベル）にプルダウンされたり、されなか
ったりする。例えば入力線１１上の第１０人力信号■□
の値が０であると、列線２６上の■□の値は１であり
、それによって叉点トランジスタＴ５２はオンとなり、
従って第３の語線Ｗ、の電圧レベルは（このオ６の語線
Ｗ５に接続されている他の叉点トランジスタＴ。
線に接続されているＡＮＤプレインの叉点トランジスタ
・ついずれか１つがオンであるか否か（これは人力レジ
スタ４０中のデータのラッチされた１または０なる論理
値によシ決まる）に依存して第２およびオ６の位相期間
中（例えば１．１． 、１．１６ 期間中）地気電圧
Ｖ （低電圧レベル）にプルダウンされたり、されなか
ったりする。例えば入力線１１上の第１０人力信号■□
の値が０であると、列線２６上の■□の値は１であり
、それによって叉点トランジスタＴ５２はオンとなり、
従って第３の語線Ｗ、の電圧レベルは（このオ６の語線
Ｗ５に接続されている他の叉点トランジスタＴ。
Ｏオン・オフ状態とは無関係に）地気、すなわちＶ と
なる。またクロック・サイクルの各々の第２の位相（例
えば（１１２＊ ”ｕ ’５）期間中、ＡＮＤプレイン
３０の列出力線３１および３２はＶ。Ｄにプリチャージ
される。何故ならば、そのときクロック線３６を通して
Ｐ。
なる。またクロック・サイクルの各々の第２の位相（例
えば（１１２＊ ”ｕ ’５）期間中、ＡＮＤプレイン
３０の列出力線３１および３２はＶ。Ｄにプリチャージ
される。何故ならば、そのときクロック線３６を通して
Ｐ。
Ｐ およびＳに供給される牙２のクロック系列グ によ
υＯＲプレインのプリチャージ・トランジスタＰ０
およびＰ２ はオンで、地気（２６） スイッチＳはオフだからである。それと同時に、０几プ
レインの地気ノード・プルＱアップ・トランジスタＹは
オンとなり、それによって地気ノード６１．５の電圧は
ＶＤＤの電圧レベルにプルアップされる。
υＯＲプレインのプリチャージ・トランジスタＰ０
およびＰ２ はオンで、地気（２６） スイッチＳはオフだからである。それと同時に、０几プ
レインの地気ノード・プルＱアップ・トランジスタＹは
オンとなり、それによって地気ノード６１．５の電圧は
ＶＤＤの電圧レベルにプルアップされる。
各々のオ６位相の開始時点（り１えば１２．１． ）に
おいてＯＲプレインのプリチャージ−トランジスタは地
気ノード・プル・アップ・トランジスタＹと共にオフと
なるが、地気スイッチＳはオンとなる。それによって第
３の位相期間中（・列えばｔ２ ｔ３ ＋ １５ ｔ６
）、列出力線６１および６２の各々はそれぞれの列線
に接続された叉点トランジスタの少くとも１つがオンに
なるまで、すなわち相応する語線が高レベルとならない
ときはＶＤＤに留まる。例えば第１の語線Ｗ１が高レベ
ルであると、両方の列線３１および６２の電圧レベルは
他の語線の電圧レベルとは無関係に叉点トランジスタＭ
１□およびＭ□２によって地気電圧にプルダウンされる
。他方、第２の語線Ｗ が高レベルで、（２４） 牙１およびオ６の語線Ｗ１およびＷ、 が共に低レベ
ルであると、叉点トランジスタ・ドライバＭ、はオンと
なり、他のＯＲプレイン・ドライバＭ１□、 Ｍ、２．
Ｍ、□はオフとなり、第２の列出力線６２のみが吐レ
ベルとなり、牙１の列出力線３１は高いプリチャージ・
レベルＶＤＤに留まる。すなわち第１の出力信号Ｏ□は
１で、第２の出力信号０２は０となる。
おいてＯＲプレインのプリチャージ−トランジスタは地
気ノード・プル・アップ・トランジスタＹと共にオフと
なるが、地気スイッチＳはオンとなる。それによって第
３の位相期間中（・列えばｔ２ ｔ３ ＋ １５ ｔ６
）、列出力線６１および６２の各々はそれぞれの列線
に接続された叉点トランジスタの少くとも１つがオンに
なるまで、すなわち相応する語線が高レベルとならない
ときはＶＤＤに留まる。例えば第１の語線Ｗ１が高レベ
ルであると、両方の列線３１および６２の電圧レベルは
他の語線の電圧レベルとは無関係に叉点トランジスタＭ
１□およびＭ□２によって地気電圧にプルダウンされる
。他方、第２の語線Ｗ が高レベルで、（２４） 牙１およびオ６の語線Ｗ１およびＷ、 が共に低レベ
ルであると、叉点トランジスタ・ドライバＭ、はオンと
なり、他のＯＲプレイン・ドライバＭ１□、 Ｍ、２．
Ｍ、□はオフとなり、第２の列出力線６２のみが吐レ
ベルとなり、牙１の列出力線３１は高いプリチャージ・
レベルＶＤＤに留まる。すなわち第１の出力信号Ｏ□は
１で、第２の出力信号０２は０となる。
第３の位相（例えば１２１．、１，１６）期間中、出力
レジスタ５０中の通過トランジスタ５１および５８は共
にオフとなシ、フィードバック・トランジスタ５４゛し
よび５９は共にオフとなる。このようにして、出力レジ
スタ５０は出力線３１および３２上の０几プレイン６０
からのデータ信号０１および０２ をこのとき受信する
ことができ、またこのときその出力線６１および６２に
沿ってそれぞれ相応するデータ信号２ および２ を送
出することかできる。出力信号１１は０□（０１を論理
的に反転したもの）であり；出力信号Ｚ２はＯ２である
。出力信号Ｚ１ はフィードバックされて入力レジスタ
４０の入力■２ となる。出力信号Ｚ はシステムの
他の部分に人力として送出される。出力レジスタはその
直後のサイクル（例えばｔ、 ｔ６ ）の第１の位相（
例えば、１．１．）の開始時点（例えば１． ）の状態
にラッチされる（何故ならばこのときフィードバック・
トランジスタ５４および５９はオンだからである。）。
レジスタ５０中の通過トランジスタ５１および５８は共
にオフとなシ、フィードバック・トランジスタ５４゛し
よび５９は共にオフとなる。このようにして、出力レジ
スタ５０は出力線３１および３２上の０几プレイン６０
からのデータ信号０１および０２ をこのとき受信する
ことができ、またこのときその出力線６１および６２に
沿ってそれぞれ相応するデータ信号２ および２ を送
出することかできる。出力信号１１は０□（０１を論理
的に反転したもの）であり；出力信号Ｚ２はＯ２である
。出力信号Ｚ１ はフィードバックされて入力レジスタ
４０の入力■２ となる。出力信号Ｚ はシステムの
他の部分に人力として送出される。出力レジスタはその
直後のサイクル（例えばｔ、 ｔ６ ）の第１の位相（
例えば、１．１．）の開始時点（例えば１． ）の状態
にラッチされる（何故ならばこのときフィードバック・
トランジスタ５４および５９はオンだからである。）。
これによって出力Ｚ１ およびＺ２ は（このとき
フィードバック・トランジスタ５４および５９がオン状
態に留−まって１）るので）直後のサイクルの第１およ
び第２の位相（例えば１．１．）の期間を通じて安定な
状態に留まる。
フィードバック・トランジスタ５４および５９がオン状
態に留−まって１）るので）直後のサイクルの第１およ
び第２の位相（例えば１．１．）の期間を通じて安定な
状態に留まる。
地気ノード・プルアップ・トランジスタＹの動作のの好
ましき特徴は、以下に述べるようにして理解されよう。
ましき特徴は、以下に述べるようにして理解されよう。
す・ｒクルＩ。ｔ、の開始時点ｔ。において、ノード３
７．５の電圧は直前のサイクル期間中の動作によりＶｓ
ｓとなっている。何故ならば、このノードは直前のサイ
クルの第２およびオ６の位相期間中、地気スイッチＳの
オン状態によってＶ にプルダウンされていたからであ
る。ＯＲプレイン３０のプリチャージ位相ｔ１ｔ２
の開始時点ｔ□において、すべての語線Ｗ□、 Ｗ２．
Ｗ、 はＡＮＤプレインの直前のブリチレージ位相
１ｏ１． の期間中ＡＮＤプレインがプリチャージさ
れることによりＯＲプレインの領域において高レベルと
なっている。そしてこれらすべての語線ｗ、、 ｗ２．
＼■、はこのプリチャージ位相１．１２の後半期間中に
ＡＮＤプレインから低レベル信号が到来して留まるまで
高レベルに留まる。
７．５の電圧は直前のサイクル期間中の動作によりＶｓ
ｓとなっている。何故ならば、このノードは直前のサイ
クルの第２およびオ６の位相期間中、地気スイッチＳの
オン状態によってＶ にプルダウンされていたからであ
る。ＯＲプレイン３０のプリチャージ位相ｔ１ｔ２
の開始時点ｔ□において、すべての語線Ｗ□、 Ｗ２．
Ｗ、 はＡＮＤプレインの直前のブリチレージ位相
１ｏ１． の期間中ＡＮＤプレインがプリチャージさ
れることによりＯＲプレインの領域において高レベルと
なっている。そしてこれらすべての語線ｗ、、 ｗ２．
＼■、はこのプリチャージ位相１．１２の後半期間中に
ＡＮＤプレインから低レベル信号が到来して留まるまで
高レベルに留まる。
このようにして詳細に述べると、０几プレインのプリチ
ャージ位相１１の開始部分を通じて出力線６１に接続さ
れた叉点ドライ！＜・トランジスタＭ１□およびＭ、１
（（１共にオンである。
ャージ位相１１の開始部分を通じて出力線６１に接続さ
れた叉点ドライ！＜・トランジスタＭ１□およびＭ、１
（（１共にオンである。
それと同時に、プルアップ・プリチャージ・トランジス
タＰ はオンとなり、出力線６１を所望の電圧レベルＶ
ＤＤにプリチャージする。
タＰ はオンとなり、出力線６１を所望の電圧レベルＶ
ＤＤにプリチャージする。
このｖＤＤなるレベルは次のような場合に必要である。
例えば直後の評価位相１２１う 期間中に語線Ｗ およ
びＷ 上の信号が低レベルとう なり、従ってドラ・イバＭ１□およびＭ、□がオフとな
り（一方、地気スイッチ・トランジスタＳはオンとなる
）、出力線６１が高いプリチャージ・レベルＶＤ、Ｄに
なるようなときで６うる。
びＷ 上の信号が低レベルとう なり、従ってドラ・イバＭ１□およびＭ、□がオフとな
り（一方、地気スイッチ・トランジスタＳはオンとなる
）、出力線６１が高いプリチャージ・レベルＶＤ、Ｄに
なるようなときで６うる。
しかしプル・アップ争トランジスタＰ□の抵抗、ドライ
バＭ およびＭ、□および地気スイ１ ツチＳの容量ならびにこれらドライバＭ１□およびＭ５
、の地気スイッチＳへの配線接続の抵抗および（地気に
対する）容量のだめ、そして時刻ｔ１ における地気
ノード６７．５の電圧がＶｓｓ （地気）であるために
、出力線３１はプリチャージ位相１．１．、 の期間
中■ＤＤにはプリチャージされず、その代りにプル・ア
ップ・トランジスタＰ からのプリチャージ電流は地気
ノード３７．５に向けられ、それによ・つて出力線３１
はＯＲプレインのプリチャージ位相’ｌ ’２ が望ま
しくない程長くならないならば、ｖｓｓからＶｓｓとＶ
ＤＤの間の中間の値に比較的ゆつくシとプリチャージさ
れる。通常データ処理システムでは、すべての位相は等
長とされるので、ｔ１ｔ２ を長くしようとするとｉ
ｔ および１２１． も長くなる（これは望ましく
な（八。）。すなわちサイクル時間 ｔ。ｔ。
バＭ およびＭ、□および地気スイ１ ツチＳの容量ならびにこれらドライバＭ１□およびＭ５
、の地気スイッチＳへの配線接続の抵抗および（地気に
対する）容量のだめ、そして時刻ｔ１ における地気
ノード６７．５の電圧がＶｓｓ （地気）であるために
、出力線３１はプリチャージ位相１．１．、 の期間
中■ＤＤにはプリチャージされず、その代りにプル・ア
ップ・トランジスタＰ からのプリチャージ電流は地気
ノード３７．５に向けられ、それによ・つて出力線３１
はＯＲプレインのプリチャージ位相’ｌ ’２ が望ま
しくない程長くならないならば、ｖｓｓからＶｓｓとＶ
ＤＤの間の中間の値に比較的ゆつくシとプリチャージさ
れる。通常データ処理システムでは、すべての位相は等
長とされるので、ｔ１ｔ２ を長くしようとするとｉ
ｔ および１２１． も長くなる（これは望ましく
な（八。）。すなわちサイクル時間 ｔ。ｔ。
が望ましくない程長くなる。他方、地気ノード・プル・
アップ・トランジスタＹを付加すると地気ノード６７．
５はＯＲプレインのプリチャージ位相１１ の初期部
分の期間中に迅速に高レベルＶＤＤにプリチャージされ
、それによってプリチャ、−ジ電！亜が出力線６１から
ドライバを通して地気ノード３７．５に分流することが
妨げられ、それによって出力線３１のより速いプリチャ
ージが可能となり、従ってより短い期間のプリチャージ
位相１１１．、 で動作するようになる。
アップ・トランジスタＹを付加すると地気ノード６７．
５はＯＲプレインのプリチャージ位相１１ の初期部
分の期間中に迅速に高レベルＶＤＤにプリチャージされ
、それによってプリチャ、−ジ電！亜が出力線６１から
ドライバを通して地気ノード３７．５に分流することが
妨げられ、それによって出力線３１のより速いプリチャ
ージが可能となり、従ってより短い期間のプリチャージ
位相１１１．、 で動作するようになる。
以上本発明を特定の実施例に関して詳述してきたが、本
発明の範囲を逸脱することなく種々の変形が可能である
。例えば寄生容量のプリチャージによって生じるプリチ
ャージ時間が該当プレインにおいて問題とならない場合
にはＡ、 Ｎ Ｄプレイン２０中の付加された地気ノー
ド・プルアップ・トランジスタｘ−またはＯＲプレイン
６０中の付加された地気ノード・プルアップ・トランジ
スタＹは除去することができることを理解されたい。更
にレジスタ４０および５０中のラッチは、クロックによ
って動作するＰＭＯ８の代りに、クロックによって動作
する０ＭＯ８を用いることもできる。
発明の範囲を逸脱することなく種々の変形が可能である
。例えば寄生容量のプリチャージによって生じるプリチ
ャージ時間が該当プレインにおいて問題とならない場合
にはＡ、 Ｎ Ｄプレイン２０中の付加された地気ノー
ド・プルアップ・トランジスタｘ−またはＯＲプレイン
６０中の付加された地気ノード・プルアップ・トランジ
スタＹは除去することができることを理解されたい。更
にレジスタ４０および５０中のラッチは、クロックによ
って動作するＰＭＯ８の代りに、クロックによって動作
する０ＭＯ８を用いることもできる。
図は本発明の特定の実施例に従うＰ Ｌ Ａの回路図で
あり、ｐ型伝導性チャネルを有するＭＯＳトランジスタ
はｐにより、ｎ型伝導性チャネルを有するＡｌ０Ｓトラ
ンジスタはｎにより示されている。まだ本発明の理解を
助けるため図の左上に夕・イミング図が示されている０ 〔主要部分の符号の説明〕 第１の複数量の付人力線−一一一一−−−一−−−−ｗ
ｌ−ｗ。 −ｇ−２の複数個の列出力線−一〜−−−−−−−−−
−−３１，３２出願人：アメリカン テレフォン アン
ドテレグラフ カムパニー
あり、ｐ型伝導性チャネルを有するＭＯＳトランジスタ
はｐにより、ｎ型伝導性チャネルを有するＡｌ０Ｓトラ
ンジスタはｎにより示されている。まだ本発明の理解を
助けるため図の左上に夕・イミング図が示されている０ 〔主要部分の符号の説明〕 第１の複数量の付人力線−一一一一−−−一−−−−ｗ
ｌ−ｗ。 −ｇ−２の複数個の列出力線−一〜−−−−−−−−−
−−３１，３２出願人：アメリカン テレフォン アン
ドテレグラフ カムパニー
Claims (1)
- 【特許請求の範囲】 １、 牙１の複数個の行入力線（ｗ、−ｗ、）と、第２
の複数個の列出力線（３１，６２）と、各々行入力線と
列出力線の別々の叉点に位置し、行入力線に接続された
ゲート電極と、列出力線に接続されだ第１の端子を有す
るドライバ・トランジスタ（Ｍｌ□、 Ｍ、２． Ｍ、
、２゜Ｍ、１）の叉点性−列アレイと、 各々の出力線に接続されたプルアップ・トランジスタ（
Ｐ、、Ｐ２）とを含む叉点プレイン（６０）を有する回
路において、 補助プルアップ・トランジスタ（Ｙ）が各々のドライバ
・トランジスタの第２の端子に接続されていることを特
徴とする回路。 ２、特許請求の範囲第１項記載の回路において、 プル・トランジスタ（Ｐｌ）および補助プル・アップ・
トランジスタ（Ｙ）の各々は和クロック源（り）に接続
されたゲート電極を有し、補助プル・アップ・トランジ
スタはドライバ・トランジスタ（Ｍ ｌｔ ）に接続さ
れた１つの端子と第１の電圧源（ＶＤＤ）に接続された
他の端子を有するととを特徴とする回路。 ３、 特許請求の範囲刃・２項記載の回路において、更
に補助プル・アップ・トランジスタ（Ｙ）の共通端子（
６７、５）およびドライバ・トランジスタ（Ｍｌ、）は
第１の電圧源（ＶＤＤ ）によって供給される電圧レベ
ルとは異なる電圧レベル（ＶＳＳ）に周期的に充電され
ることを特徴とする回路。 ４、 特許請求の範囲第３項記載の回路において、更に
プル・トランジスタおよび補助プル・アップ・トランジ
スタはＰＭＯＳトランジスタであり、ドライバ・トラン
ジスタはＮＭＯＳトランジスタであることを特徴とする
特許 ５、牙１の複数個のドライバ・トランジスタ（Ｍ１□、
Ｍ、）の各々の大電流を流し得る端子が接続されている
第１の出力線（６１）と、第１の複数個のドライバ・ト
ランジスタ（Ｍｌ□１Ｍ、□）の各々の他の大電流を流
し得る端子が接続されているクロックの加えられる地気
ノード（３７，５）と、第１の出力線（６１）を第１の
予め定められた電圧レベル（ｖＤＤ）に周期的に充電す
るべく第１の出力線（３１）に接続されているクロック
の加えられるプリチャージ手段（Ｐ ）とを有するプレ
イン（６０）より成ＬＰＬＡを含む論理アレイにおいて
、 地気ノード（３７，５）を第１の予め定められた電圧レ
ベル（ＶＤＤ）に周期的に充電するべく地気ノード（３
７，５）に接続されたクロックの加えられる地気ノード
光取手段（Ｙ）により特徴づけられる論理アレイ。 ６、 特許請求の範囲第１項記載のアレイにおいて、更
にクロックの加えられる地気ノード（３７，５）を第１
の複数個のドライバ（Ｍ、１゜Ｍ、１）がすべてオフで
あるとき、第１の電圧レベルとは異なる第２の予め定め
られた電圧レベル（Ｖ８３）に周期的に放電するべくク
ロックの加えられる地気ノード（３７，５）に接続され
た電源スイツチ手段（Ｓ）を含むことを特徴とするアレ
イ。 ２、特許請求の範囲オ６項記載のアレイにおいて、更に
クロックの加えられるプリチャージ手段（Ｐ□）および
電源スイツチ手段（Ｓ）は各々互いに逆の極性（ＰＭＯ
８とＮ Ｍ ０．９ ）のトランジスタより成ることを
特徴とするアレイ。 ８、特許請求の範囲第７項記載のアレイにおいて、更に
クロックの加えられるプリチャージ手段（Ｐ ）の制御
端子、電源スイツチ手段（Ｓ）の制御端子およびクロッ
クの加えられる地気ノード充電手段（Ｙ）のゲート電極
は、前記制御端子にクロック・パルス系列（０）を供給
する端子に接続されていることを特徴とするアレイ。 ９ 特許請求の範囲第４項記載のアレイにおいて、ドラ
イバ・トランジスタ（Ｍ、□＋ＭＪはすべて電源ス・ｒ
ソテ手段のトランジスタと同じ型（ＮＭＯ８）であるこ
とを特徴とするアレ化 １０、 特許請求の範囲オフ項記載のアレイにおいて
、更にドライバ・トランジスタ（Ｍ□、。 Ｍ、１）はすべて電源スイツ≠手段（Ｓ）のトランジス
タと同じ型（ＮＭＯ８）であることを特徴とするアレイ
。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US483,645 | 1983-04-11 | ||
| US06/483,645 US4577190A (en) | 1983-04-11 | 1983-04-11 | Programmed logic array with auxiliary pull-up means to increase precharging speed |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59200527A true JPS59200527A (ja) | 1984-11-13 |
| JPH0457129B2 JPH0457129B2 (ja) | 1992-09-10 |
Family
ID=23920923
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59071038A Granted JPS59200527A (ja) | 1983-04-11 | 1984-04-11 | 叉点プレインを有する回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4577190A (ja) |
| JP (1) | JPS59200527A (ja) |
| DE (1) | DE3413139A1 (ja) |
| FR (1) | FR2544143B1 (ja) |
| GB (1) | GB2138189B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61154315A (ja) * | 1984-12-21 | 1986-07-14 | ナームローゼ フエンノートチヤツプ フイリツプス グロエイラムペンフアブリーケン | 無比率ｆｅｔプログラム可能論理配列 |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4668880A (en) * | 1984-03-26 | 1987-05-26 | American Telephone And Telegraph Company, At&T Bell Laboratories | Chain logic scheme for programmed logic array |
| US4758746A (en) * | 1985-08-12 | 1988-07-19 | Monolithic Memories, Inc. | Programmable logic array with added array of gates and added output routing flexibility |
| JPH0760854B2 (ja) * | 1985-08-30 | 1995-06-28 | 株式会社日立製作所 | 一方向導通形スイツチング回路 |
| US4658253A (en) * | 1985-10-09 | 1987-04-14 | Harris Corporation | Internally synchronous matrix structure for use in externally asynchronous programmable devices |
| US4764691A (en) * | 1985-10-15 | 1988-08-16 | American Microsystems, Inc. | CMOS programmable logic array using NOR gates for clocking |
| CA1257343A (en) * | 1986-07-02 | 1989-07-11 | Robert C. Rose | Self-timed programmable logic array with pre-charge circuit |
| US4697105A (en) * | 1986-07-23 | 1987-09-29 | American Telephone And Telegraph Company, At&T Bell Laboratories | CMOS programmable logic array |
| IT1195119B (it) * | 1986-08-04 | 1988-10-12 | Cselt Centro Studi Lab Telecom | Perfezionamenti alle schiere logi che programmabili dinamiche a struttura nor nor realizzate in tecnolo gia c mos |
| US4771284A (en) * | 1986-08-13 | 1988-09-13 | International Business Machines Corporation | Logic array with programmable element output generation |
| LU86790A1 (de) * | 1986-09-17 | 1987-07-24 | Siemens Ag | Breitbandsignal-koppeleinrichtung |
| US5083083A (en) * | 1986-09-19 | 1992-01-21 | Actel Corporation | Testability architecture and techniques for programmable interconnect architecture |
| US5367208A (en) * | 1986-09-19 | 1994-11-22 | Actel Corporation | Reconfigurable programmable interconnect architecture |
| US5309091A (en) * | 1986-09-19 | 1994-05-03 | Actel Corporation | Testability architecture and techniques for programmable interconnect architecture |
| US5341092A (en) * | 1986-09-19 | 1994-08-23 | Actel Corporation | Testability architecture and techniques for programmable interconnect architecture |
| US5365165A (en) * | 1986-09-19 | 1994-11-15 | Actel Corporation | Testability architecture and techniques for programmable interconnect architecture |
| US5223792A (en) * | 1986-09-19 | 1993-06-29 | Actel Corporation | Testability architecture and techniques for programmable interconnect architecture |
| FR2611099B1 (fr) * | 1987-02-12 | 1993-02-12 | Bull Sa | Reseau logique dynamique |
| US4797746A (en) * | 1987-08-24 | 1989-01-10 | Rockwell International Corporation | Digital image interface system |
| JPH0193927A (ja) * | 1987-10-06 | 1989-04-12 | Fujitsu Ltd | プログラム可能な論理回路 |
| LU87431A1 (de) * | 1988-06-08 | 1989-06-14 | Siemens Ag | Breitbandsignal-koppeleinrichtung |
| ATE97290T1 (de) * | 1989-03-31 | 1993-11-15 | Siemens Ag | Breitbandsignal-koppeleinrichtung. |
| JP2515853Y2 (ja) * | 1989-04-06 | 1996-10-30 | 沖電気工業株式会社 | ダイナミック型ｐｌａ回路 |
| FR2650452B1 (fr) * | 1989-07-27 | 1991-11-15 | Sgs Thomson Microelectronics | Point de croisement pour matrice de commutation |
| DE59008319D1 (de) * | 1990-09-26 | 1995-03-02 | Siemens Ag | Breitbandsignal-Koppeleinrichtung mit Ladungstransferschaltung in den Ausgangsleitungen. |
| US5121005A (en) * | 1991-04-01 | 1992-06-09 | Motorola, Inc. | Programmable logic array with delayed active pull-ups on the column conductors |
| US5332929A (en) * | 1993-04-08 | 1994-07-26 | Xilinx, Inc. | Power management for programmable logic devices |
| US5740094A (en) * | 1995-08-21 | 1998-04-14 | International Business Machines Corporation | Self-timed multiplier array |
| US6222383B1 (en) * | 1996-12-26 | 2001-04-24 | Micro Magic, Inc. | Controlled PMOS load on a CMOS PLA |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1042852B (it) * | 1974-09-30 | 1980-01-30 | Siemens Ag | Disposizione di circuiti logici integrata e programmabile |
| DE2455178C2 (de) * | 1974-11-21 | 1982-12-23 | Siemens AG, 1000 Berlin und 8000 München | Integrierte, programmierbare Logikanordnung |
| US4346310A (en) * | 1980-05-09 | 1982-08-24 | Motorola, Inc. | Voltage booster circuit |
-
1983
- 1983-04-11 US US06/483,645 patent/US4577190A/en not_active Expired - Fee Related
-
1984
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- 1984-04-11 JP JP59071038A patent/JPS59200527A/ja active Granted
- 1984-04-11 GB GB08409337A patent/GB2138189B/en not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61154315A (ja) * | 1984-12-21 | 1986-07-14 | ナームローゼ フエンノートチヤツプ フイリツプス グロエイラムペンフアブリーケン | 無比率ｆｅｔプログラム可能論理配列 |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2544143B1 (fr) | 1991-01-25 |
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| FR2544143A1 (fr) | 1984-10-12 |
| GB2138189A (en) | 1984-10-17 |
| DE3413139A1 (de) | 1984-10-11 |
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| GB8409337D0 (en) | 1984-05-23 |
| GB2138189B (en) | 1986-10-08 |
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