JPS61154315A - 無比率ｆｅｔプログラム可能論理配列 - Google Patents
無比率ｆｅｔプログラム可能論理配列Info
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- JPS61154315A JPS61154315A JP60285403A JP28540385A JPS61154315A JP S61154315 A JPS61154315 A JP S61154315A JP 60285403 A JP60285403 A JP 60285403A JP 28540385 A JP28540385 A JP 28540385A JP S61154315 A JPS61154315 A JP S61154315A
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
- H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
- H03K19/17716—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays with synchronous operation, i.e. using clock signals, e.g. of I/O or coupling register
- H03K19/1772—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays with synchronous operation, i.e. using clock signals, e.g. of I/O or coupling register with synchronous operation of at least one of the logical matrixes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は集積回路に関し、特に詳細には、組をなして結
合してＡＮＤ機能とＯＲ機能とを達成する複数のＦＥＴ
であり、各ＦＥＴはゲートと第１および第２の導電領域
を有しており、前記ＡＮＤ機能を達成するＦＥＴのゲー
トは論理配列に対する入力として機能する複数のＦＥＴ
、関連するＡＮＤ組中の各ＦＥＴの導電領域のひとつと
接続する各ＡＮＤ組の分離した列導電体、関連する０２
組中の各ＦＥＴの第１の導電領域と接続する各ＯＲ組の
分離した行導電体、および一つ以上のＡＮＤ組の特定の
組み合わせを選択して一つ以上のＯＲ組の動作と連携し
て動作させる選択手段を有する論理配列に関する。
合してＡＮＤ機能とＯＲ機能とを達成する複数のＦＥＴ
であり、各ＦＥＴはゲートと第１および第２の導電領域
を有しており、前記ＡＮＤ機能を達成するＦＥＴのゲー
トは論理配列に対する入力として機能する複数のＦＥＴ
、関連するＡＮＤ組中の各ＦＥＴの導電領域のひとつと
接続する各ＡＮＤ組の分離した列導電体、関連する０２
組中の各ＦＥＴの第１の導電領域と接続する各ＯＲ組の
分離した行導電体、および一つ以上のＡＮＤ組の特定の
組み合わせを選択して一つ以上のＯＲ組の動作と連携し
て動作させる選択手段を有する論理配列に関する。
従来の技術
例えば、第１０回ｌ５ＳＣＣのダイジェスト紙、２月、
１９８２年、頁６０〜６１からＡＮＤおよびＯＲマトリ
ックスまたはＡＮＤおよびＯＲ配列と普通呼ばれる二つ
のマトリックスのプログラム可能な論理配列が知られて
いる。これらマトリックスは列および行と呼ばれる垂直
および水平導電体を示している。電界効果トランジスタ
（ＦＥＴ）プログラム論理配列（ＰＬＡ）が入力および
ロードトランジスタとの間の抵抗比を有して作られた。
１９８２年、頁６０〜６１からＡＮＤおよびＯＲマトリ
ックスまたはＡＮＤおよびＯＲ配列と普通呼ばれる二つ
のマトリックスのプログラム可能な論理配列が知られて
いる。これらマトリックスは列および行と呼ばれる垂直
および水平導電体を示している。電界効果トランジスタ
（ＦＥＴ）プログラム論理配列（ＰＬＡ）が入力および
ロードトランジスタとの間の抵抗比を有して作られた。
垂直列導電ラインに沿うＡＮＤ配列または水平行導電ラ
インに沿うＯＲ配列何れか一つの配列をプリチャージす
ることによって通常動作する。ＦＥＴＰＬＡは、ＡＮＤ
配列およびＯＲ配列の両方をプリチャージすることによ
って動作し、多重クロック信号および／またはＡＮＤお
よびＯＲ配列の間に付加論理回路を、正常に動作するの
に必要とする。
インに沿うＯＲ配列何れか一つの配列をプリチャージす
ることによって通常動作する。ＦＥＴＰＬＡは、ＡＮＤ
配列およびＯＲ配列の両方をプリチャージすることによ
って動作し、多重クロック信号および／またはＡＮＤお
よびＯＲ配列の間に付加論理回路を、正常に動作するの
に必要とする。
発明の目的
本発明の目的はＡＮＤおよびＯＲ配列の両方がプリチャ
ージされる比を有さないＦＥＴ ＰＬＡを提供するこ
とに有る。
ージされる比を有さないＦＥＴ ＰＬＡを提供するこ
とに有る。
本発明の別の目的は動作するために複数のクロック信号
あるいは付加的な論理回路をを必要どしない自己計時、
Ｐ ＬΔを提供することにある。
あるいは付加的な論理回路をを必要どしない自己計時、
Ｐ ＬΔを提供することにある。
本発明の他の目的は、静止、即ち直流電流電力を浪費す
ることなく作動するＰＬＡを提供することにある。
ることなく作動するＰＬＡを提供することにある。
発明の構成
本発明に従うと、上述した論理配列が更に、ＯＲ機能を
達成する全てのＦＥＴの第２の導電領域に接続する共通
導電体と、前記列導電体と前記行導電体をプリチャージ
するプリチャージ手段とを更に含み、前記選択手段が、
特定の機能と関連する選択された一つ以上のＡＮＤ組が
全て作動するまで、前記特定の機能と関連する前記一つ
以上の全てのＯＲ組の作動を遅らせる遅延手段を含んで
いることを特徴とする論理配列が提供される。
達成する全てのＦＥＴの第２の導電領域に接続する共通
導電体と、前記列導電体と前記行導電体をプリチャージ
するプリチャージ手段とを更に含み、前記選択手段が、
特定の機能と関連する選択された一つ以上のＡＮＤ組が
全て作動するまで、前記特定の機能と関連する前記一つ
以上の全てのＯＲ組の作動を遅らせる遅延手段を含んで
いることを特徴とする論理配列が提供される。
本発明の一つの効果は、複数のＦＥＴから構成される配
列を最小サイズとすることができることにある。
列を最小サイズとすることができることにある。
本発明の他の目的、特徴および効果は、以下の詳細な説
明、特許請求の範囲および添付図面から当業者に対して
明らかになるであろう。
明、特許請求の範囲および添付図面から当業者に対して
明らかになるであろう。
実施例
第１図は本発明の一実施例の入力回路の回路図であり、
この図に示されるラッチ１１は、２進１信号がラインＩ
Ｎに沿って与えられるか、２進０信号がラインＩＮに沿
って与えられるかに依存して端子Ｑまたは互から２進１
出力を発生させる。
この図に示されるラッチ１１は、２進１信号がラインＩ
Ｎに沿って与えられるか、２進０信号がラインＩＮに沿
って与えられるかに依存して端子Ｑまたは互から２進１
出力を発生させる。
出力Ｑからの２進１信号は、２進１信号がラインＥＶに
沿って現れる際は常にラインＩ、に沿ってトランジスタ
Ｑｌ、Ｑ２およびＱ３に２進１信号を発生させる。この
際同時に、２進０信号が出力頁から与えられ、トランジ
スタＱ ４ ＋−０５およびＱ６がしインＴ１ に沿
って２進Ｏ信号を発生する。
沿って現れる際は常にラインＩ、に沿ってトランジスタ
Ｑｌ、Ｑ２およびＱ３に２進１信号を発生させる。この
際同時に、２進０信号が出力頁から与えられ、トランジ
スタＱ ４ ＋−０５およびＱ６がしインＴ１ に沿
って２進Ｏ信号を発生する。
出力ζからの２進１信号と出力Ｑからの２進０信号は、
２進１信号がラインＥＶに沿って現れる時に、トランジ
スタＱｌ、Ｑ２およびＱ３がライン１１ に沿って２進
Ｏ信号を与えるようにし、トランジスタＱ４．Ｑ４およ
びＱ６がラインＴ、に沿って２進１信号を与えるように
する。２進０信号がラインＥＶ上に現れる際には常に、
２進０信号がライン１．およびＩ＋ の両方に現れる。
２進１信号がラインＥＶに沿って現れる時に、トランジ
スタＱｌ、Ｑ２およびＱ３がライン１１ に沿って２進
Ｏ信号を与えるようにし、トランジスタＱ４．Ｑ４およ
びＱ６がラインＴ、に沿って２進１信号を与えるように
する。２進０信号がラインＥＶ上に現れる際には常に、
２進０信号がライン１．およびＩ＋ の両方に現れる。
理解されるように、ライン１１ とＴ、および他の入
力ラインが入力としてＡＮＤ配列に接続されている。
力ラインが入力としてＡＮＤ配列に接続されている。
このことは、第２図においてラインＩ、に対して示され
る。
る。
トランジスタＱｌ、Ｑ２およびＱ３とトランジスタＱ４
．Ｑ５およびＱ５は二つのＡＮＤゲートを構成しており
、これらのゲートの入力はラインＥＶに沿っての信号と
はそれぞれ出力Ｑおよび互からの信号とである。
．Ｑ５およびＱ５は二つのＡＮＤゲートを構成しており
、これらのゲートの入力はラインＥＶに沿っての信号と
はそれぞれ出力Ｑおよび互からの信号とである。
第２図に本発明に従ったプログラム可能な論理配列１が
示されている。
示されている。
第２図に示されるＦＥＴ ＱＡ、ｉ、ＱＡ□１・・・
ＱＡいは、ＡＮＤ機能を達成するＦＥＴ組の全てのＦＥ
Ｔを表している。開示される実施例において、各ＡＮＤ
ＦＥＴはｎ−チャンネルＩ Ｇ Ｆ ＥＴである。
ＱＡいは、ＡＮＤ機能を達成するＦＥＴ組の全てのＦＥ
Ｔを表している。開示される実施例において、各ＡＮＤ
ＦＥＴはｎ−チャンネルＩ Ｇ Ｆ ＥＴである。
第２図には同様にして、Ｆ Ｅ Ｔ ００１．。
Ｑ ＯＩｚ 、 Ｑ Ｏ，、が示されている。これらＦ
ＥＴはＯＲ機能を達成するように接続されたＦＥＴ組の
全てのＦＥＴを表している。開示された実施例において
、各ＯＲＦＥＴはｎ−チャンネ／ｌｚ Ｉ Ｇ ＦＥＴ
である。この実施例に沿って当業者によって理解される
ように、ＰＬＡＩは、ＡＮＤ配列がトランジスタＱ Ａ
＋ｔ、 Ｑ Ａ、＋、 Ｑ Ａ、、、のように接続
した一つ以上ＦＥＴの組１・・・ｎからなるのが望まれ
る。各分離されたＡＮＤ組ＦＥＴは、グランドとＣＯＬ
、 およびＣＯＬ、のような関連する列導電体に並列に
接続されている。ＣＯＬ＋ およびＣＯＬ、のような各
列導電体は関連するＡＮＤ組（例えばＱＡ、ｎ）内のＱ
Ａｌ、の様な各ＦＥＴのドレインのような導電領域の一
つに接続する。
ＥＴはＯＲ機能を達成するように接続されたＦＥＴ組の
全てのＦＥＴを表している。開示された実施例において
、各ＯＲＦＥＴはｎ−チャンネ／ｌｚ Ｉ Ｇ ＦＥＴ
である。この実施例に沿って当業者によって理解される
ように、ＰＬＡＩは、ＡＮＤ配列がトランジスタＱ Ａ
＋ｔ、 Ｑ Ａ、＋、 Ｑ Ａ、、、のように接続
した一つ以上ＦＥＴの組１・・・ｎからなるのが望まれ
る。各分離されたＡＮＤ組ＦＥＴは、グランドとＣＯＬ
、 およびＣＯＬ、のような関連する列導電体に並列に
接続されている。ＣＯＬ＋ およびＣＯＬ、のような各
列導電体は関連するＡＮＤ組（例えばＱＡ、ｎ）内のＱ
Ａｌ、の様な各ＦＥＴのドレインのような導電領域の一
つに接続する。
ＰＬＡＩのＯＲ配列はＱＯの様な複数のＦＥＴからなり
、これら複数のＦＥＴはＯＲＲＯＷ、の様な関連する盲
導電体と共通導電体■Ｇ、との間に並列に接続されてい
る。ＯＲＲＯＷ、 ；ＯＲＲＯＷ ｚのような各盲導
電体はともに関連するＯＲ組内のＱＯ，Ｌ； ＱＯ，□
、ＱＯ，，のような各ＦＥＴのドレインのような第１の
導電領域に接続する。共通導電体ｖｃｔ、ｖｃｚ はと
もにＱＯＩＬ。
、これら複数のＦＥＴはＯＲＲＯＷ、の様な関連する盲
導電体と共通導電体■Ｇ、との間に並列に接続されてい
る。ＯＲＲＯＷ、 ；ＯＲＲＯＷ ｚのような各盲導
電体はともに関連するＯＲ組内のＱＯ，Ｌ； ＱＯ，□
、ＱＯ，，のような各ＦＥＴのドレインのような第１の
導電領域に接続する。共通導電体ｖｃｔ、ｖｃｚ はと
もにＱＯＩＬ。
ＱＯ＋ｔ、 ＱＯ，□、ＱＯ０のような全てのＦＥＴ
のソースのような第２の導電領域に接続し、ＰＬＡＩ内
のＯＲ機能を作り出す。全ての共通導電体ｖｃｔ、ｖｃ
ｚを相互接続することが同様に可能である。トランジス
タＱ Ｐ Ａ、、 Ｑ Ｐ ＯＬ およびＱＰＧｃ は
ＣＯＬ、のような列導電体、０ＲＲＯＷ。
のソースのような第２の導電領域に接続し、ＰＬＡＩ内
のＯＲ機能を作り出す。全ての共通導電体ｖｃｔ、ｖｃ
ｚを相互接続することが同様に可能である。トランジス
タＱ Ｐ Ａ、、 Ｑ Ｐ ＯＬ およびＱＰＧｃ は
ＣＯＬ、のような列導電体、０ＲＲＯＷ。
のような盲導電体および共通導電体■Ｇ、をプリチャー
ジするための手段として機能する。全ての共通導電体Ｖ
Ｇ、からＶＧオが相互に接続される場合は、一つだけの
プリチャージトランジスタＱＰＧが必要とされる。その
場合ＰＬＡ １のサイズは縮小される。ＱＰＡ、・・・
ＱＰＡ、、ＱＳＡ、 ・・・Ｑ Ｓ Ａ、、 Ｑ Ｐ
Ｏ，、−Ｑ Ｐ Ｏ，およびＱＳＯ，・・・Ｑ Ｓ Ｏ
，がＰＬＡＩ内の各列１・・・ｍおよび各行１・・・２
に与えられている。トランジスタＱＰＲがラインＴＲＥ
ＦＣを電圧ＶＤＤにチャージするための手段を与えてい
る。トランジスタＱＡＲは、２進１信号がラインＴＲＲ
に沿って与えられる際に、ラインＴＲＥＦＣをグランド
に引っ張るための手段をあたえている。トランジスタＱ
ＳＡ、 ・・・ＱＳＡｆｆｉ、ＱＳＲおよびＱ Ｓ Ｏ
ｔ ・・・Ｑ Ｓ Ｏ，は、サステイニングトランジス
タとして使用される高抵抗デバイスである。ＰＬＡＩの
サイクル速度が、リークが発生する前に記憶／−ドをリ
フレシュするのに充分高速な場合は、これら高抵抗デバ
イスを除去することができ、これによって、ＰＬＡＩの
サイズをさらに減少することができる。
ジするための手段として機能する。全ての共通導電体Ｖ
Ｇ、からＶＧオが相互に接続される場合は、一つだけの
プリチャージトランジスタＱＰＧが必要とされる。その
場合ＰＬＡ １のサイズは縮小される。ＱＰＡ、・・・
ＱＰＡ、、ＱＳＡ、 ・・・Ｑ Ｓ Ａ、、 Ｑ Ｐ
Ｏ，、−Ｑ Ｐ Ｏ，およびＱＳＯ，・・・Ｑ Ｓ Ｏ
，がＰＬＡＩ内の各列１・・・ｍおよび各行１・・・２
に与えられている。トランジスタＱＰＲがラインＴＲＥ
ＦＣを電圧ＶＤＤにチャージするための手段を与えてい
る。トランジスタＱＡＲは、２進１信号がラインＴＲＲ
に沿って与えられる際に、ラインＴＲＥＦＣをグランド
に引っ張るための手段をあたえている。トランジスタＱ
ＳＡ、 ・・・ＱＳＡｆｆｉ、ＱＳＲおよびＱ Ｓ Ｏ
ｔ ・・・Ｑ Ｓ Ｏ，は、サステイニングトランジス
タとして使用される高抵抗デバイスである。ＰＬＡＩの
サイクル速度が、リークが発生する前に記憶／−ドをリ
フレシュするのに充分高速な場合は、これら高抵抗デバ
イスを除去することができ、これによって、ＰＬＡＩの
サイズをさらに減少することができる。
ＣＢ、・・・ＣＢ、のような分離列昇圧容量が、配列内
の各列導電体ＣＯＬ、・・・ＣＯＬ、に対して与えられ
ている。列昇圧トラインＣ０ＬＢはＰＬＡ。
の各列導電体ＣＯＬ、・・・ＣＯＬ、に対して与えられ
ている。列昇圧トラインＣ０ＬＢはＰＬＡ。
のＣＢ＋ ・・・ＣＢ、のような列昇圧容量の全ての底
電極に接続している。インバータＩＮＶＩは２進１信号
をトランジスタＱＤＧ、・・・ＱＤＧ、のゲートに与え
、また、ラインＴＲＥＦＣに沿って２進Ｏ信号が与えら
れる際に、２進１信号を列昇圧ラインＣ０ＬＢに沿って
、ＣＢ、・・・ＣＢ、のような列昇圧容量に与える。Ｉ
Ｎ Ｖ Ｌ ・・・ＩＮＶ、のような出力インバータ
は、ＯＲＲＯＷＬ ・・・ＯＲＲＯＷ。
電極に接続している。インバータＩＮＶＩは２進１信号
をトランジスタＱＤＧ、・・・ＱＤＧ、のゲートに与え
、また、ラインＴＲＥＦＣに沿って２進Ｏ信号が与えら
れる際に、２進１信号を列昇圧ラインＣ０ＬＢに沿って
、ＣＢ、・・・ＣＢ、のような列昇圧容量に与える。Ｉ
Ｎ Ｖ Ｌ ・・・ＩＮＶ、のような出力インバータ
は、ＯＲＲＯＷＬ ・・・ＯＲＲＯＷ。
のような関連する行導電体に沿って２進０信号が発生す
る際に、２進１信号をＰＯＬ ・・・ＰＯ，のような関
連する出カライン沿って発生する。
る際に、２進１信号をＰＯＬ ・・・ＰＯ，のような関
連する出カライン沿って発生する。
ＯＲＲＯＷ、のような分離付導電体、ＩＮＶＬ のよう
なインバータおよびＰＯ，のような出力ラインがＰＬＡ
１の各０８組、・・・２に対して与えられている。
なインバータおよびＰＯ，のような出力ラインがＰＬＡ
１の各０８組、・・・２に対して与えられている。
評価モード以前の操作においては、ラインＥＶが低く、
ラインＰＣが高くなりかつ列導電体ＣＯＬ＋ ・・・Ｃ
ＯＬ、、行導電体０．ＲＲＯＷＬ・・・ＯＲＲＯＷ、お
よび共通導電体Ｖ Ｇ Ｌ ・・・ＶＧ、がＶ ｏ ｎ
電圧に接近する。たとえＱ Ｏ，、のような関連したＯ
Ｒ配列トランジスタのゲートが２進ルベル（これは、列
導電体ＣＯＬ、・・・ＣＯＬ、のプリチャージの結果で
ある。）にあっても、共通導電体ＶＧ、・・・ＶＧ、の
プリチャージが、０ＲＲＯＷ。
ラインＰＣが高くなりかつ列導電体ＣＯＬ＋ ・・・Ｃ
ＯＬ、、行導電体０．ＲＲＯＷＬ・・・ＯＲＲＯＷ、お
よび共通導電体Ｖ Ｇ Ｌ ・・・ＶＧ、がＶ ｏ ｎ
電圧に接近する。たとえＱ Ｏ，、のような関連したＯ
Ｒ配列トランジスタのゲートが２進ルベル（これは、列
導電体ＣＯＬ、・・・ＣＯＬ、のプリチャージの結果で
ある。）にあっても、共通導電体ＶＧ、・・・ＶＧ、の
プリチャージが、０ＲＲＯＷ。
・・・ＯＲＲＯＷ、のようなＯＲ配列の出力がプリチャ
ージされることを可能とする。ＦＥＴ ＱＯＩＬ・・
・ＱＯｏが、充分高い導電率（充分な長さに対する幅の
比）を有する場合、その際トランジスタＱ Ｐ Ｇ ｌ
・・・ＱＰＧ、を省くことができる。
ージされることを可能とする。ＦＥＴ ＱＯＩＬ・・
・ＱＯｏが、充分高い導電率（充分な長さに対する幅の
比）を有する場合、その際トランジスタＱ Ｐ Ｇ ｌ
・・・ＱＰＧ、を省くことができる。
上述したプリチャージの後に、ラインＣは低くなり、評
価モードを開始することができる。評価を開始するため
に、ラインＥＶが高く（２進１）になり、ラインＩ、が
低く保たれ、ラインＴ、が高くされ（２進１）、２進０
が出力Ｑに与えられる。（関連するトランジスタを選択
する第１図における１１のような関連するラッチの入力
に２進０信号が与えられるので、全選択されたＡＮＤ
）ランジスタは選択されたラインＩｔ を介してそれら
のゲート上に２進０を有する。）同時に、選択されてい
ないライン（１≦ｌ≦ｎ）ｉｔ が高くなり、ラインＴ
ＲＲが高く（２進１）なり、トランジスタＱＡＲがター
ンオンされる。ラインＩ、および他の選択された入力ラ
イン上の２進０信号はトランジスタＱＡ＋＋・・・Ｑ
Ａ、ｉおよびＡＮＤ配列内の全ての他の選択されたトラ
ンジスタをオフに保つ。ＡＮＤ配列内の選択されたトラ
ンジスタがオフであると、ＣＯＬ、・・・ＣＯＬ、のよ
うな列導電体が略それらのプリチャージ電圧である高状
態に保たれる。ＡＮＤ配列内の選択されていないトラン
ジスタに対する行導電体は、それら選択されていないト
ランジスタがオンされいるという事実（例えば、選択さ
れていないラインＩ。を介してＱＡＬ、がオンになると
、ＣＯＬ＋ がグランドにされる。）によってグラン
ド（２進０）にされる。
価モードを開始することができる。評価を開始するため
に、ラインＥＶが高く（２進１）になり、ラインＩ、が
低く保たれ、ラインＴ、が高くされ（２進１）、２進０
が出力Ｑに与えられる。（関連するトランジスタを選択
する第１図における１１のような関連するラッチの入力
に２進０信号が与えられるので、全選択されたＡＮＤ
）ランジスタは選択されたラインＩｔ を介してそれら
のゲート上に２進０を有する。）同時に、選択されてい
ないライン（１≦ｌ≦ｎ）ｉｔ が高くなり、ラインＴ
ＲＲが高く（２進１）なり、トランジスタＱＡＲがター
ンオンされる。ラインＩ、および他の選択された入力ラ
イン上の２進０信号はトランジスタＱＡ＋＋・・・Ｑ
Ａ、ｉおよびＡＮＤ配列内の全ての他の選択されたトラ
ンジスタをオフに保つ。ＡＮＤ配列内の選択されたトラ
ンジスタがオフであると、ＣＯＬ、・・・ＣＯＬ、のよ
うな列導電体が略それらのプリチャージ電圧である高状
態に保たれる。ＡＮＤ配列内の選択されていないトラン
ジスタに対する行導電体は、それら選択されていないト
ランジスタがオンされいるという事実（例えば、選択さ
れていないラインＩ。を介してＱＡＬ、がオンになると
、ＣＯＬ＋ がグランドにされる。）によってグラン
ド（２進０）にされる。
同時に、トランジスタＱＡＲはラインＴＲＲ上の２進１
によってターンオンされた後、ラインＴＲＥＦＣをグラ
ンドレベルにする。ラインＴＲＥＦＣ上の２進０はイン
バータにその出力に２進ｌを発生させる。これによって
、ＣＯＬ、・・・ＣＯＬ、のような各選択されたＡＮＤ
配列に関連するＣＢＬ・・・ＣＢ、のような昇圧容量の
両方の電極に昇圧電圧が与えられる。結局、ＣＯＬつの
ような選択された列が高電圧に維持される（第３図参照
）。例えば、ＣＯＬ、 のような選択されないＡＮＤ配
列は、それらのトランジスタＱＡ、、、がオンであると
いう理由でこの時グランド（２進０）状態にある。これ
らの列は、従って、関連する昇圧容量（ＣＢ、 ）の
上部電極上の結合電圧を放電し、２進０に留まる。
によってターンオンされた後、ラインＴＲＥＦＣをグラ
ンドレベルにする。ラインＴＲＥＦＣ上の２進０はイン
バータにその出力に２進ｌを発生させる。これによって
、ＣＯＬ、・・・ＣＯＬ、のような各選択されたＡＮＤ
配列に関連するＣＢＬ・・・ＣＢ、のような昇圧容量の
両方の電極に昇圧電圧が与えられる。結局、ＣＯＬつの
ような選択された列が高電圧に維持される（第３図参照
）。例えば、ＣＯＬ、 のような選択されないＡＮＤ配
列は、それらのトランジスタＱＡ、、、がオンであると
いう理由でこの時グランド（２進０）状態にある。これ
らの列は、従って、関連する昇圧容量（ＣＢ、 ）の
上部電極上の結合電圧を放電し、２進０に留まる。
トランジスタＱＤＧＬ ・・・ＱＤＧ、が、インバータ
ＩＮＶＩの２進ｌ出力によってターンオンされる時、こ
れらトランジスタは共通導電体ＶＧＬ・・・ＶＧ２をグ
ランドにする。これによって、選択された列に接続され
たＯＲＦＥＴがターンオンし、０ＲＲＯＷ、のような関
連する導電体を２進０にすることを可能とする。ＯＲＲ
ＯＷ、のような選択された行は、２進０にされることに
よって、Ｉ Ｎ Ｖ、のような関連するインバータに、
ＰＯ。
ＩＮＶＩの２進ｌ出力によってターンオンされる時、こ
れらトランジスタは共通導電体ＶＧＬ・・・ＶＧ２をグ
ランドにする。これによって、選択された列に接続され
たＯＲＦＥＴがターンオンし、０ＲＲＯＷ、のような関
連する導電体を２進０にすることを可能とする。ＯＲＲ
ＯＷ、のような選択された行は、２進０にされることに
よって、Ｉ Ｎ Ｖ、のような関連するインバータに、
ＰＯ。
のような関連する配列出力ライン上に２進１を発生させ
る。選択されていない列ＣＯＬ、 こ関連するＯＲＦ
ＥＴ ＱＯ□、Ｑ○１ｔはターンオンせず、従って、
行ラインＯＲＲＯＷＬ はそれらのプリチャージ電圧に
留まることができる（第３図参照）。結果として、この
ような行に関連する配列出力ＰＯＬが２進０に留まる。
る。選択されていない列ＣＯＬ、 こ関連するＯＲＦ
ＥＴ ＱＯ□、Ｑ○１ｔはターンオンせず、従って、
行ラインＯＲＲＯＷＬ はそれらのプリチャージ電圧に
留まることができる（第３図参照）。結果として、この
ような行に関連する配列出力ＰＯＬが２進０に留まる。
Ｉ＋ のような配列の入力は選択手段として動作する。
この選択手段は、配列が達成することが望まれている特
定の機能に従う一つ以上の０２組の動作と関連して一つ
以上のＡＮＤ組の特定の組み合わせを選択して動作させ
ることを可能とする。
定の機能に従う一つ以上の０２組の動作と関連して一つ
以上のＡＮＤ組の特定の組み合わせを選択して動作させ
ることを可能とする。
トランジスタＱＡＲ，ラインＴＲＥＦＣ，インバータＩ
ＮＶＩ、ＣＢ、・・・ＣＢ、のような昇圧容量、プリチ
ャージトランジスタＱ Ｐ Ｇｔ ・・・ＱＰＧｔ。
ＮＶＩ、ＣＢ、・・・ＣＢ、のような昇圧容量、プリチ
ャージトランジスタＱ Ｐ Ｇｔ ・・・ＱＰＧｔ。
共通導電体ＶＣ，・・・ＶＧ２および放電トランジスタ
ＱＤＧＬ ・・・ＱＤＧ、からなる遅延手段が選択手段
内に含まれている。この遅延手段を、ＰＬＡ内のいかな
るＡＮＤ組よりも遅く動作するようにすると、ＰＬＡの
特定の機能に関連する０２組の全 。
ＱＤＧＬ ・・・ＱＤＧ、からなる遅延手段が選択手段
内に含まれている。この遅延手段を、ＰＬＡ内のいかな
るＡＮＤ組よりも遅く動作するようにすると、ＰＬＡの
特定の機能に関連する０２組の全 。
ての動作を、その機能に関連する選択された一つ以上の
ＡＮＤ組が全て動作するまで、遅延する。
ＡＮＤ組が全て動作するまで、遅延する。
本発明の配列はＮＭＯ５またはＣＭＯ３を用いて実施す
ることができることは当業者によって当然理解される。
ることができることは当業者によって当然理解される。
上述の構成の種々の改良は当業者に明らかであろう。遅
延回路がトランジスタＱＡＲ，ＱＰＲ。
延回路がトランジスタＱＡＲ，ＱＰＲ。
ＱＳＲおよびインバータＩＮＶＩに置き代わることがで
きる。この遅延回路は、ラインＴＲＲ上の信号が高くな
るときであり、かつその遅延がＣＢ。
きる。この遅延回路は、ラインＴＲＲ上の信号が高くな
るときであり、かつその遅延がＣＢ。
・・・ＣＢ、のような全ての選択された昇圧容量上に昇
圧電圧を与え後、動作する。
圧電圧を与え後、動作する。
ここに記載された構成は説明のためのものであり、制限
的に解されるべきではないことは言うまでもない。
的に解されるべきではないことは言うまでもない。
発明の効果
上述から、このＰＬＡ内において静的または直流電力の
浪費がないことが分かる。
浪費がないことが分かる。
第１図は本発明の入力回路の回路図、
第２図は本発明のＡＮＤまたはＯＲ配列からなるＰＬＡ
の回路図、および 第３図は本発明の各信号のタイミング図。
の回路図、および 第３図は本発明の各信号のタイミング図。
Claims (7)
- （１）論理配列であり、この論理配列が、組をなして結
合してＡＮＤ機能とＯＲ機能とを達成する複数のＦＥＴ
であり、各ＦＥＴはゲートと第１および第２の導電領域
を有しており、前記ＡＮＤ機能を達成するＦＥＴのゲー
トは前記論理配列に対する入力として機能する複数のＦ
ＥＴと、関連するＡＮＤ組中の各ＦＥＴの導電領域の一
つと接続する各ＡＮＤ組に対する分離した列導電体と、
関連するＯＲ組中の各ＦＥＴの第１の導電領域と接続す
る各ＯＲ組に対する分離した行導電体と、一つ以上のＡ
ＮＤ組の特定の組み合わせを一つ以上のＯＲ組の動作と
連携して動作するために選択する選択手段とを含む論理
配列において、 前記論理配列が、更にＯＲ機能を達成する全ＦＥＴの第
２の導電領域に接続する共通導電体、および前記列導電
体および行導電体をプリチャージするプリチャージ手段
を含んでおり、前記選択手段が、特定の機能に関連する
前記選択された一つ以上のＡＮＤ組が全て動作するまで
、前記特定の機能に関連する前記一つ以上のＯＲ組の全
ての動作を遅延する遅延手段を含んでいることを特徴と
する論理配列。 - （２）前記遅延手段が、前記一つ以上のＯＲ組の動作に
先立って前記共通導電ラインを放電するための手段を含
む特許請求の範囲第（１）項の論理配列。 - （３）前記選択手段が、各列導電体に対する昇圧容量を
含んでおり、選択されたＡＮＤ組に関連する前記各容量
が前記遅延手段の動作によって充電され、前記選択され
た一つ以上のＡＮＤ組の正常動作が保証される特許請求
の範囲第（２）項記載の論理配列。 - （４）前記遅延手段が、出力がインバータに接続されて
いるプルダウントランジスタを含み、このトランジスタ
とインバータの動作時間が、前記配列内のいかなるＡＮ
Ｄ組の動作時間よりも長い特許請求の範囲第（３）項記
載の論理配列。 - （５）前記遅延手段が、前記インバータの動作によって
ターンオンして前記共通導電体をグランドに接続する特
許請求の範囲第（４）項記載の論理配列。 - （６）各動作中に、全選択されたＡＮＤ組および全選択
されたＯＲ組のゲートがプリチャージされて、静止ある
いは直流電力が動作中は配列内で消費されない特許請求
の範囲第（５）項記載の論理配列。 - （７）前記共通導電体が、前記行導電体がプリチャージ
される間にＯＲ組内のＦＥＴを介してプリチャージされ
る特許請求の範囲第（１）項記載の論理配列。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US684638 | 1984-12-21 | ||
| US06/684,638 US4636661A (en) | 1984-12-21 | 1984-12-21 | Ratioless FET programmable logic array |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61154315A true JPS61154315A (ja) | 1986-07-14 |
| JPH065818B2 JPH065818B2 (ja) | 1994-01-19 |
Family
ID=24748911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60285403A Expired - Lifetime JPH065818B2 (ja) | 1984-12-21 | 1985-12-18 | 無比率ｆｅｔプログラム可能論理配列 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4636661A (ja) |
| EP (1) | EP0188834B1 (ja) |
| JP (1) | JPH065818B2 (ja) |
| DE (1) | DE3583674D1 (ja) |
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-
1984
- 1984-12-21 US US06/684,638 patent/US4636661A/en not_active Expired - Fee Related
-
1985
- 1985-11-27 EP EP85201979A patent/EP0188834B1/en not_active Expired
- 1985-11-27 DE DE8585201979T patent/DE3583674D1/de not_active Expired - Lifetime
- 1985-12-18 JP JP60285403A patent/JPH065818B2/ja not_active Expired - Lifetime
Patent Citations (3)
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0188834A3 (en) | 1988-02-10 |
| EP0188834A2 (en) | 1986-07-30 |
| EP0188834B1 (en) | 1991-07-31 |
| US4636661A (en) | 1987-01-13 |
| DE3583674D1 (de) | 1991-09-05 |
| JPH065818B2 (ja) | 1994-01-19 |
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