DE3413139A1 - Programmierte logikanordnung mit einer hilfshochzieheinrichtung zur erhoehung der vorlaufladegeschwindigkeit - Google Patents

Description

Programmierte Logikanordnung mit einer Hilfshochzieheinrichtung zur Erhöhung der- Voraufladegeschwindigkeit

Die Erfindung betrifft eine Schaltungsanordnung mit einer Kreuzpunktebene die eine erste Vielzahl von Zeileneingangsleitungen, eine zweite Vielzahl von Spaltenausgangsleitungen, eine Zeilen-Spalten-ICreuzpunktanordnung von Treibertransistoren, welche an einem anderen Kreuzpunkt einer Zeileneingangsleitung und einer Spaltenausgangsleitung angeordnet sind, deren Gateelektrode je mit der Zeileneingangsleitung und von denen ein erster Anschluß mit einer Spaltenausgangsleitung verbunden ist, und einen mit jeder Ausgangsleitung verbundenen Hochziehtransistor enthält.

Programmierte Logikanordnungen (PLA) werden in der Steuereinheit von Mikroprozessoren bei Datenverarbeitungsanlagen benutzt. Ein Mikroprozessor läßt sich als das Gehirn einer Datenverarbeitungsanlage oder eines Rechners artsehen.

Eine PLA stellt eine Kreuzpunktanordnung von Transistoren dar, die so angeordnet sind, daß sie logische Berechnungen oder Transformationen durchführen, d.h., Daten dadurch verarbeiten, daß sie Datenausgangssignale abhängig von Dateneingangssignalen entsprechend vorgegebener logischer Transformationsregeln abgeben, die in typischer Weise UND-, ODER- und NOR-Logikoperationen umfassen, die mit Eingangsdaten auszuführen sind. Die Transformationsregeln wiederum werden durch die Ausbildung der Transistoranordnung in der PLA bestimmt, wie genauer weiter unten beschrieben werden soll.

Eine PLA umfaßt in typischer Weise zwei Hauptteile, die als UND-Ebene bzw. ODER-Ebene bekannt sind. Ausgangssignale der UND-Ebene sind Eingangssignale der ODER-Ebene. Jede Ebene hat die Form einer Kreuzpunkt-Logikanordnung, d.h., einer rechteckigen Anordnung paralleler Zeilenlei-

tungen und paralleler Spaltenleitungen, die sich an Kreuzpunkten schneiden. An jedem gewählten Kreuzpunkt ist ein Kreuzpunkt-Treibertransistor angeordnet und angeschaltet, wobei die Auswahl dieser Kreuzpunkte von der gewünschten, durch die Ebene zu verwirklichenden Logik-Transformationsregel abhängt. Im Prinzip arbeitet jede Ebene auf ähnliche Weise, um die NOR-Logikfunktions-Transformation mit Binärdaten (1- und O-Werte entsprechen hohem Spannungspegel H und niedrigem Spannungspegel L) durchzuführen, die in die Ebene eintreten. Die Einzelheiten NOR-Funktionen, die durch die UND- und ODER-Ebenen verwirklicht werden, werden durch die Anordnung der gewählten Kreuzpunkte in den jeweiligen Ebenen bestimmt, d.h., durch die durch das Vorhandensein bzw. NichtVorhandensein von Treibertransistoren gebildete Anordnung, die an die verschiedenen Kreuzpunkte angeschaltet sind. Im einzelnen werden Eingangsdaten einer gegebenen Ebene entlang paralleler (Zeilen- oder Spalten-) Eingangsleitungen (Drähten) an die Gateelektroden der Kreuzpunkt-Treibertransistoren in der Logikanordnung dieser Ebene angelegt, und Ausgangsdaten der Ebene kommen von parallelen (Spalten- oder Zeilen-) Ausgangsleitungen rechtwinklig zu den Eingangsleitungen. Jede solcher Ausgangsleitung ist mit einem Erdknotenpunkt über die parallelen Source-Drainstrecken (Strecken, die hohen Strom führen) aller Treibertransistoren verbunden, die sich an Kreuzpunkten dieser Ausgangsleitung befinden.

Jede Ausgangsleitung der UND-Ebene wird außerdem "Wortleitung" genannt und dient als Eingangsleitung der ODER-Ebene. In typischer Weise sind die Kreuzpunkt-Treibertransistoren alle MOSFET's (Metal Oxide Semiconducter Field Effect Transistors). Jeder MOSFET besitzt ein Paar von hohen Strom führenden oder Hauptelektroden (Source- und Drainelektrode) sowie als Steueranschluß oder niedrigen Strom führenden Anschluß eine Gateelektrode.

Eine zweckmäßige Betriebsweise einer UND-Ebene (und in

ähnlicher Weise einer ODER-Ebene) sieht taktbeaufschlagte PMOS-(p-Kanal-MOS)-Last- oder Hochziehtransistoren vor, um jede Ausgangsleitung der UND-Ebene während jeder Vorauf ladephase auf einen hohen Spannungspegel (im wesentlichen V_DD) aufzuladen, und zwar in Kombination mit NMOS-(n-Kanal-MOS)-Kreuzpunkt-Treibertransistoren sowie einen taktbeaufschlagten Erdschalter- oder Herabziehtransistor, um die Ausgangsleitungen während jeder Auswertungs- oder Logikberechnungsphase auf einen niedrigen Spannungspegel (im wesentlichen V₀₀) zu entladen. Jeder Taktzyklus beginnt mit einer Voraufladephase der UND-Ebene. Dieser Voraufladephase folgt in typischer Weise unmittelbar eine Vorauf ladephase der ODER-Ebene, während der die UND-Ebene die Logikfunktion für diesen Zyklus auswertet. Demgemäß ist die Voraufladephase der ODER-Ebene die Auswertephase der UND-Ebene.

Während jeder Voraufladephase einer gegebenen Ebene sind alle Hochziehtransistoren dieser Ebene eingeschaltet und der Herabziehtransistor ist ausgeschaltet, um unabhängig von den Ein- und Ausschaltzuständen der verschiedenen (Kreuzpunkt-) Treibertransistoren eine Voraufladung aller Ausgangsleitungen dieser Ebene auf den hohen Spannungspegel sicherzustellen. Am Ende der Voraufladephase oder sehr kurze Zeit danach beginnt die logische Auswerte- (oder Berechnungs-) Phase. Während der Auswertephase sind alle Hochziehtransistoren ausgeschaltet und der Herabziehtransistor ist eingeschaltet. Dadurch wird jede Ausgangsleitung auf einen niedrigen (oder Erd-) Spannungspegel herabgezogen oder bleibt auf dem hohen Pegel, und zwar abhängig davon, ob wenigstens ein Treibertransistor dieser Ausgangsleitung eingeschaltet ist. Auf jeden Fall entlädt sich, wenn wenigstens ein Treiber einer bestimmten Ausgangsleitung während der Auswertephase eingeschaltet ist, diese Ausgangsleitung über den Treibertransistor und den Herabziehtransistor gegen Erde.

Eine PLA, die auf die oben beschriebene Weise arbeitet, ist beispielsweise beschrieben worden von E. Hebenstreit et al in einem Aufsatz "High-Speed Programmable Logic Arrays in ESFI SOS Technology", IEEE Journal of Solid State Circuits, Band SC-Il, Seiten 370-374 (1976), insbesondere Seite 371 (Figur 3).

Die Arbeitsgeschwindigkeit einer PLA hängt u.a. von der Zeit ab, die erforderlich ist, um sicherzustellen, daß die Ausgangsleitungen der UND-Ebene und der ODER-Ebene während der entsprechenden Voraufladephase richtig auf den hohen Spannungspegel voraufgeladen sind. Je länger die erforderliche Voraufladephase dauert, um so niedriger ist die Arbeitsgeschwindigkeit .

Da der am langsamsten arbeitende Teil eines Mikroprozessors üblicherweise die PLA ist und da die Länge (Dauer) aller Phasen jedes Taktzyklus üblicherweise gleichgemacht wird, ist es zur Erzielung einer hohen Arbeitsgeschwindigkeit wichtig, daß die erforderliche Phasendauer für jede Phase so klein als möglich gehalten wird. Von allen Phasen einer PLA ist die Voraufladephase im allgemeinen die längste. Daher ist es wünschenswert, eine Möglichkeit zu finden, um die erforderliche Dauer für die Voraufladephase einer Ebene in einer PLA zu verringern.

Zur Lösung der sich daraus ergebenden Aufgabe geht die Erfindung aus von einer Schaltungsanordnung der eingangs genannten Art und ist dadurch gekennzeichnet, daß ein Hilfshochziehtransistor mit einem zweiten Anschluß jedes Treibertransistors verbunden ist.

Die Zeichnung zeigt das Schaltbild eines Ausführungsbeispiels einer PLA nach der Erfindung.

In der Zeichnung sind MOS-Transistoren mit p-leitendem Kanal durch den Buchstaben "p" und solche mit n-leitendem

Kanal durch den Buchstaben "η" gekennzeichnet. Im oberen linken Teil der Figur ist ein Zeitdiagramm dargestellt, um das Verständnis zu erleichtern.

Entsprechend der Darstellung in der Zeichnung weist eine PLA 100 eine UND-Ebene 20, eine ODER-Ebene 30 sowie ein Eingangsregister 40 und ein Ausgangsregister 50 auf. Es sei angenommen, daß die PLA 100 Signale von anderen Teilen (nicht gezeigt) einer Datenverarbeitungsanlage, mit der die PLA verbunden ist, aufnimmt bzw. an diese Abgibt. Das Eingangsregister 40 weist eine lineare Anordnung von taktbeaufschlagten parallelen Zwischenspeichern einschließlich von beispielsweise Eingangsleitungen 11 und 12 zur Einführung von Eingangsdatensignalen I, und I„ in die UND-Ebene 20 auf. In typischer Weise wird jeder Zwischenspeieher, beispielsweise der Zwischenspeicher für das Eingangssignal I₁ durch einen taktbeaufschlagten Durchlaßtransistor 41 in Reihe mit einem Inverter 42 gebildet. Der andere Zwischenspeicher für das Eingangssignal I„ enthält einen weiteren Durchlaßtransistor 48. Zur Erzielung eines statischen Zwischenspeichers für das Eingangssignal I, (d.h., eines Zwischenspeichers, der die gespeicherte Information nicht verliert, wenn die unten beschriebene Taktfolge anhält) ist zusätzlich eine Rückkopplungsschleife vorgesehen, die in bekannter Weise beispielsweise einen Rückkopplungsinverter 43 und einen Rückkopplungstransistor 44 enthält. Die Inverter 42 und 43 sind kreuzgekoppelt (der Ausgang des einen ist der Eingang des anderen), um ein Flipflop zur Speicherung von Daten zu bilden, wenn der Rückkopplungstransistor 44 eingeschaltet ist. Zur Bildung eines statischen Zwischenspeichers für das Signal I- ist ein weiterer Rückkopplungstransistor 49 in Verbindung mit einem weiteren Paar von kreuzgekoppelten Invertern 48,5 und 49,5 vorgesehen. Die Gateelektrode des Durchlaßtransistors 41 wird durch eine erste Taktimpulsfolge $.. getaktet (zeitgesteuert), die über eine erste Taktverbindungsleitung 46 zugeführt

wird, um den Transistor 41 während jeder ersten Phase (t_t., t_, t. ) jedes Taktzyklus oder jeder Taktperiode der Dauer T einzuschalten. Die Gateelektrode des Rückkopplungstransistors 44 wird dagegen über eine erste komplementäre Taktverbindungsleitung 4 7 getaktet, die das Komplement der ersten Taktfolge φ- liefert, um den Rückkopplungstransistor 44 während jeder ersten Phase auszuschalten. Das Komplement der ersten Taktfolge wird aus der Folge ^, selbst über die Leitung 47 und einen Inverter 45 abgeleitet und der Gateelektrode des Rückkopplungstransistors 44 zugeführt.

Das Ausgangssignal des Zwischenspeichers für das Signal φ, wird als komplementäres Eingangssignal Ϊ, über eine Eingangsleitung 21 an die ÜND-Ebene 20 geliefert. In ähnlicher Weise enthält das Eingangsregister 40 weitere, ähnlich aufgebaute Zwischenspeicher zur Lieferung weiterer Eingangssignale an die UND-Ebene, beispielsweise des zweiten komplementären Eingangssignals I„, das an eine weitere Eingangsleitung 22 gegeben wird. Es sei darauf hingewiesen, daß im allgemeinen viele weitere Eingangsleitungen und Zwischenspeicher (nicht gezeigt) zur Lieferung vieler weiterer Eingangssignale an die UND-Ebene 20 vorgesehen sein können und üblicher Weise vorgesehen sind, wie in der Zeichnung durch die horizontalen gestrichelten Abschnitte der Taktverbindungsleitungen 46 und 4 7 des Eingangsregister 40 angedeutet ist.

Die UND-Ebene 20 enthält zur Erläuterung sowie zur Definition einer bestimmten logischen Berechnung Kreuzpunkt-Treibertransistoren T,, und T,. entlang der ersten (obersten) Zeile oder der ersten Wortleitung W₁, Treibertransistoren T₇₁ und T„^ entlang der zweiten Zeile oder Wortleitung W„ und Treibertransistoren T₃₂ und T₃₃ entlang der dritten (untersten) Zeile oder Wortleitung W₃. Eine erste Spalte wird durch eine erste Spaltenleitung 24 definiert, eine zweite Spalte durch eine zweite Spalten-

leitung 26, eine dritte Spalte durch eine dritte Spaltenleitung 27 und eine vierte Spalte durch eine vierte Spaltenleitung 28. Das Eingangssignal I, wird an die erste Spalte 24 über einen Spaltenleiter-Pufferinverter 23 und sein Komplement Ϊ, an die zweite Spaltenleitung 26 über einen nicht invertierenden Puffer 29 geliefert. In entsprechender Weise gelangt das zweite Eingangssignal I₇ über einen weiteren Pufferinverter an die dritte Spaltenleitung 27 und sein Komplement I„ über eine nicht invertierenden Puffer an die vierte Spaltenleitung 28. Die Drainelektrode als ein (gesteuerter) hohen Strom führender Anschluß beider Treibertransistoren T,.. und T, . ist mit der ersten Wortleitung W, verbunden. Die Gateelektrode (Steueranschluß) des Transistors T₁₁ liegt an der ersten Spaltenleitung 24 und die Gateelektrode des Transistors T, . an der vierten Spaltenleitung 28. Es sei wiederum darauf hingewiesen, daß die UND-Ebene 20 viele weitere Zeilen- und Spaltenleitungen zusammen mit ihren Kreuzpunkten aufweisen kann, die durch die gestrichelten Abschnitte der Zeilen- und Spaltenleitungen angedeutet ist.

Am linken Ende jeder Wortleitung W₁, W» , W, befindet sich ein Hochzieh- oder Vorauf ladetransistor U, , UL , U-.. Die Gateelektrode aller dieser Voraufladetransistore U,, U₃₁, U₃ ist an eine verbindende Taktleitung 26,5 gelegt und wird mit der ersten Taktfolge φ, beaufschlagt. Alle Drainelektroden der Kreuzpunkttreiber in der UND-Ebene 20 werden auf diese Weise während der L-Phasen (t_Qt.., t₃, t. ) der ersten Taktimpulsfolge 0, im wesentlichen auf die Spannung V gebracht, und die Voraufladetransistoren U,, U₇, U-. werden dann während dieser L-Phasen eingeschaltet. Die Sourceelektroden aller drei Voraufladetransistoren U,, U_, U₃ sind mit V verbunden und ihre Drainelektroden liegen alle an Wortleitungen W₁, W- bzw. W₃. Die Sourceelektrode jedes dieser Kreuzpunkttreiber ist über Verbindungsleitungen 24,5, 2 7,5 und 29 mit einem Erdknotenpunkt 29,5 verbunden. Der Erdknotenpunkt 29,5 liegt

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über einen Erdschaltertransistor (oder "Leistungsschalter") G am Spannungsanschluß V₃₅ (Erde). Die Gateelektrode des Erdschaltertransistors G ist mit der Taktleitung 26,5 verbunden, so daß sie durch die erste Taktfolge φ, beaufschlagt wird. Der Erdknotenpunkt 29,5 kann daher als "getakteter Erdknotenpunkt" bezeichnet werden.

Der Erdschaltertransistor G ist ein NMOS-Transistor während die Hochziehtransistoren U₁, U₂ und U₃ alle PMOS-Transistoren sind. Wenn demgemäß der Transistor G eingeschaltet ist, sind die Transistoren U₁, U₂ und U₃ ausgeschaltet, und wenn der Transistor G ausgeschaltet ist, sind sie eingeschaltet .

Die UND-Ebene 20 enthält weiterhin entsprechend einem Merkmal der Erfindung einen getakteten Hilfs-Erdknotenpunkt-Hochziehtransistor X, dessen Drainelektrode (zu Steuerzwecken) mit dem Erdknotenpunkt 2 9,5, dessen Sourceelektrode mit V_n^ und dessen Gateelektrode mit der ersten Taktleitung 26,5 verbunden sind, so daß der Transistor X durch die erste Taktimpulsfolge $, getaktet wird.

Die Wortleitungen W., W_? und W₃ führen Ausgangssignale der UND-Ebene 20 als Eingangssignale für ODER-Ebene 30. Diese ist elektrisch ähnlich wie die UND-Ebene 20 aufgebaut, wobei aber die Funktion der Zeilen und Spalten vertauscht ist. Eingangssignale der ODER-Ebene kommen über Zeilenleitungen W₁, W₂ und W₃ an. Erste und zweite Ausgangssignale O, und O₂ der ODER-Ebene gehen von Ausgangsleitungen 31 bzw. 32 aus. Eine Taktsteuerung für die ODER-Ebene erfolgt über eine zweite Taktleitung 36 durch eine zweite Taktimpulsfolge ^₂. Diese überlappt zweckmäßig die erste Folge φ, nicht. Transistoren M₁₁, M₁₂, M₉₇ und M^₁ dienen als Kreuzpunkttreiber für die ODER-Ebene 30. Die Transistoren P₁ und P₂ dienen als Hochziehoder Vorladetransistoren. Der Transistor S ist ein Erdschalter oder Leistungsschalter. Der Transistor Y dient

als getakteter Hilfs-Erdknotenpunkt-Hochziehtransistor zur Steuerung eines getakteten Erdknotenpunktes 37,5 der ODER-Ebene 30 entsprechend einem Merkmal der Erfindung. Dieser Erdknotenpunkt 3 7,5 ist direkt über Verbindungsleitungen 37 und 38 mit der Sourceelektrode aller Kreuzpunkttransistoren in der ODER-Ebene verbunden.

Wie durch die gestrichelten Abschnitte der Zeilenwortleitungen W,, W„ , W- und der Spaltenausgangsleitungen 31 und 32 angedeutet, kann die ODER-Ebene mehr als lediglich die drei in der Figur dargestellten Zeilen und mehr als die beiden Spalten enthalten, und zwar je nach den Erfordernissen zur Verwirklichung der gewünschten logischen Berechnung .

Die Ausgangsleitungen 31 und 32 führen zum Äusgangsregister 50, um diesem die ersten bzw. zweiten Ausgangssignale O₁ und O_ zu liefern. Dieses Ausgangsregister ist in typischer Weise ähnlich wie das Eingängsregister 40 aufgebaut und enthalt für die Ausgangsleitung 31 einen Durchlaßtransistor 51, einen Inverter 52, einen Rückkopplungsinverter 53 und einen Rückkopplungstransistor 54. Außerdem ist ein Inverter 55 vorgesehen, um auf der Leitung 57 eine dritte, komplementäre Taktimpulsfolge $, zu liefern, d.h.,eine Folge, die komplementär zu der Folge 0₃ ist und sowohl die erste als auch die zweite Folge φ, bzw. $„ nicht überlappt. Die Bauteile 51 bis 59 des Ausgangsregister 50 entsprechen den Bauteilen 41 bis 49 im Eingangsregister 40 mit der Ausnahme, daß die Transistoren 51 und 54 durch die dritte Taktimpulsfolge $₃ beaufschlagt werden.

Die dritte Taktimpulsfolge ^₃ schaltet den Durchlaßtransistor 51 im Ausgangsregister 50 zu den Zeitpunkten t^ und t- ein, d.h., kurz nachdem die zweite Taktimpulsfolge φ~ den Durchlaßtransistor 41 im Eingangsregister 40 ausschaltet. Unter "kurz nach" wird unmittelbar nach verstanden.

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mit Ausnahme einer verhältnismäßig kleinen Verzögerung (im Zeitdiagramm nicht gezeigt), die dem gewünschten Sicherheitsabstand entspricht, falls ein solcher erforderlich ist, um zu vermeiden, daß in bekannter Weise eine vorzeitige Übertragung (Durchschießen) von Datensignalen erfolgt. Nach einer Invertierung durch den Inverter 52 in ein komplementäres Ausgangssignal Ö. tritt das Ausgangssignal O. auf der Ausgangsleitung 31 aus dem Ausgangsregister 50 als Ausgangssignal Z.. (=Ö.) auf einer Rückkopplungsleitung 61 aus, so daß das Ausgangssignal Z. das zweite Eingangssignal I_ für das Eingangsregister 40 auf dessen Eingangsleitung 12 während des nächstfolgenden Zyklus wird, d.h., wenn der Durchlaßtransistor 48 im Eingangsregister 40 erneut einschaltet. Andererseits wird das zweite Ausgangssignal 0_ auf der Ausgangsleitung 32 nach Durchlaufen des Ausgangsregister 50 ein weiteres Ausgangssignal Z₉ (=Ö_ ) , das für weitere Teile (nicht gezeigt) der Datenverarbeitungsanlage zur Verfügung steht.

Während des Betriebs können Daten in Form von Binärsignalen während jeder ersten Phase (z.B. tot,, t₃t.) jedes Taktzyklus in das Eingangsregister 40 über die Durchlaßtransistoren 41 und 48 eintreten. Diese Daten werden im Eingangsregister während der verbleibenden zweiten Phase (z.B. t_xt₂, t₄t₅) und dritten Phase (z.B. ^t₃, t₅tg) des Zyklus zwischengespeichert, d.h., wenn die Rückkopplungstransistoren in diesem Register eingeschaltet sind. Während jeder ersten Phase sind darüber hinaus die Vorladetransistoren U, , U₂, U₃ der UND-Ebene 20 ebenso wie der Erdknotenpunkt-Hochziehtransistor X eingeschaltet, da die Transistoren U,, U„, U₃ und X alle durch die erste Taktfolge φ- beaufschlagt werden. Zur gleichen Zeit ist der Erdschalttransistor G ausgeschaltet, da er ebenfalls durch die Taktfolge φ, beaufschlagt wird, aber ein NMOS-Transistor ist. Demgemäß werden während jeder ersten Phase die Wortleitungen W., W₂, W₃ im wesentlichen auf den Spannungspegel V_DD (Spannungspegel H) aufgeladen, und

zwar unabhängig vom Ein-Ausschaltzustand der Kreuzpunkttransistoren, da beispielsweise U₁, T., und G in Reihe geschaltet sind und der Transistor G ausgeschaltet ist. Zur gleichen Zeit wird dann der Erdknotenpunkt 29,5 auf ähnliche Weise im wesentlichen auf V_DD voraufgeladen, da der Erdknotenpunkt-Hochziehtransistor X dann eingeschaltet ist.

Zu Beginn (beispielsweise t^, t₄) jeder zweiten Phase (beispielsweise t^.t^tg) schalten die Voraufladetransistoren U₁, U₂, U₃ ebenso wie der Erdknotenpunkt-Hochziehtransistor X aus, während der Erdschalter G einschaltet. Demgemäß wird jede der Wortleitungen W₁, W₂, W₃ während der zweiten und dritten Phase (beispielsweise während t. t₃, t₄ tg) im wesentlichen auf Erdpotential V₅₅ (Spannungspegel L) heruntergezogen oder auch nicht, und zwar abhängig davon, ob einer der an diese Wortleitung angeschalteten Kreuzpunkttransistoren der UND-Ebene eingeschaltet ist, was wiederum durch die dann zwischengespeicherten Logikwerte (1-oder O-Werte) der Daten im Eingangsregister 40 bestimmt wird. Wenn beispielsweise der Wert des ersten Eingangssignals I, auf der Eingangsleitung 11 eine 0 ist, dann ist der Wert von L· auf der Spaltenleitung 26 eine 1, so daß der Kreuzpunkttransistor T₃₂ eingeschaltet ist und demgemäß der Spannungspegel auf der dritten Wortleitung W₃ im wesentlichen auf Erde oder V₅₅ geht (unabhängig von dem Ein-Ausschaltzustand des anderen Kreuzpunkttransistors T₃₃, der ebenfalls mit dieser dritten Wortleitung W₃ verbunden ist)- Ebenfalls während jeder zweiten Phase (z.B. t-jtr,, t^tg) des Taktzyklus werden die Spaltenausgangsleitungen 31 und 32 der UND-Ebene 30 im wesentlichen auf V_DD voraufgeladen., da dann die Voraufladetransistoren P₁ und P₂ der ODER-Ebene eingeschaltet sind, während der Erdschalter S ausgeschaltet ist, und zwar weil die zweiten Taktimpulsfolge ^₂ über die Taktleitung 36 an die Transistoren P₁, P₂ und S angelegt ist. Zur gleichen Zeit ist der Erdknotenpunkt-Hochziehtransistor Y der ODER-Ebene eingeschaltet, wodurch die Spannung des Erd-

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knotenpunktes 31,5 auf einen Spannungspegel von im wesentlichen Vrjp hochgezogen wird.

Zu Beginn jeder dritten Phase (z.B. bei t_2> t_g) schalten die Voraufladetransistoren der ODER-Ebene ebenso wie der Erdknotenpunkt-Hochziehtransistor Y aus, aber der Erdschalter S schaltet ein. Demgemäß bleibt während der dritten Phase (z.B. t₂ t₃, t₅ t₆) jede der Spaltenausgangsleitungen 31 und 32 im wesentlichen auf V_DD, falls nicht und bis wenigstens einer der an die entsprechende Spaltenleitung angeschalteten Kreuzpunkttransistoren einschaltet, d.h., falls nicht die entsprechende Wortleitung auf dem Spannungspegel H ist. Wenn beispielsweise die erste Wortleitung W. auf H ist, dann wird der Spannungspegel beider Spaltenleitungen 31 und 32 durch die Kreuzpunkttransistoren M-. bzw. M₁₂ unabhängig vom Spannungspegel anderer Wortleitungen auf Erde heruntergezogen. Wenn andererseits die zweite Wortleitung W₂ auf H ist, während die erste und dritte Wortleitung W, und W~ beide auf L sind, dann ist der Kreuzpunkttransistor M₂₂ eingeschaltet während die anderen Treibertransistoren M.., M₁₂, M₃₁ der ODER-Ebene ausgeschaltet sind und nur die zweite Spaltenausgangsleitung 32 ist auf L, während die ersten Spaltenausgangsleitung 31 im wesentlichen auf dem hohen Voraufladepegel V_QD bleibt. Anders gesagt, das erste Ausgangssignal 0. ist eine 1 und das zweite Ausgangssignal O₂ ist eine 0.

Während der dritten Phase (z.B. t₂ t₃, t₅ t_ß) sind die Durchlaßtransistoren 51 und 58 im Ausgangsregister 50 beide eingeschaltet und die Rückkopplungstransistoren 54 und 59 sind beide ausgeschaltet. Das Ausgangsregister 50 kann dann Datensignale O₁ und O₂ von der ODER-Ebene 30 aufnehmen, die über die Ausgangsleitungen 31 und 32 laufen, und kann dann die entsprechenden Datensignale Z₁ und Z₂ über seine Ausgangsleitungen 61 bzw. 62 abgeben.

Das Ausgangssignal Z₁ ist einfach Ö ₁ (logische Inversion von O₁) und das Ausgangssignal Z₂ ist einfach O₂.

Die Linie 62 zeigt die ideale Relativdrehzahl zwischen den Bauteilen 12 und 14. Die Linie 64 zeigt den Sollpreßdruck, dessen Anwendung am Punkt F beginnt, wo sich die Solldrehzahl stabilisiert hat.

Die Linie 6 6 zeigt die Größe der Metallstauchung, die aber einer gegebenen Zeitperiode erreicht werden soll, die durch die Linie 6Ü dargestellt ist, welche mit der Y-Achse zusammenfällt.

Die Sollwerte für jede Funktion werden wiederum in den Speicher eines. Mikroprozessors der im Zusammenhang mit Fig. 1 beschriebenen Art eingespeichert. Eine Preßvorrichtung 18 der in Fig. 1 beschriebenen Art ist ebenso wie ein Linearwandler 30, ein Druckwandler 26 und ein Tachometer 32 wiederum vorhanden.

Bei dem vorliegenden Beispiel wird die Drehzahl durch einen nicht dargestellten motorischen Antrieb herbeigeführt und aufrechterhalten und folglich nicht durch die Vorgänge im Grenzflächenbereich zwischen den beiden Bauteilen beeinflußt. Wenn jedoch der Wert der Metallstauchung sich gegenüber dem durch die Linie 66 in Fig. 3 dargestellten Sollwert verändert, d.h. wenn der für einen gegebenen, durch die Linie 68 dargestellten Zeitpunkt vorgegebene Stauchmaßsollwert nicht erreicht oder überschritten werden sollte, was durch Vergleich der entsprechenden Signale im Mikroprozessor festgestellt wird, übermittelt der Mikroprozessor 2 4 ein entsprechendes Korrektursignal zum Servoventil 22 zur entsprechenden Verstellung der,Preßvorrichtung

Wenn also ein Haß A, das die gewünschte zu verdrängende Iletallmenge darstellt, bei einer Drehzahl

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erreicht wird, die anzeigt, daß diese Metallverdrängung vor dem Zeitpunkt T erreicht wird, wird aufgrund der Instruktion vom Mikroprozessor 24 (Fig. 1) der Preßdruck verringert. In entsprechender Weise wird, wenn ein die gewünschte Metallstauchung während der Verbindungsendphase des Schweißvorgangs darstellendes Maß B zu einer Zeit erreicht wird, die von dem Zeitpunkt Ti abweicht, der angewandte Preßdruck durch vom Mikroprozessor 2 4 (Fig. 1) erzeugte Signale entsprechend korrigiert. Der Mikroprozessor stellt also ^/"^s sicher, daß die Gesamtgröße des Metallstauchmaßes auf das angedeutete Maß C begrenz wird, und v/enn dies erreicht ist, wird ein Signal erzeugt, welches einen Preßdruck noch während einer Zeitspanne T2 aufrecht-¹ erhält, bevor die Einrichtung ausgeschaltet wird.

Während die in Fig. 1 dargestellte Einrichtung die Ist- und Sollwerte des Stauchmaßes beim vorgegebenen Drehzahlwerten vergleicht, erfolgt ein solcher Vergleich bei der letztbeschriebenen Einrichtung zu vorgegebenen Zeitpunkten. Das Programm zur Ausführung dieser Funktionen kann grundsätzlich ähnlich demjenigen nach Fig. 3 süin, mit der Ausnahme, daß anstelle des Abwartens eines Drehzahlabfalls jeweils bis auf den nächsten Tabellenwert ein Abfragen des Iststauchmaßes bei den entsprechenden vorgegebenen Zeitpunkten während des Schweißvorgangs und ein entsprechender Sollwert-Istwert-Vergleich durch das Programm erfolgt.

Anstelle eines Mikroprozessors kann selbstverständlich auch jede andere Form einer Datenverarbeitungseinrichtung Anwendung finden.

reiche Abänderungen möglich. Beispielsweise kann entweder der zusätzliche Erdknotenpunkt-Hochziehtransistor X in der UND-Ebene 20 oder der zusätzliche Erdknotenpunkt-Hochziehtransistor Y in der ODER-Ebene 30 weggelassen werden, falls die erforderliche, durch die Aufladung von Störkapazitäten verursachte Voraufladezeit kein Problem bei dieser Ebene darstellt. Weiterhin können die Zwischenspeicher in den Registern 40 und 50 getaktete CMOS-Transistoren (komplementäre MOS-Transistoren) statt getakteter PMOS (p-Kanal-MOS-Transistoren) sein.

Claims (10)

1. Patentansprüche

   IJ Schaltungsanordnung rait einer Kreuzpunktebene (30) die eine erste Vielzahl von Zeileneingangsleitungen (W₁-W₃), eine zweite Vielzahl von Spaltenausgangsleitungen (31, 32), eine Zeilen-Spalten-Kreuzpunktanordnung von Trei

   bertransistoren (Μ_Ί

   ^{welche an} einem an

   11' 10> ΌΟ' 71

   deren Kreuzpunkt einer Zeileneingangsleitung und einer Spaltenausgangsleitung angeordnet sind, deren Gateelektrode je mit der Zeileneingangsleitung und von denen ein erster Anschluß mit einer Spaltenausgangsleitung verbunden ist, und einen mit jeder Ausgangsleitung verbundenen Hochziehtransistor (P₁, P₀) enthält,
   dadurch gekennzeichnet,

   daß ein Hilfshochziehtransistor (Y) mit einem zweiten Anschluß jedes Treibertransistors verbunden ist.
2. 2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß eine Gateelektrode des Hochziehtransistors (P-,) und des Hilfshochziehtransistors (Y) mit der Summentaktquelle (^₂) verbunden ist und daß ein Anschluß des Hilfshochziehtransistors mit dem Treibertransistor (M,,) und der andere Anschluß mit einer ersten Spannungsquelle (V_nn) verbunden ist.
3. 3. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß der gemeinsame Anschluß (37, 5)

   Sonnenberger StraBe 43 6200 Wiesbaden Telefon (06121) 562943/561998 Telex 4186237 Telegramme Patentconeult

   Radackeitraße 43 8000 München 60 Telefon (069) 883603/883604 Telex 5212313 Telegramme Palentconsult

   Telefax (CCITT 2) Wiesbaden und München (08?) 8344618 Altention Patentconsult

   des Hilfshochziehtransistors (Y) und des Treibertransistors

   (M₁₁) periodisch auf einen Spannungspegel (V₀.) aufgelaii Oo

   den wird, der verschieden von dem durch die erste Spannungsquelle (V__D) gelieferten Spannungspegel ist.
4. 4. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, daß der Hochziehtransistor und der Hilfshochziehtransistor PMOS-Transistoren und der Treibertransistor ein NMOS-Transistor sind.
5. 5. Logikanordnung einschließlich einer programmierten Logikanordnung (PLA) mit einer Ebene (30), die eine erste Ausgangsleitung (31), mit der eine hohen Strom führende Elektrode (Hauptelektrode) jedes von einer ersten Vielzahl von Treibertransistoren (M,,, M₃₁) verbunden ist, ferner einen taktbeaufschlagten Erdknotenpunkt (37,5), mit dem eine weitere Hauptelektrode jedes der ersten Vielzahl von Treibertransistoren (M,,, M^,) verbunden ist, und eine taktbeaufschlagte Vorauf ladeeinrichtung (P-,) enthält, die mit der ersten Ausgangsleitung (31) verbunden ist, um diese im wesentlichen auf einen ersten vorbestimmten Spannungspegel (V_nn) aufzuladen, gekennzeichnet durch eine Erdknotenpunkt-Aufladeeinrichtung (Y), die mit dem Erdknotenpunkt (37,5) verbunden ist, um diesen periodisch im wesentlichen auf den ersten vorbestimmten Spannungspegel (V__n) aufzuladen.
6. 6. Logikanordnung nach Anspruch 1,

   gekennzeichnet durch eine mit dem täktbeaufschlagten Erdknotenpunkt verbundene Leistungsschalteinrichtung (S) zur periodischen Entladung des Erdknotenpunktes im wesentlichen auf einen zweiten, von dem ersten Spannungspegel verschiedenen, vorbestimmten Spannungspegel (^v _ss), wenn alle Treibertransistoren (M₁ , , M.,,) der ersten Vielzahl von Treibertransistoren ausgeschaltet sind.

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7. 7. Logikanordnung nach Anspruch 6,

   dadurch gekennzeichnet, daß die taktbeaufschlagte Voraufladeeinrichtung (P-, ) und die Leistungsschalteinrichtung (S) je einen Transistor aufweisen, der vom entgegengesetzten Typ wie der andere ist (PMOS und NMOS).
8. 8. Logikanordnung nach Anspruch 7,

   dadurch gekennzeichnet, daß der Steueranschluß der taktbeaufschlagten Voraufladeeinrichtung (P. ) , der Steueranschluß der Leistungsschalteinrichtung (S) und die Gateelektrode der Erdknotenpunkt-Aufladeeinrichtung (Y) mit einem Anschluß zur Lieferung einer Taktimpulsfolge {φ) an die Steueranschlüsse angeschaltet sind.
9. 9. Logikanordnung nach Anspruch 4, dadurch gekennzeichnet, daß alle Treibertransistoren (^mti' ^M3i^ ^vom gleichen Typ (NMOS) wie die Leistungsschalteinrichtung (S) sind.
10. 10. Logikanordnung nach Anspruch 7, dadurch gekennzeichnet, daß alle Treibertransistoren (M₁₁, M^₁) vom gleichen Typ (NMOS) wie die Leistungsschalteinrichtung (S) sind.