DE60003503T2 - Halteschaltung in Dominologic mit Rückstellzeit - Google Patents

Halteschaltung in Dominologic mit Rückstellzeit Download PDF

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    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
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Description

  • HINTERGRUND DER ERFINDUNG
  • Die vorliegenden Ausführungsformen beziehen sich auf die Domino-Logiktechnologie und sind insbesondere auf Haltezeit-Zwischenspeicherschaltungen, -systeme und -verfahren gerichtet.
  • In vielen modernen Schaltungsanwendungen ist es häufig wünschenswert, die Betriebsgeschwindigkeit zu erhöhen. Beispielsweise werden beim Mikroprozessor-Entwurf die Schaltungen, die geschwindigkeitsbegrenzende Abschnitte ergeben oder die Geschwindigkeit des Mikroprozessors beeinflussen, ständig genau untersucht und neu entworfen, um die Gesamtgeschwindigkeit des Mikroprozessors zu erhöhen. Die erhöhte Geschwindigkeit erhöht die Leistung und ermöglicht somit ausführlichere und anspruchsvollere Verarbeitungsfähigkeiten in einem kürzeren Zeitraum.
  • Um die Geschwindigkeit von Mikroprozessoren sowie von anderen Schaltungen, bei denen die Geschwindigkeit wichtig ist, zu erhöhen, werden momentan Domino-Logiktransistorschaltungen verwendet, da sie im Vergleich zu statischen Logiktransistorschaltungen häufig eine erhöhte Geschwindigkeit bieten. Eine Domino-Logikschaltung ist dadurch gekennzeichnet, dass sie in zwei Phasen arbeitet. Zuerst wird ein Vorladungsknoten während einer Vorladungsphase auf ein erstes Potenzial eingestellt. Zweitens wird während einer Auswertungsphase der Vorladungsknoten entladen, wodurch das Logikausgangssignal der Schaltung geändert wird, falls die durch die Schaltung dargestellte Logikbedingung erfüllt ist. Mit anderen Worten, am Schluss der Vorladungsphase bewirkt der vorgeladene Knoten, dass von der Domino-Logikschaltung ein erster Logikzustand ausgegeben wird. Anschließend stellt das Ausgangssignal der Domino-Logikschaltung einen zweiten Logikzustand dar, der von dem ersten Logikzustand verschieden ist, falls der vorgeladene Knoten während der Auswertungsphase entladen worden ist. Außerdem stellt der Akt des Entladens zum Ändern von Zuständen, wenn er unter Verwendung eines oder mehrerer n-Kanal-Transistoren ausgeführt wird, die den Übergang vom Vorladen in das Entladen auftasten, eine Geschwindigkeitserhöhung gegenüber dem Betrieb des Standes der Technik statischer Schaltungen dar, die in einem Fall einen Übergang mit einem Netz von n-Kanal-Transistoren ausführen, während sie in einem anderen Fall den entgegengesetzten Übergang mit einem Netz von p-Kanal-Transistoren ausführen.
  • Ein spezifisches Beispiel von Domino-Logiktransistorschaltungen ist als ein Haltezeit-Zwischenspeicher bekannt und wird später ausführlicher diskutiert. Als Einführung folgt der Haltezeit-Zwischenspeicher allgemein den oben als kennzeichnend für Domino-Logikschaltungen dargestellten Prinzipien. Insbesondere wird eine erste Stufe in dem Haltezeit-Zwischenspeicher während der Vorladungsphase vorgeladen, wobei sie dementsprechend eine tiefe Spannung ausgibt, während die erste Stufe anschließend während einer Auswertungsphase eine hohe Spannung ausgeben kann, wenn eine oder mehrere Logikbedingungen erfüllt sind. Ferner unterscheidet sich der Haltezeit-Zwischenspeicher von anderen Domino-Schaltungen dadurch, dass der Haltezeit-Zwischenspeicher eine Verzögerung beim Vorladen des Zwischenspeichers nutzt. Genauer ist der Haltezeit-Zwischenspeicher in der Weise verbunden, dass er ein Datensignal an eine nachfolgende Domino-Logikstufe ausgibt, die eine Auswertung phasenverschoben in Bezug auf den Haltezeit-Zwischenspeicher ausführt. Wenn die erste Stufe ihre Auswertungsphase abschließt, führt somit daraufhin die nachfolgende Stufe ihre Auswertungsphase anhand der Daten von dem Haltezeit-Zwischenspeicher aus. Allerdings wird angemerkt, dass zum gleichen Zeitpunkt, zu dem die nachfolgende Stufe ihre Auswertungsphase beginnt, die erste Stufe ihre Vorladungsphase beginnt. Konstruktionsbedingt gibt es aber eine kleine Zeitverzögerung von diesem Punkt, bei dem die Vorladungsphase beginnt, wobei das Ausgangssignal der ersten Stufe des Haltezeit-Zwischenspeichers von seiner vorhergehenden Auswertungsphase gültig bleibt, obgleich sich die Steuersignale geändert haben, um den Beginn der Vorladungsphase der ersten Stufe des Haltezeit-Zwischenspeichers zu bewirken. Es ist während dieser als die Haltezeit bekannten Zeit, dass die nachfolgende Stufe anhand der gültigen Daten von der ersten Stufe typischerweise auslösen (d. h. die Auswertung ausführen) kann. Folglich können sich die Daten über diese sowie über ähnliche Verbindungen fortpflanzen, ohne dass eine komplizierte zusätzliche Zwischenspeicher-Schaltungsanordnung erforderlich ist.
  • Obgleich der Haltezeit-Zwischenspeicher somit in bestimmten Anwendungen im Gebiet nützlich ist, haben die Erfinder erkannt, dass viele neuere Schaltungstechnologien Zweischienensignale erfordern oder auf andere Weise Situationen schaffen können, die von einer Schaltung profitieren, die einen zu dem Haltezeit-Zwischenspeicher komplementären Ausgangsbetrieb besitzt. Allerdings haben die Erfinder ferner erkannt, dass lediglich das Invertieren jeder Operation eines Haltezeit-Zwischenspeichers keine brauchbare Schaltung zur Verwendung in Domino-Logikschaltungen erzeugt. Genauer wird von oben daran erinnert, dass das Ausgangssignal der ersten Stufe eines Haltezeit-Zwischenspeichers anfangs eine tiefe Spannung liefert, daraufhin bedingt auf eine hohe Spannung steigt (falls die Logik erfüllt ist) und daraufhin zu der tiefen Spannung zurückkehrt. Ein streng komplementärer Betrieb würde somit anfangs eine hohe Spannung liefern, daraufhin bedingt auf eine tiefe Spannung fallen und daraufhin zu der hohen Spannung zurückkehren. Allerdings erkennen die Erfinder weiter, dass dieser Betrieb aus verschiedenen Gründen, von denen einer darin besteht, dass die Rückkehr der komplementären ersten Stufe zu einer hohen Spannung bewirkt, dass sich die nachfolgende Domino-Logik fehlerhaft entlädt, mit einer typischen nachfolgenden Domino-Logikstufe unvereinbar ist. Dementsprechend schaffen die Erfinder unten verschiedene Ausführungsformen zur Überwindung irgendeiner solchen Unvereinbarkeit und dadurch außerdem die Fähigkeit einer erzwungen komplementär arbeitenden Domino-Schaltung, die unten als ein invertierender Haltezeit-Zwischenspeicher bezeichnet wird.
  • EP-A-0 820 147 offenbart (siehe 7 davon) eine so genannte Reißverschluss-Logikschaltung. Die Reißverschluss-Logik ist dadurch gekennzeichnet, dass sie aufeinander folgende dynamische Logikschaltungsstufen besitzt, die in der Weise verbunden sind, dass eine die andere ansteuert, wobei dies auch als eine Domino-Verbindung bezeichnet wird. Eine erste dynamische Logikschaltung be sitzt Entladepfad-Transistoren von einem ersten Leitfähigkeitstyp und steuert eine zweite dynamische Logikschaltung mit Entladepfad-Transistoren von einem zweiten Leitfähigkeitstyp an. Die erste dynamische Logikschaltung enthält in ihrem Entladepfad n-Kanal-Transistoren, während die zweite dynamische Logikschaltung in ihrem Entladepfad p-Kanal-Transistoren enthält. Die gesamte Schaltung ist in der Weise verbunden, dass der Vorladungsknoten einer Schaltung einen aufgetasteten Eingang zu einem Transistor einer weiteren Schaltung liefert; somit gibt es keine Inversion des Vorladungsknotensignals, bevor es als ein Eingangssignal mit der nächsten Stufe in der Schaltung verbunden ist, um so richtige Übergänge der Eingangssignale zu der späteren Stufe bzw. zu den späteren Stufen sicherzustellen.
  • Die vorliegende Erfindung schafft eine Domino-Logikschaltung, wie sie in Anspruch 1 der beigefügten Ansprüche beansprucht ist.
  • KURZBESCHREIBUNG DER MEHREREN ANSICHTEN DER ZEICHNUNG
  • 1a zeigt ein Prinzipschaltbild einer Domino-Logikschaltung des Standes der Technik, die als ein Haltezeit-Zwischenspeicher verbunden ist und gemäß einer ersten Phase arbeitet, wobei sie ein Signal ausgibt, das ein Eingangssignal in eine nachfolgende Domino-Logikschaltung bildet, die gemäß einer zweiten Phase arbeitet;
  • 1b zeigt einen Zeitablaufplan, der den Betrieb der Schaltungen aus 1a veranschaulicht;
  • 2a zeigt ein Prinzipschaltbild einer ersten erfindungsgemäßen Ausführungsform eines invertierenden Haltezeit-Zwischenspeichers, der eine erste Domino-Logikschaltung mit einem ersten und mit einem zweiten Ausgangsinverter enthält, wobei der zweite Ausgangsinverter ein Eingangssignal in eine zweite Domino-Logikschaltung liefert, wobei die zweite Domino-Logikschaltung in ihrem Entladepfad einen Entladungsverhinderungstransistor enthält, der verhindert, dass sich die zweite Domino-Logikschaltung fälschlich entlädt, wenn das Aus gangssignal der ersten Stufe bedingungslos auf ein logisch hohes Signal zu steigen beginnt;
  • 2b zeigt einen Zeitablaufplan, der den Betrieb der Schaltungen aus 2a veranschaulicht, wobei die erste Domino-Logikschaltung während ihrer Auswertungsphase entladen wird;
  • 2c zeigt einen Zeitablaufplan, der den Betrieb der Schaltungen aus 2a veranschaulicht, wobei die erste Domino-Logikschaltung während ihrer Auswertungsphase nicht entladen wird;
  • 2d zeigt ein Prinzipschaltbild einer Ausführungsform zum Erzeugen des in den 2a bis 2c gezeigten Signals CLOCKF;
  • 3a zeigt ein Prinzipschaltbild einer zweiten erfindungsgemäßen Ausfihrungsform eines invertierenden Haltezeit-Zwischenspeichers, der eine erste Domino-Logikschaltung enthält, bei der der Vorladungsknoten der Domino-Logikschaltung ein Eingangssignal in eine zweite Domino-Logikschaltung liefert;
  • 3b zeigt einen Zeitablaufplan, der den Betrieb der Schaltungen aus 3a veranschaulicht, wobei die erste Domino-Logikschaltung während ihrer Auswertungsphase entladen wird;
  • 3c zeigt einen Zeitablaufplan, der den Betrieb der Schaltungen aus 3a veranschaulicht, wobei die erste Domino-Logikschaltung während ihrer Auswertungsphase nicht entladen wird;
  • 3d zeigt ein Prinzipschaltbild einer dritten erfindungsgemäßen Ausfihrungsform eines invertierenden Haltezeit-Zwischenspeichers, der eine erste Domino-Logikschaltung enthält, wobei ein Inverter, der mit dem Vorladungsknoten der Domino-Logikschaltung verbunden ist, dadurch, dass er mit einer Source des Entladungstransistors in der zweiten Domino-Logikschaltung verbunden ist, ein Eingangssignal in eine zweite Domino-Logikschaltung liefert;
  • 4a zeigt ein Prinzipschaltbild einer erfindungsgemäßen Ausführungsform eines invertierenden Haltezeit-Zwischenspeichers, der eine erste Domino-Logikschaltung mit einem ersten und mit einem zweiten Ausgangsinverter enthält, wobei der zweite Ausgangsinverter ein Eingangssignal in eine zweite Domino-Logikschaltung liefert und wobei der zweite Ausgangsinverter einen Entladungsverhinderungstransistor enthält, der verhindert, dass sich die zweite Domino-Logikschaltung fälschlich entlädt, wenn sich die erste Stufe vorzuladen beginnt;
  • 4b zeigt einen Zeitablaufplan, der den Betrieb der Schaltungen aus 4a veranschaulicht, wobei die erste Domino-Logikschaltung während ihrer Auswertungsphase entladen wird;
  • 4c zeigt einen Zeitablaufplan, der den Betrieb der Schaltungen aus 4a veranschaulicht, wobei die erste Domino-Logikschaltung während ihrer Auswertungsphase nicht entladen wird;
  • 4d zeigt ein Prinzipschaltbild einer erfindungsgemäßen Ausführungsform eines invertierenden Haltezeit-Zwischenspeichers ähnlich dem von 4a, wobei in 4d die Source des Transistors, der in einer zweiten Domino-Logikschaltung von einem Knoten in der ersten Domino-Logikschaltung angesteuert wird, mit der Masse verbunden ist;
  • 5a zeigt ein Prinzipschaltbild einer vierten erfindungsgemäßen Ausführungsform eines invertierenden Haltezeit-Zwischenspeichers, der eine erste Domino-Logikschaltung mit einem Entladepfad, der aus Transistoren eines ersten Leitfähigkeitstyps gebildet ist, und eine zweite Domino-Logikschaltung mit einem Entladepfad, der aus Transistoren eines zweiten Leitfähigkeitstyps gebildet ist, enthält; und
  • 5b zeigt einen Zeitablaufplan, der den Betrieb der Schaltungen aus 5a veranschaulicht, wobei die erste Domino-Logikschaltung während ihrer Auswertungsphase entladen wird.
  • AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG
  • Als weitere Einführung in die später diskutierten bevorzugten Ausführungsformen zeigt 1a ein Prinzipschaltbild eines Domino-Schaltungssystems des Standes der Technik, das allgemein mit 10 bezeichnet ist und im Gebiet gelegentlich als Haltezeit-Zwischenspeicher bezeichnet wird. Das System 10 enthält eine Schaltungsanordnung, die in zwei verschiedenen Phasen arbeitet, wobei somit eine vertikale Strichlinie die Schaltungen dieser Phasen allgemein trennt. Bei Betrachtung links von der Strichlinie enthält eine Schaltung 12 der Phase 1 eine Domino-Logikschaltungsstufe, die einen Vorladungstransistor 12PT , einen Vorladungsknoten 12PN , einen Ausganginverter 12INV und einen Entladepfad, der sowohl eine Logikschaltung 12L als auch einen Entladungstransistor 12DT enthalt, enthält. Auf der rechten Seite von der Strichlinie aus 1 a befindet sich eine Schaltung 14 der Phase 2, die eine Domino-Logikstufe enthält und die ähnlich geschaltet ist, so dass sie einen Vorladungstransistor 14PT , einen Vorladungsknoten 14PN , einen Ausgangsinverter 14INV und einen Entladepfad, der sowohl eine Logikschaltung 14L als auch einen Entladungstransistor 14DT enthält, enthält. Nochmals weiter enthält das System 10 einen Leiter zum Liefern eines CLOCK-Signals. Das CLOCK-Signal ist über einen Inverter 16 mit den Gates des Vorladungstransistors 12PT und des Entladungstransistors 12DT verbunden und direkt mit den Gates des Vorladungstransistors 14PT und des Entladungstransistors 14DT verbunden. Eine ausführlichere Diskussion der verschiedenen Verbindungen und Wechselwirkungen der Phasenschaltungen 12 und 14 wird unmittelbar nachfolgend gegeben.
  • In Bezug auf die Schaltung 12 der Phase 1 ist der Vorladungstransistor 12PT ein p-Kanal-Transistor, der typischerweise kleiner als die in 1 a gezeigten n-Kanal-Transistoren ist. Der Vorladungstransistor 12PT besitzt eine Source, die mit einer Quelle des Systemspannungspegels (z. B. VDD ) verbunden ist, und einen Drain, der mit dem Vorladungsknoten 12PN verbunden ist. Wie oben angemerkt wurde, ist das Komplement des CLOCK-Signals (d. h. CLOCK ) mit dem Gate des Vorladungstransistor 12PT verbunden und außerdem mit dem Gate des Entladungstransistors 12DT verbunden. Der Entladungstransistor 12DT ist ein n-Kanal-Transistor, dessen Source mit einer tiefen Referenzspannung (z. B. mit der Masse) verbunden ist, während sein Drain mit einem Knoten 12N verbunden ist. Zwischen den Vorladungsknoten 12PN und den Knoten 12N ist eine Logikschaltung 12L geschaltet. Die besondere Logik der Logikschaltung 12L kann irgendeinen Typ einer logischen Gleichung implementieren. Beispielsweise enthält die Logikschaltung 12L häufig zahlreiche n-Kanal-Transistoren, die in verschiedener Weise verbunden sind, so dass sie eine logische Gleichung verwirklichen, wobei die logische Funktion dieser Gleichung anhand der besonderen Transistorkonfiguration sowie der jeweiligen mit den Gates dieser Transistoren verbundenen Eingangssignale bestimmt ist. Für die vorliegende Diskussion sind die besondere logische Gleichung und die besonderen Eingangssignale unwichtig, so dass allgemein das Wort INPUTS gezeigt ist, wobei diese Signale selbstverständlich von irgendeiner von verschiedenen anderen Schaltungen kommen können, die statisch, dynamisch oder beides sind. Allerdings ist erwähnenswert, dass durch die logische Schaltung 12L ein leitender Pfad gebildet wird, der den Vorladungsknoten 12PN mit dem Knoten 12N verbindet, wenn die durch die logische Schaltung 12L gebildete logische Gleichung wahr ist. Ferner wird daran erinnert, dass das Komplement des CLOCK-Signals mit dem Gate des Entladungstransistors 12DT verbunden ist. Somit ist, wenn CLOCK tief ist, sein Komplement hoch und der Entladungstransistor 12DT ebenfalls leitend; wenn diese Leitung auftritt, während die durch die logische Schaltung 12L implementierte logische Gleichung wahr ist, wird vom Vorladungsknoten 12PN über die Logikschaltung 12L und den Entladungstransistor 12DT ein Entladepfad zur Masse erzeugt, so dass sich die Vorladungsspannung (d. h. VDD ) am Vorladungsknoten 12PN zur Masse entladen kann.
  • Zurückkehrend zum Vorladungsknoten 12PN ist er ferner mit dem Eingang des Ausgangsinverters 12INV verbunden. Das Ausgangssignal des Ausgangsinverters 12INV liefert das Ausgangssignal für die Schaltung 12 (d. h. das Ergebnis der lo gischen Gleichung der Logikschaltung 12L ). Es wird angemerkt, dass der Ausgangsinverter 12INV in der Weise gezeigt ist, dass er eine kurze diagonale Linie in der oberen Hälfte des Invertersymbols besitzt. Für dieses Dokument ist die obere diagonale Linie dieses Symbols als Übereinkunft enthalten, die veranschaulicht, dass ein (nicht explizit gezeigter) p-Kanal-Transistor nach Art einer Rückkopplung von dem Ausgang des Inverters mit seinem Eingang verbunden ist. Insbesondere ist in Bezug auf den p-Kanal-Rückkopplungstransistor sein Gate mit dem Ausgang des entsprechenden Inverters verbunden, während die Source des Rückkopplungs-p-Kanal-Transistors mit VDD verbunden ist und der Drain des Rückkopplungs-p-Kanal-Transistors mit dem Eingang des entsprechenden Inverters verbunden ist. Für den Fachmann auf dem Gebiet ist somit klar, dass der Rückkopplungs-p-Kanal-Transistor ein hohes Signal am Eingang des Inverters aufrecht erhält, solange der Vorladungsknoten nicht durch seinen entsprechenden Entladepfad entladen wird, wenn die Vorladungsspannung (z. B. während der unten beschriebenen Auswertungsphase) nicht mehr mit einem gegebenen Vorladungsknoten in 1a verbunden ist.
  • In Bezug auf die Schaltung 14 der Phase 2 wird angemerkt, dass ihre Schaltungselemente mit Ausnahme der Eingänge in ihre Logikschaltung 14L sowie des Ausgangs der Schaltung 14 der Phase 2 allgemein auf die gleiche Weise wie die oben ausführlich geschilderte Schaltung 12 der Phase 1 geschaltet sind, wobei angemerkt wird, dass ihr Inverter 14INV in der Weise gezeigt ist, dass er eine kurze diagonale Linie sowohl in der oberen Hälfte als auch in der unteren Hälfte des Invertersymbols besitzt. Die obere diagonale Linie dieses Symbols ist gemäß der gleichen Übereinkunft enthalten, die früher in Bezug auf den Inverter 12INV beschrieben worden ist, d. h., um zu veranschaulichen, dass ein (nicht explizit gezeigter) p-Kanal-Transistor nach Art einer Rückkopplung vom Ausgang des Inverters mit seinem Eingang verbunden ist. Die untere diagonale Linie dieses Symbols ist als Übereinkunft enthalten, die veranschaulicht, dass ein (nicht explizit gezeigter) n-Kanal-Transistor nach Art einer Rückkopplung vom Ausgang des Inverters mit seinem Eingang verbunden ist. Insbesondere ist der n-Kanal-Tran sistor in der Weise verbunden, dass sein Gate mit dem Ausgang des Inverters verbunden ist, während seine Source mit der Masse verbunden ist und sein Drain mit dem Eingang des Inverters verbunden ist. Für den Fachmann auf dem Gebiet ist somit klar, dass der Rückkopplungs-n-Kanal-Transistor am Eingang des Inverters ein tiefes Signal aufrecht erhält, bis der Vorladungsknoten durch Durchschalten des Vorladungstransistors 14PT erneut vorgeladen wird, wenn ein Eingangssignal zunächst die Logikschaltung 14L durchschaltet, so dass sie leitet, während daraufhin dieses Signal während der Auswertungsphase nicht mehr durchschaltet. Schließlich werden die verbleibenden Eingänge und Ausgänge der Schaltung 14 der Phase 2 unten diskutiert, während die weiteren Schaltungseinzelheiten hier nicht wiederholt werden, da der Leser wegen vergleichbarer Einzelheiten auf die obige Diskussion der Schaltung 12 der Phase 1 verwiesen wird.
  • Übergehend zum Eingang der Schaltung 14 der Phase 2 wird angemerkt, dass wenigstens einer der Eingänge in ihre Logikschaltung 14L vom Ausgang der Schaltung 12 der Phase 1 geliefert wird, wobei diesbezüglich eine Verbindung vom Ausgangsinverter 12INV zur Logikschaltung 14L gezeigt ist. Wie die Logikschaltung 12L verwirklicht auch die Logikschaltung 14L typischerweise unter Verwendung eines oder mehrerer n-Kanal-Transistoren eine logische Gleichung. Wieder ist die besondere verwirklichte Gleichung nicht entscheidend, wobei aber aus unten dargestellten Gründen angemerkt wird, dass wenigstens einer der Eingänge zur Ausführung der Gleichung der Logikschaltung 14L ein Eingangssignal erfordert, das von der Schaltung 12 der Phase 1 ausgegeben wird. Somit wird angemerkt, dass die Logikschaltung 14L nur dann eine richtige Auswertung ihrer logischen Gleichung ausführt, wenn vom Inverter 12INV ein gültiges Ausgangssignal an die Logikschaltung 14L geliefert wird.
  • Übergehend zum Ausgangssignal der Schaltung 14 der Phase 2 ist gezeigt, dass es lediglich an eine (nicht gezeigte) nächste Stufe übergeben wird. Diese Veranschaulichung ist auf diese Weise beispielhaft gezeigt, so dass die Anschlussmöglichkeit an den Ausgang nicht entscheidend für ein Verständnis der vorliegenden einführenden Diskussion ist. Somit könnte das Ausgangssignal mit mehreren verschiedenen Schaltungen verbunden sein, wie etwa: (1) einer Schaltung, die gemäß der gleichen Phase wie die Schaltung 14 der Phase 2 arbeitet; (2) einer Schaltung, die gemäß der gleichen Phase wie die Schaltung 12 der Phase 1 arbeitet; (3) einer Schaltung, die gemäß einer anderen Phase sowohl als die Schaltung 12 der Phase 1 als auch als die Schaltung 14 der Phase 2 arbeitet; oder (4) einer statischen Schaltung im Gegensatz zu einer phasengesteuerten Schaltung.
  • Der Betrieb des Systems 10 wird anhand des Zeitablaufplans des Standes der Technik aus 1b verständlich. Vor der Untersuchung dieser Figur wird aber angemerkt, dass das System 10 keine getrennten komplizierten Zwischenspeicherstrukturen zwischen dem Ausgang der Schaltung 12 der Phase 1 und dem Eingang der Schaltung 14 der Phase 2 enthält; die Fähigkeit, dass das System 10 trotz dieses Fehlens einer zusätzlichen Struktur funktioniert, wird nun in Verbindung mit 1b erläutert. Übergehend zu 1b wird zunächst eine Einführung in ihre Signalzeilen gegeben, die von oben nach unten diskutiert werden, worauf eine ausführliche Analyse des durch diese Signale gezeigten Betriebs folgt. Die erste (d. h. obere) Zeile aus 1b zeigt lediglich den Zustand des CLOCK-Signals, während die zweite Zeile sein Komplement, CLOCK , zeigt, da dieses komplementäre Signal zur Steuerung der Gates des Vorladungstransistors 12PT und des Entladungstransistors 12DT verwendet wird. Die dritte und die vierte Zeile zeigen die Phasensteuersignale, wie sie an die Schaltung 12 der Phase 1 bzw. an die Schaltung 14 der Phase 2 angelegt werden. Die fünfte und die sechste Zeile von 1b zeigen die Datenwerte, die von der Schaltung 12 der Phase 1 bzw. von der Schaltung 14 der Phase 2 ausgegeben werden.
  • Bei Betrachtung der spezifischen Signale von 1b wird angenommen, dass das System 10 bis zu einem Zeitpunkt t0 in einem stationären Zustand läuft. Zwischen t0 und t1 ist das CLOCK-Signal hoch. Im Ergebnis des hohen CLOCK-Signals ist die Schaltung 12 der Phase 1 in einer Vorladungsbetriebsphase. Genauer wird in Bezug auf die Schaltung 12 der Phase 1 angemerkt, dass das hohe CLOCK-Signal invertiert wird, so dass das CLOCK -Signal an die Gates des p-Kanal-Vorladungstransistors 12PT und des n-Kanal-Entladungstransistors 12DT angelegt wird. In Reaktion darauf und wegen der Leitfähigkeitstypen dieser Transistoren bewirkt dies, dass der Vorladungstransistor 12PT leitet, während der Entladungstransistor 12DT nicht leitet. Die Leitung des Vorladungstransistors 12PT bewirkt, dass der Vorladungsknoten 12PN auf VDD steigt, wobei dieses Signal durch den Ausgangsinverter 12INV invertiert wird, was bewirkt, dass das Ausgangssignal der Schaltung 12 der Phase 1 (d. h. die fünfte Zeile aus 1b) zwischen t0 und t1 logisch tief ist. Ferner wird angemerkt, dass die Schaltung 14 der Phase 2 in Reaktion auf das hohe CLOCK-Signal zwischen t0 und t1 in einer Auswertungsbetriebsphase ist. Somit arbeitet die Schaltung 14 der Phase 2 phasenverschoben in Bezug auf die Schaltung 12 der Phase 1. Genauer ist das hohe CLOCK-Signal direkt mit den Gates des p-Kanal-Vorladungstransistors 14PT und des n-Kanal-Entladungstransistors 14DT verbunden. In Reaktion darauf und wegen der Leitfähigkeitstypen dieser Transistoren leitet der Vorladungstransistor 14PT nicht, während der Entladungstransistor 14DT leitet. Die Leitung des Entladungstransistors 14DT bringt die Schaltung 14 der Phase 2 in ihre Auswertungsphase, wobei sich, wenn die durch die Logikschaltung 14L verwirklichte logische Gleichung wahr ist, daraufhin die vorhergehende vorgeladene Spannung an dem Vorladungsknoten 14PN über den durch die Logikschaltung 14L und den Entladungstransistor 14DT gebildeten Entladepfad zur Masse entlädt. In diesem Fall wird die Spannung am Vorladungsknoten 14PN durch den Ausgangsinverter 14INV invertiert, was bewirkt, dass das Ausgangssignal der Schaltung 14 der Phase 2 (d. h. die sechste Zeile aus 1b) zwischen t0 und t1 auf ein logisch hohes Signal steigt.
  • Bei t1 geht das Taktsignal für die beiden Phasenschaltungen 12 und 14 auf einen entgegengesetzten Pegel über. Somit hat die Schaltung 14 der Phase 2 ihre Auswertungsbetriebsphase bei t1 abgeschlossen, so dass am Ausgang des Inverters 14INV gültige Daten vorhanden sind. Unmittelbar nach t1 geht aber das Signal am Gate des p-Kanal-Vorladungstransistors 14PT von hoch auf tief über. Somit wird angemerkt, dass der p-Kanal-Vorladungstransistor 14PT zu leiten beginnt, wobei die Spannung am Vorladungsknoten 14PN (unter der Annahme, dass er in der unmittelbar vorhergehenden Auswertungsphase entladen war) zu steigen beginnt. Allerdings vergeht wegen der Verzögerung in der Reaktionszeit des p-Kanal-Vorladungstransistors 14PT eine gewisse Zeitdauer, bevor sich der Vorladungsknoten 14PN von tief auf einen vollständig hohen Pegel vorlädt. Im Ergebnis vergeht wegen des Vorladungseffekts eine entsprechende Zeitdauer nach t1, die in 1b mit th bezeichnet ist, bevor das Ausgangssignal der Schaltung 14 der Phase 2 (d. h. das Ausgangssignal des Inverers 14INV ) von hoch auf tief übergeht. Mit anderen Worten, die von der Schaltung 14 der Phase 2 ausgegebenen Daten werden während einer kurzen Zeitdauer oder "Haltezeit", die mit th bezeichnet ist, gehalten (d. h. bleiben gültig), obwohl das mit dieser Schaltung verbundene Taktsignal nun umgeschaltet worden ist, um zu bewirken, dass ihre Stufe bzw. ihre Stufen von der Auswertungsbetriebsphase in die Vorladungsbetriebsphase übergehen.
  • Außer dem Halten der Daten durch die Schaltung 14 der Phase 2 wie oben beschrieben wird weiter angemerkt, dass die Schaltung 12 der Phase 1 nach t1 in ihrer Auswertungsbetriebsphase ist (z. B. ihr Entladungstransistor 12DT wegen des Übergangs des CLOCK-Signals leitend ist). Somit nimmt die Schaltung 12 der Phase 1 anhand der Eingangssignale, die sie empfängt, ihre Auswertung vor, wobei ihr Ausgangssignal daraufhin wie in der fünften Zeile aus 1b gezeigt kurz nach t1 steigt, wenn ihr Entladepfad ihren Vorladungsknoten 12PN entlädt.
  • Bei dem oben mit Bezug auf ihre Haltezeit beschriebenen Betrieb der Schaltung 14 der Phase 2 ist der Betrieb der Schaltung 12 der Phase 1 als Haltezeit-Zwischenspeicher nach t2 und mit Bezug auf die Daten, die sie an die Schaltung 14 der Phase 2 liefert, offensichtlich. Genauer geht das CLOCK-Signal bei t2 erneut über. Als Reaktion darauf bewirkt die Phasensteuerung für die Schaltung 12 der Phase 1, dass die Schaltung 12 vorgeladen wird, während die Phasensteuerung für die Schaltung 14 der Phase 2 bewirkt, dass die Schaltung 14 die Auswertung ausführt. In Bezug auf die Schaltung 12 der Phase 1 wird aber erneut angemerkt, dass eine gewisse Zeit nach t2 erforderlich ist, bevor ihr p-Kanal-Vorladungstransistor 12PT ihren Vorladungsknoten 12PN auf VDD zieht. Während dieser Zeit bleibt somit die Datenausgabe von der Schaltung 12 der Phase 1, wie nach t2 in der fünften Zeile aus 1b gezeigt ist, vorübergehend gültig, wobei diese Zeit wieder als eine Haltezeit th gezeigt ist. Außerdem wird daran erinnert, dass die Schaltung 14 der Phase 2 während dieser Haltezeit nun umgeschaltet worden ist, um ihre Auswertungsphase auszuführen. Somit kann die Schaltung 14 der Phase 2 nun anhand ihrer Eingangssignale, die die von der Schaltung 12 der Phase 1 ausgegebenen vorübergehend gültigen Daten umfassen, ihre Auswertung ausführen, wenn, das th der Schaltung 12 der Phase 1 ausreichend lange nach t2 ist. Somit führt die Schaltung 14 der Phase 2 erneut ihre Auswertung aus, wobei ihr Vorladungsknoten 14PN entladen wird, wenn ihre logische Gleichung wahr ist, wodurch eine gewisse Zeit kurz nach t2, wie in der unteren Zeile von 1b gezeigt ist, ein steigendes Ausgangssignal erzeugt wird. Folglich wird jetzt angemerkt, dass die aufeinander folgende Verbindung des Ausgangs von der Schaltung 12 der Phase 1 mit dem Eingang der Schaltung 14 der Phase 2 anhand der Daten von der vorhergehenden Schaltung 12, aber ohne die Anforderung zusätzlicher Zwischenspeicher, eine Auswertung der Schaltung 14 der Phase 2 ermöglicht. Nochmals weiter ist für den Fachmann auf dem Gebiet aus dem Rest von 1b klar, dass dieses Konzept weiter zutrifft, während Daten weiter in der Weise zwischen den zwei Phasenschaltungen aus 1a fortfahren. Außerdem würde dieser gleiche Aspekt weiter zutreffen, wenn das System 10 zusätzliche aufeinander folgende Schaltungen enthalten würde, die in der Weise getaktet würden, dass sie zu verschiedenen Zeiten vorgeladen würden, oder wenn jede Phasenschaltung mehr als eine Domino-Logikstufe enthalten würde, die mit dem Takt dieser Phasenschaltung verbunden ist. Außerdem wird angemerkt, dass 1a vereinfacht ist, so dass sie lediglich zwei aufeinander folgende Schaltungen zeigt; tatsächlich, wenn sie nicht vereinfacht ist, sind typischerweise eine oder mehrere der Schaltungen in
  • 1a ein Teil einer größeren Schaltung, die mit zwischengespeicherten Eingangssignalen in eine oder in mehrere der Phasenschaltungen gemischt sein kann.
  • Aus der vorstehenden Diskussion wird nun der Betrieb eines Haltezeit-Zwischenspeichers und -Systems 10 zusammengefasst, wie es für die spätere Gegenüberstellung mit den bevorzugten Ausführungsformen hilfreich ist. Genauer veranschaulicht das Vorstehende, dass das Ausgangssignal der Schaltung 12 der Phase 1 während ihrer Vorladungsphase ein bedingungslos tiefes Ausgangssignal darstellt, während das Ausgangssignal nur dann bedingt steigt, wenn der Entladepfad der Schaltung 12 der Phase 1 während ihrer Auswertungsphase durchgeschaltet wird, d. h. wenn der Entladungstransistor 12DT leitend ist und die Logikschaltung 12L während dieser Auswertungsphase eine wahre Gleichung verwirklicht. Ferner wird diesbezüglich angemerkt, dass der Begriff "Durchschalten" und Abwandlungen davon im Gebiet bekannt sind und auf diese Weise in dem vorliegenden Dokument verwendet werden, wobei die Begriffe angeben, dass das Gate-Potenzial für den Transistor ausreichend ist, um eine Leitung entlang des Leitungspfads (d. h. des Source/Drain-Pfads) des Transistors, mit dem das Gate-Potenzial verbunden ist, zu bewirken. Ähnlich wird der Begriff gesperrt oder sperren im vorliegenden Dokument in der entgegengesetzten Weise verwendet, um anzugeben, dass das Gate-Potenzial für den Transistor unzureichend ist, um eine Leitung entlang des Leitungspfads des Transistors bzw. der Transistoren zu bewirken. Bei Betrachtung des Betriebs der Schaltung 14 der Phase 2 stellt ihr Ausgangssignal während ihrer Vorladungsphase außerdem ein bedingungslos tiefes Ausgangssignal dar. Außerdem steigt während der Auswertungsphase der Schaltung 14 der Phase 2 ihr Ausgangssignal bedingt nur dann, wenn ihr Entladepfad durchgeschaltet ist, wobei dies nur dann auftreten kann, wenn das Ausgangssignal der Schaltung 12 der Phase 1 während der aktuellsten Auswertungsphase der Schaltung 12 der Phase 1 durchgeschaltet wurde, da nur in diesem Fall von der Schaltung 12 der Phase 1 ein Durchschaltsignal an die Logikschaltung 14L der Schaltung 14 der Phase 2 übergeben werden kann.
  • Ausgehend von der vorstehenden Zusammenfassung des Betriebs eines Haltezeit-Zwischenspeichers können, wieder für den nützlichen Zweck der späteren Gegenüberstellung mit den bevorzugten Ausführungsformen, nochmals weitere Beobachtungen über diesen Betrieb gemacht werden. Die vorstehende Zusammenfassung zeigt, dass sich der Vorladungsknoten 14PN in der Auswertungsphase der Schaltung 14 der Phase 2 nur dann entladen kann, wenn sich der Vorladungsknoten 12PN in der unmittelbar vorhergehenden Auswertungsphase der Schaltung 12 der Phase 1 entladen hat. Ferner ändert die Entladung entweder des Vorladungsknotens 14PN oder des Vorladungsknotens 12PN den Zustand des Ausgangssignals der entsprechenden Phasenschaltung. Somit lautet eine alternative Art der Formulierung des Vorstehenden, dass sich der Zustand der zweiten Stufe für einen Haltezeit-Zwischenspeicher des Standes der Technik während ihrer Auswertungsphase nur dann ändern kann, wenn sich der Zustand ihrer ersten Stufe während ihrer unmittelbar vorhergehenden Auswertungsphase geändert hat. Demgegenüber kann sich der Vorladungsknoten 14PN in der nächsten darauf folgenden Auswertungsphase der Schaltung 14 der Phase 2 nicht entladen, wenn sich der Vorladungsknoten 12PN während einer gegebenen Auswertungsphase der Schaltung 12 der Phase 1 nicht entlädt. Somit kann sich der Zustand der zweiten Stufe für einen Haltezeit-Zwischenspeicher des Standes der Technik während ihrer Auswertungsphase nicht ändern, wenn sich nicht während ihrer unmittelbar vorhergehenden Auswertungsphase der Zustand ihrer ersten Stufe geändert hat.
  • 2a zeigt ein Prinzipschaltbild eines ersten erfindungsgemäßen invertierenden Haltezeit-Zwischenspeichersystems, das allgemein mit 18 bezeichnet ist. In bestimmten Beziehungen ähnelt das System 18 dem obigen System 10 aus 1, wobei aber zur Vermeidung einer Verwechslung während der nachfolgenden Diskussion in 2a andere Bezugszeichen verwendet sind. Dennoch wird angenommen, dass der Leser mit der früheren Diskussion vertraut ist, so dass die Einzelheiten der verschiedenen Konzepte unten nicht erneut dargestellt werden. Bei Betrachtung des Systems 18 enthält es eine Schaltungsanordnung, die in verschiedenen Phasen arbeitet, wobei somit erneut eine vertikale Strichlinie diese Phasen schaltungen allgemein trennt. Bei Betrachtung der linken Seite von der vertikalen Strichlinie enthält eine Schaltung 20 der Phase 1 eine Domino-Logikschaltungsstufe, die einen Vorladungstransistor 20PT , einen Vorladungsknoten 20PN , einen ersten Ausgangsinverter 20INV1 und einen Entladepfad, der sowohl eine Logikschaltung 20L als auch einen Entladungstransistor 20DT enthalt, enthält. Außerdem und aus den unten ausführlich geschilderten Gründen enthält die Schaltung 20 der Phase 1 ferner einen zweiten Ausgangsinverter 20INV2 . Auf der rechten Seite von der vertikalen Strichlinie aus 2a befindet sich eine Schaltung 22 der Phase 2, die eine Domino-Logikstufe enthält und die in der Weise geschaltet ist, dass sie einen Vorladungstransistor 22PT , einen Vorladungsknoten 22PN , einen Ausgangsinverter 22INV und einen Entladepfad, der eine Logikschaltung 22L und einen Entladungstransistor 22DT enthält, enthält. Außerdem und aus den unten ausführlich geschilderten Gründen enthält der Entladepfad der Schaltung 22 der Phase 2 ferner einen Entladungsverhinderungstransistor 22DPT . Die Verwendung der Bezeichnung "Entladungsverhinderungstransistor" wird später erläutert. Mit dem Gate des Entladungsverhinderungstransistors 22DPT ist ein Steuersignal verbunden, wobei dieses Steuersignal, wie unten ausführlich geschildert wird, auf der Grundlage einer Durchschaltfunktion erzeugt werden kann, die in Bezug auf das CLOCK-Signal arbeitet; somit wird das Steuersignal für die vorliegende Ausführungsfonn als CLOCKF bezeichnet, wobei ein Fachmann auf dem Gebiet erkennt, dass das CLOCK-Signal auf verschiedene Arten, wobei einige später ausführlich geschildert werden, abgeändert werden kann, um ein solches Signal zu erzeugen.
  • Außerdem enthält das System 18 einen Leiter zum Liefern eines CLOCK-Signals. In Bezug auf die Schaltung 20 der Phase 1 ist das CLOCK-Signal über einen Inverter 24 verbunden, so dass sein Komplement, CLOCK , mit dem Gate des Vorladungstransistors 20PT und mit dem Gate des Entladungstransistors 20DT verbunden ist. In Bezug auf die Schaltung 22 der Phase 2 ist das CLOCK-Signal mit dem Gate des Vorladungstransistors 22PT und mit dem Gate des Entladungstransistors 22DT verbunden.
  • Es folgt eine ausführlichere Beschreibung der Verbindungen in der Schaltung 20 der Phase 1. Der Vorladungstransistor 20PT ist vorzugsweise ein p-Kanal-Transistor mit einer Source, die mit einer Quelle des Systemspannungspegels (z. B. VDD ) verbunden ist, mit einem Drain, der mit dem Vorladungsknoten 20pN verbunden ist, während wie oben angemerkt das CLOCK -Signal mit seinem Gate verbunden ist. Außerdem ist das CLOCK -Signal mit dem Gate des Entladungstransistors 20DT verbunden, der vorzugsweise ein n-Kanal-Transistor ist, dessen Source mit einer tiefen Referenzspannung (z. B. mit der Masse) verbunden ist, während sein Drain mit einem Knoten 20N verbunden ist.
  • Zwischen den Vorladungsknoten 20PN und den Knoten 20N ist eine Logikschaltung 20L geschaltet. Die besondere Logik der Logikschaltung 20L kann irgendeinen Typ einer logischen Gleichung implementieren, die schließlich anhand der Transistorkonfiguration bestimmt ist, die die logische Gleichung implementiert; für Beispielzwecke und wie später weiter erläutert wird, wird für die vorliegende Ausführungsform angenommen, dass die Logikschaltung 20L unter Verwendung eines oder mehrerer n-Kanal-Transistoren gebildet ist. Die Eingänge in diese Transistoren sind in 2a allgemein als "INPUTS" gezeigt, wobei diese Signale selbstverständlich von verschiedenen Schaltungen kommen können, die statisch, dynamisch oder beides sind. Außerdem wird über die Logikschaltung 20L ein leitender Pfad gebildet, der den Vorladungsknoten 20PN mit dem Knoten 20N verbindet, wenn die von der Logikschaltung 20L gebildete logische Gleichung wahr ist. Ferner wird daran erinnert, dass das CLOCK -Signal mit dem Gate des Entladungstransistors 20DT verbunden ist. Somit ist, wenn das CLOCK-Signal tief ist, sein Komplement hoch, wobei der Entladungstransistor 20DT ebenfalls leitend ist; falls diese Leitung auftritt, während die von der Logikschaltung 20L implementierte logische Gleichung wahr ist, wird ein Entladepfad vom Vorladungsknoten 20PN zur Masse erzeugt, so dass die Vorladungsspannung (d. h. VDD ) am Vorladungsknoten 20PN zur Masse entladen werden kann.
  • Zur Vervollständigung der Verbindungen der Schaltung 20 der Phase 1 wird daran erinnert, dass der Vorladungsknoten 20PN mit dem Eingang des ersten Ausgangsinverters 20INV1 verbunden ist. Zunächst besitzt der Ausgangsinverter 20INV1 eine kurze diagonale Linie in der oberen Hälfte des Invertersignals. Für dieses Dokument ist dieses Symbol als Übereinkunft enthalten, die veranschaulicht, dass ein (nicht explizit gezeigter) p-Kanal-Transistor nach Art einer Rückkopplung vom Ausgang des Inverters mit seinem Eingang verbunden ist. Insbesondere ist das Gate des Rückkopplungs-p-Kanal-Transistors mit dem Ausgang des entsprechenden Inverters verbunden, während die Source des Rückkopplungsp-Kanal-Transistors mit VDD verbunden ist und der Drain des Rückkopplungs-p-Kanal-Transistors mit dem Eingang des entsprechenden Inverters verbunden ist. Ferner wird angemerkt, dass der Ausgang des ersten Ausgangsinverters 20INV1 mit dem Eingang des zweiten Ausgangsinverters 20INV2 verbunden ist. Der Ausgang des zweiten Ausgangsinverters 20INV2 liefert ein Eingangssignal in die Schaltung 22 der Phase 2; insbesondere ist der Ausgang des Ausgangsinverters 20INV2 als ein Eingang in die Logikschaltung 22L der Schaltung 22 der Phase 2 verbunden, was unmittelbar nachstehend ausführlicher beschrieben wird.
  • Es folgt eine ausführlichere Beschreibung der Verbindungen in der Schaltung 22 der Phase 2. Der Vorladungstransistor 22PT ist vorzugsweise ein p-Kanal-Transistor mit einer Source, die mit einer Quelle des Systemspannungspegels (z. B. VDD ) verbunden ist, mit einem Drain, der mit dem Vorladungsknoten 22PN verbunden ist, und mit einem Gate, das direkt mit dem CLOCK-Signal verbunden ist. Das CLOCK-Signal ist außerdem mit dem Gate des Entladungstransistors 22DT verbunden, der vorzugsweise ein n-Kanal-Transistor ist, dessen Source mit einer tiefen Referenzspannung (z. B. mit der Masse) verbunden ist und dessen Drain mit einem Knoten 22N1 verbunden ist. Außerdem ist mit dem Vorladungsknoten 22PN die Logikschaltung 22L verbunden, die ferner mit einem Knoten 22N2 verbunden ist. Die besondere Logik der Logikschaltung 22L kann irgendeinen Typ einer logischen Gleichung implementieren, wobei die Gleichung durch die Transistorkonfiguration bestimmt ist, die die logische Gleichung implementiert; für Beispielzwecke und wie später weiter untersucht wird, wird fiür die vorliegende Ausführungsform angenommen, dass die Logikschaltung 22L unter Verwendung eines Transistors oder mehrerer Transistoren mit dem gleichen Leitfähigkeitstyp wie in der Logikschaltung 20L (d. h. von n-Kanal-Transistoren) gebildet ist. Wie oben erwähnt wurde, wird eines dieser Eingangssignale in die Logikschaltung 22L vom Ausgang der Schaltung 20 der Phase 1 (d. h. vom zweiten Ausgangsinverter 20INV2 ) geliefert. Allerdings können auch zusätzliche Eingangssignale von anderen Schaltungen empfangen werden. Auf jeden Fall wird über die Logikschaltung 22L ein leitender Pfad gebildet, der den Vorladungsknoten 22PN mit dem Knoten 22N2 verbindet, wenn die von der Logikschaltung 22L gebildete logische Gleichung wahr ist. Allerdings muss der gesamte Entladepfad durchgeschaltet sein und somit sowohl der Entladungsverhinderungstransistor 22DPT als auch der Entladungstransistor 22DT gleichzeitig leiten, damit der Knoten 22N2 entladen wird. Ferner ist diesbezüglich der Knoten 22N2 mit dem Drain des Entladungsverhinderungstransistors 22DPT verbunden, dessen Source mit dem Knoten 22N1 verbunden ist. Ausgehend von diesen Verbindungen entlädt sich der Knoten 22N1 während der Phase, wenn das CLOCK-Signal hoch ist und dadurch bewirkt, dass der Entladungstransistor 22DT leitet, nur dann, wenn das Signal CLOCKF während dieser Phase ebenfalls hoch ist (und dadurch bewirkt, dass der Entladungsverhinderungstransistor 22DPT leitet). Der Zeitablauf und weitere Aspekte dieser Entladungsoperation werden später ausführlicher untersucht. Schließlich wird angemerkt, dass der Vorladungsknoten 22PN mit dem Eingang des Ausgangsinverters 22INV verbunden ist. Der Ausgangsinverter 22INV ist mit einer diagonalen Linie sowohl in seiner oberen als auch in seiner unteren Hälfte gezeigt und enthält somit in Übereinstimmung mit der obigen Übereinkunft sowohl einen n-Kanal- als auch einen p-Kanal-Rückkopplungstransistor, die in der obenbeschriebenen Weise konfiguriert sind. Schließlich wird angemerkt, dass gezeigt ist, dass das Ausgangssignal der Schaltung 22 der Phase 2 lediglich an eine (nicht gezeigte) nächste Stufe übergehen wird, wobei diese Darstellung auf diese Weise lediglich beispielhaft gezeigt ist. Somit ist die Anschlussmöglichkeit an den Ausgang nicht entscheidend für ein Verständnis der vorliegenden Ausführungsformen, wobei der Ausgang mit mehreren verschiedenen dynamischen oder statischen Schaltungen verbunden werden könnte, wobei die ersteren in Bezug auf die Schaltung 22 der Phase 2 entweder in Phase oder phasenverschoben sind.
  • Der Betrieb des Systems 18 wird mit Bezug auf die Zeitablaufpläne der 2b und 2c verständlich. Die 2b und 2c zeigen Spannungen an den gleichen Knoten des Systems 18, wobei die Zeilen dieser Figuren somit jetzt mit einer getrennten Diskussion eingeführt werden, die unten für jede Figur gegeben wird, um zwei verschiedene Betriebszustände des Systems 18 zu veranschaulichen. All-gemein übergehend zu den 2b und 2c und als Einführung in die Zeilen der Figuren von oben nach unten zeigt die erste Zeile das CLOCK-Signal, das, wie erinnert wird, direkt mit der Steuerung der Phasenoperation der Schaltung 22 der Phase 2 verbunden ist, während die zweite Zeile das komplementierte Taktsignal CLOCK zeigt, das, wie erinnert wird, direkt mit der Steuerung der Phasenoperation der Schaltung 20 der Phase 1 verbunden ist. Die dritte und die vierte Zeile zeigen die Phasensteuerung der Schaltung 20 der Phase 1 bzw. der Schaltung 22 der Phase 2. Die fünfte und die sechste Zeile zeigen die Ausgangssignale von der Schaltung 20 der Phase 1; insbesondere zeigt die fünfte Zeile das Ausgangssignal des Inverters 20INV1 , das ein durch einen Inverter verzögertes Komplement des Vorladungsknotens 20PN ist, während die sechste Zeile das Ausgangssignal des Inverters 20INV2 zeigt, das ein durch einen Inverter verzögertes Komplement des Ausgangssignals des Inverters 20INV1 ist. Die letzte Zeile in den 2b und 2c zeigt das Funktionssteuersignal CLOCKp, das zur Steuerung des Gates des Entladungsverhinderungstransistors 22DPT verwendet wird. Schließlich wird angemerkt, dass die taktbezogenen Übergänge in den 2b und 2c zur Vereinfachung der folgenden Diskussion in der Weise gezeigt sind, dass sie momentan auftreten, während für den Fachmann auf dem Gebiet leicht klar ist, dass tatsächlich Verzögerungsübergänge in dem Taktsignal auftreten; ferner sind diesbezüglich solche Verzögerungen für Übergänge in den anderen Signalen der 2b und 2c gezeigt, da sie in der verbleibenden Diskussion des Betriebs näher untersucht werden.
  • Nunmehr zu den Signalen aus 2b übergehend wird einführend angemerkt, dass 2b den Betrieb des Systems 18 in einem Fall zeigt, in dem der Entladepfad der Schaltung 20 der Phase 1 durchgeschaltet ist, wodurch der Vorladungsknoten 20PN entladen wird. Nunmehr bei Betrachtung der spezifischen Signale wird angenommen, dass das System 18 bis zu einem Zeitpunkt t10 in einem stationären Zustand läuft. Die Signalübergänge unmittelbar nach t10 brauchen an diesem Punkt nicht ausfiührlich geschildert zu werden, sondern es ist klar, dass sie vergleichbar zu den wiederholten Fällen dieser gleichen Übergänge sind, die nach t12 auftreten. Somit wird bei allgemeiner Betrachtung von der Mitte von t10 an angemerkt, dass die Schaltung 20 der Phase 1 in ihrer Vorladungsbetriebphase ist, während die Schaltung 22 der Phase 2 in der Weise getaktet wird, dass sie in ihrer Auswertungsbetriebsphase sein kann (d. h. ihr Entladungstransistor 22DT durchgeschaltet ist). Bezüglich des letzteren gibt somit die Schaltung 22 der Phase 2 in Reaktion auf ihre Auswertung (obgleich dies in 2b nicht gezeigt ist) Daten aus.
  • Bei t11 geht das CLOCK-Signal von hoch nach tief über, während sein Komplement CLOCK von tief nach hoch übergeht. Diese Übergänge schalten die Phasen der Schaltung 18 der Phase 1 und der Schaltung 20 der Phase 2 um; insbesondere legt CLOCK ein hohes Signal an das Gate des Entladungstransistors 20DT der Schaltung 20 der Phase 1 an, während CLOCK ein tiefes Signal an das Gate des Vorladungstransistors 22PT der Schaltung 22 der Phase 2 anlegt. Im Ergebnis des an das Gate des Entladungstransistors 20DT der Schaltung 20 der Phase 1 angelegten hohen Signals und unter der beispielhaften Annahme, dass die durch die Logikschaltung 20L verwirklichte Logik wahr ist, zeigt die fünfte Zeile aus 2b, dass das Ausgangssignal des ersten Inverters 20INV1 nach einer Verzögerung zwischen t11 und t1 1.1 auf einen hohen Logikzustand zu steigen beginnt. Mit anderen Worten, die der Logikschaltung 20L zugeordnete Bedingung bzw. die ihr zugeordneten Bedingungen sind hier erfüllt, so dass es einen bedingten Anstieg in dem Ausgangssignal des ersten Inverters 20INV1 gibt. Ferner zeigt daraufhin in Reaktion auf dieses ansteigende Signal und gefolgt von einer Verzögerung zwischen t11.1 und t11.2 die sechste Zeile aus 2b, dass das Ausgangssignal des zweiten Inverters 20INV2 auf ein logisch tiefes Signal zu fallen beginnt. Da die der Logikschaltung 20L zugeordnete Bedingung bzw. die ihr zugeordneten Bedingungen erfüllt sind, gibt es somit außerdem ein bedingtes Fallen im Ausgangssignal des ersten Inverters 20INV1 .
  • Bei t12 geht das CLOCK-Signal von tief auf hoch über, während sein Komplement CLOCK von hoch auf tief übergeht. Daraufhin kehrt die Schaltung 20 der Phase 1 im Ergebnis des an das Gate des Vorladungstransistors 20PT der Schaltung 20 der Phase 1 angelegten tiefen Signals bedingungslos in die Vorladungsphase zurück; dementsprechend beginnt das Ausgangssignal des ersten Inverters 20INV1 nach einer Verzögerung zwischen t12 und t12.1 bedingungslos auf ein logisch tiefes Signal zu fallen. Ferner zeigt daraufhin in Reaktion auf dieses fallende Signal und gefolgt von einer Verzögerung zwischen t12.1 und t12.2 die sechste Zeile aus 2b, dass das Ausgangssignal des zweiten Inverters 20INF2 bedingungslos auf ein logisch hohes Signal zu steigen beginnt. Aus dem Vorstehenden ist für den Fachmann auf dem Gebiet klar, dass die Haltezeit th für das Ausgangssignal des zweiten Inverters 20INV2 zwischen t12 und t12.2 auftritt. Dieses Verständnis führt zu zwei Beobachtungen, einer ersten, die den Betrieb während der Haltezeit betrifft, und einer zweiten, die den Betrieb nach der Haltezeit betrifft. Dementsprechend wird jede Beobachtung nachstehend getrennt behandelt.
  • In Bezug auf den Betrieb der Schaltung 22 der Phase 2 während der Haltezeit der Schaltung 20 der Phase 1 (d. h. zwischen t12 und t12.2) bringt sie das hohe CLOCK-Signal wegen der Leitung des Entladungstransistors 22DT , wie in der vierten Zeile von 2b gezeigt ist, in ihre Auswertungsphase. Zu diesem Zeitpunkt dient somit das Ausgangssignal des zweiten Inverters 20INV2 von der Schaltung 20 als ein Eingangssignal in die Logikschaltung 22L ; allerdings wird daran erinnert, dass dieses Eingangssignal in die Logikschaltung 22L tief ist, da das Beispiel aus 2b den Fall zeigt, in dem der Vorladungsknoten 20PN in der unmittelbar vorhergehenden Auswertungsphae entladen wurde. Außerdem sperrt dieses tiefe Ausgangssignal von dem Ausgang des zweiten Inverters 20INV2 die Logikschaltung 22L , da diese unter Verwendung eines oder mehrerer n-Kanal-Transistoren gebildet ist, so dass sie in Reaktion auf das Ausgangssignal keine wahre Gleichung verwirklichen kann. Im Ergebnis wird kein leitender Pfad zwischen dem Vorladungsknoten 22PN und dem Knoten 22N2 erzeugt. Mit anderen Worten, da die Logikschaltung 22L durch das Ausgangssignal des zweiten Inverters 20INV2 gesperrt ist, ist der Entladepfad der Schaltung 22 der Phase 2 unabhängig davon, ob der Entladungstransistor 22DT oder der Entladungsverhinderungstransistor 22DPT momentan ebenfalls leitend ist, gesperrt.
  • In Bezug auf den Betrieb der Schaltung 22 der Phase 2 nach der Haltezeit der Schaltung 20 der Phase 1 (d. h. nach t12.2) ist nun ein weiteres Verständnis durch Untersuchung des Betriebs des Entladungsverhinderungstransistors 22DPT während dieser Zeit und für den Rest der Auswertungsphase der Schaltung 22 der Phase 2 möglich. Diesbezüglich wird daran erinnert, dass die letzte Zeile in 2b das Gate-Steuersignal (d. h. CLOCKF) für den Entladungsverhinderungstransistor 22DPT zeigt. Bei t12 ist CLOCKF hoch, so dass der Entladungsverhinderungstransistor 22DPT von dieser Zeit an leitend ist. Allerdings fällt CLOCKF bei t12.1 auf einen tiefen Pegel. Im Ergebnis wird der Entladungsverhinderungstransistor 22DPT gesperrt; somit öffnet oder sperrt der Entladungsverhinderungstransistor 22DPT zu dieser Zeit effektiv den Entladepfad der Schaltung 22 der Phase 2; ferner wird diesbezüglich daran erinnert, dass das CLOCK-Signal bei t12 steigt und nach einer Verzögerung zwischen t12 und t12.2 das Ausgangssignal des Inverters 20INV2 wegen des Betriebs der Schaltung 20 der Phase 1, die ihren Vorladungsknoten 20PN vorlädt, wie in der sechsten Zeile von 2a gezeigt ist, bedingungslos steigt. Somit wird angemerkt, dass dieses bedingungslos steigende Signal ein potenziell durchschaltendes Signal für die Logikschaltung 22L ist; al-lerdings verhindert der Entladungsverhinderungstransistor 22DPT trotz des möglichen Durchschaltens der Logikschaltung 22L zu diesem gleichen Zeitpunkt das Auftreten irgendeiner Entladung, da er den Entladepfad sperrt. Dies ist der Grund, dass in Verbindung mit dem Entladungsverhinderungstransistor 22DPT der Begriff "Entladungsverhinderung" verwendet wird.
  • Nunmehr übergehend zu den Signalen von 2c zeigt sie den Betrieb des Systems 18 in einem Fall, in dem der Entladepfad der Schaltung 20 der Phase 1 während seiner Auswertungsphase nicht durchgeschaltet (d. h. gesperrt) ist, wodurch die gespeicherte Ladung am Vorladungsknoten 20PN bleibt. Es wird angenommen, dass der Leser mit der vorstehenden Diskussion von 2b vertraut ist, so dass sich die folgende Einzelheiten hauptsächlich auf die Unterschiede zwischen den 2b und 2c konzentrieren.
  • Bei Betrachtung der Zeit nach dem stationären Betrieb bei t10 in 2c ist die Schaltung 20 der Phase 1 in ihrer Vorladungsbetriebsphase, während die Schaltung 22 der Phase 2 so getaktet wird, dass sie in ihrer Auswertungsbetriebsphase sein kann. Bei t11 geht das CLOCK-Signal über, wodurch die Schaltung 20 der Phase 1 in ihre Auswertungsphase umgeschaltet wird, während die Schaltung 22 der Phase 2 in ihre Vorladungsphase umgeschaltet wird. Für das vorliegende Beispiel wird angenommen, dass die Logikschaltung 20L keine wahre Gleichung verwirklicht, wodurch die Voraussetzung von 2c unterstützt wird, dass der Entladepfad der Schaltung 20 der Phase 1 gesperrt ist. Dementsprechend wird der Vorladungsknoten 20PN nach t11 nicht entladen, so dass die Ausgangssignale der Inverter 20INV1 und 20INV2 nach t11 wie gezeigt ungeändert bleiben.
  • Bei t12 geht das CLOCK-Signal über und schaltet dadurch die Schaltung 20 der Phase 1 in ihre Vorladungsphase, während die Schaltung 22 der Phase 2 eine Auswertung ausführen kann. Allerdings hat der Vorladungsknoten 20PN für das vorliegende Beispiel, in dem der Entladepfad der Schaltung 20 der Phase 1 während ihrer Auswertungsphase gesperrt worden ist, seine Ladung aufrecht erhalten, so dass die Ausgangssignale der Inverter 20INV1 und 20INV2 nach t12 wie gezeigt ungeändert bleiben. Ferner wird diesbezüglich angemerkt, dass das Ausgangssignal des Inverters 20INV2 hoch ist und dadurch (da die Logikschaltung 22L unter Verwendung eines oder mehrerer n-Kanal-Transistoren gebildet ist) ein durchschaltendes Eingangssignal an die Logikschaltung 22L liefert. Dementsprechend wird unter der Annahme, dass die Logikschaltung 22L in Reaktion auf das durchschaltende Eingangssignal eine wahre Gleichung verwirklicht, der Vorladungsknoten 22PN nach t12 mit dem Knoten 22N2 verbunden. Außerdem wird ebenfalls nach t12 durch das hohe CLOCK-Signal der Entladungstransistor 22DT durchgeschaltet und durch das hohe CLOCKF-Signal der Entladungsverhinderungstransistor 22DPT durchgeschaltet. Im Ergebnis wird unmittelbar nach t12 der gesamte Entladepfad der Schaltung 22 der Phase 2 durchgeschaltet, wodurch sich ihr Vorladungsknoten 22PN (in 2c nicht gezeigt) zur Masse entlädt. Schließlich wird angemerkt, dass der Entladungsverhinderungstransistor 22DPT bei t12.1 durch den Tief-Übergang in dem CLOCKF-Signal gesperrt wird, um dadurch den Entladepfad der Schaltung 22 der Phase 2 zu sperren; allerdings ist bis zu diesem Punkt die Spannung am Vorladungsknoten 22PN wie eben beschrieben bereits entladen worden, so dass der Zustand der Schaltung 22 der Phase 2 ab diesem Zeitpunkt richtig geändert worden ist. Anders gesagt, zeigt die Darstellung aus 2c somit, dass sich die Schaltung 22 der Phase 2 für eine gegebene Auswertungsphase lediglich zu einer Zeit zwischen t12 und t12.1, d. h., nachdem sie ihre Auswertungsphase begonnen hat und nicht später als bei dem folgenden Übergang von CLOCKF, entladen darf.
  • Ausgehend von dem oben Stehenden ist nun für den Fachmann auf dem Gebiet klar, dass das System 18 die folgenden Eigenschaften besitzt, die als Komplementär zu dem früher in diesem Dokument beschriebenen Haltezeit-Zwischenspeicher des Standes der Technik gegenübergestellt werden können. Genauer gilt mit Bezug auf das System 18:
    • (1) Die erste Stufe des Systems 18 (d. h. die Schaltung 20 der Phase 1) gibt während ihrer Vorladungsphase ein bedingungslos hohes Signal aus, während in dem nicht invertierenden Zwischenspeicher des Standes der Technik aus 1a ihre erste Stufe während ihrer Vorladungsoperation ein bedingungslos tiefes Signal ausgibt.
    • (2) Das Ausgangssignal der ersten Stufe des Systems 18 (d. h. der Schaltung 20 der Phase 1) fällt bedingt nur dann, wenn der Entladepfad der ersten Stufe während ihrer Auswertungsphase durchgeschaltet ist, während in dem nicht invertierenden Zwischenspeicher des Standes der Technik aus 1a sein Ausgangssignal der ersten Stufe nur dann bedingt steigt, wenn der Entladepfad der ersten Stufe während ihrer Auswertungsphase durchgeschaltet ist.
    • (3) Die zweite Stufe des Systems 18 (d. h. die Schaltung 22 der Phase 2) besitzt einen Entladepfad, der während ihrer Auswertungsphase nur dann durchgeschaltet werden kann (und ein Ausgangssignal, das dementsprechend in Reaktion darauf den Zustand ändert), wenn das Ausgangssignal der ersten Stufe während der unmittelbar vorhergehenden Auswertungsphase der ersten Stufe nicht bedingt fällt, d. h. nur dann, wenn das Ausgangssignal der ersten Stufe hoch bleibt und dadurch zu der zweiten Stufe durchschaltet. Mit anderen Worten, der Vorladungsknoten 22PN kann sich in der Auswertungsphase der Schaltung 22 der Phase 2 nur dann entladen, wenn sich der Vorladungsknoten 20PN in der unmittelbar vorhergehenden Auswertungsphase der Schaltung 20 der Phase 1 nicht entladen hat. Demgegenüber kann sich der Vorladungsknoten 14PN in der nächsten darauf folgenden Auswertungsphase der Schaltung 14 der Phase 2 somit nicht entladen, wenn sich der Vorladungsknoten 20PN für eine gegebene Auswertungsphase der Schaltung 20 der Phase 1 entlädt. Der invertierende Zwischenspeicher des Standes der Technik aus 1 a arbeitet auf eine Weise, die komplementär zu den vorhergehenden zwei Sätzen ist. Zunächst kann sich in dem invertierenden Zwischenspeicher des Standes der Technik seine zweite Stufe in seiner Auswertungsphase nur dann entladen, wenn sich der Vorladungsknoten seiner ersten Stufe in der unmittelbar vorhergehenden Auswertungsphase der Schaltung 20 der Phase 1 entladen hat. Zweitens kann sich der Vorladungsknoten in der zweiten Stufe in der nächsten darauf folgenden Auswertungsphase der zweiten Stufe in dem invertierenden Zwischenspeicher des Standes der Technik nicht entladen, falls sich der Vorladungsknoten in seiner ersten Stufe für eine gegebene Auswertungsphase dieser Stufe nicht entlädt.
    • (4) Das Ausgangssignal der ersten Stufe des Systems 18 steigt für seine nächste Vorladungsphase bedingungslos, während das Ausgangssignal der ersten Stufe in dem invertierenden Zwischenspeicher des Standes der Technik für seine nächste Vorladungsphase bedingungslos fällt. Ferner wird mit Bezug auf das System 18 angemerkt, dass die Wirkung des Anstiegs auf einen hohen Pegel nicht bewirkt, dass sich die Schaltung 22 der Phase 2 entlädt, da der Entladungsverhinderungstransistor 22DPT bis zu der Zeit, zu der der Anstiegspegel einen ausreichend hohen Wert erreicht, bereits gesperrt ist und diese Entladung dadurch verhindert.
  • Wie durch weitere Gegenüberstellung des Systems 18 mit dem Stand der Technik angesichts der Zustandsänderungen des Systems 18 gegenüber denen des Standes der Technik weiter klar ist, veranschaulicht das Vorstehende, dass das System 18 einen invertierenden Haltezeit-Zwischenspeicher schafft. Das Vorstehende veranschaulicht für das System 18, dass sich der Vorladungsknoten 22PN , falls sich der Vorladungsknoten 20PN für eine gegebene Auswertungsphase der Schaltung 20 der Phase 1 entlädt, in der nächsten darauf folgenden Auswertungsphase der Schaltung 22 der Phase 2 nicht entladen kann; somit kann sich der Zustand der zweiten Stufe für das System 18 während seiner Auswertungsphase nicht ändern, wenn sich während seiner unmittelbar vorhergehenden Auswertungsphase der Zustand seiner ersten Stufe geändert hat. Das Vorstehende veranschaulicht weiter, dass sich der Vorladungsknoten 22PN , falls sich der Vorladungsknoten 20PN für eine gegebene Auswertungsphase der Schaltung 20 der Phase 1 nicht entlädt, in der nächsten darauf folgenden Auswertungsphase der Schaltung 22 der Phase 2 entladen kann; somit kann sich für das System 18 der Zustand seiner zweiten Stufe nur dann während seiner Auswertungsphase ändern, wenn sich während der unmittelbar vorhergehenden Auswertungsphase der Zustand seiner ersten Stufe nicht geändert hat. Der Fachmann auf dem Gebiet kann leicht erkennen, dass diese Zustandsänderungsbeschränkungen komplementär zu den oben in Bezug auf das System 10 des Standes der Technik diskutierten sind. Dementsprechend arbeitet das System 18 als ein invertierender Haltezeit-Zwischenspeicher, der in Verbindung mit einem nicht invertierenden Zwischenspeicher des Standes der Technik (wie er in 1a gezeigt ist) verwendet werden kann, um ein komplementäres Signal zu liefern, wobei die Kombination des invertierenden und des nicht invertierenden Zwischenspeichers Zweischienensignale darstellt.
  • Nachdem die Funktionalität und die geforderte Zeitgebung in Bezug auf CLOCKF beschrieben worden ist, wird angemerkt, dass es auf verschiedene Weise erzeugt werden kann. 2d zeigt ein Beispiel, bei dem CLOCKF durch ein Domino-Gatter 25 erzeugt wird, das an CLOCK abläuft. Genauer enthält das Domino-Gatter 25 einen p-Kanal-Vorladungstransistor 25PT mit einer Source, die mit einer Quelle des Systemspannungspegels (z. B. VDD ) verbunden ist, und einen Drain, der mit einem Vorladungsknoten 25PN verbunden ist. Das Gate des Vorladungstransistors 25PT ist in der Weise verbunden, dass es CLOCK empfängt, und ist außerdem mit dem Gate eines Entladungstransistors 25DT verbunden. Ferner enthält das Domino-Gatter 25 einen Entladepfad vom Vorladungsknoten 25PN zur Masse, der eine Logikschaltung 25L und außerdem einen Entladungstransistor 25DT enthält. Der Entladungstransistor 25DT ist ein n-Kanal-Transistor, dessen Source mit einer tiefen Referenzspannung (z. B. mit der Masse) verbunden ist, während sein Drain mit einem Knoten 25N verbunden ist. Wie unten diskutiert wird, ist die Logikschaltung 25L optional enthalten, wobei sie irgendeinen Typ einer logischen Gleichung implementieren und auf einen oder auf mehrere INPUTS25 reagieren kann. Schließlich ist der Vorladungsknoten 25PN mit dem Eingang des Inverters 25INV verbunden, wobei der Ausgang des Inverters 25INV das CLOCKF-Signal liefert.
  • Der Betrieb des Gatters 25 wird durch Rückkehr zu der 2b, insbesondere zu ihrer zweiten und letzten Zeile, verständlich. Vor t11 ist CLOCK tief, wodurch der Vorladungstransistor 25PT durchgeschaltet und der Entladepfad des Gatters 25 durch Sperren des Entladungstransistors 25DT gesperrt ist. Dementsprechend bleibt während dieser Zeit der Vorladungsknoten 25PN hoch geladen, während das Ausgangssignal des Inverters 25INV tief ist.
  • Bei t11 geht CLOCK nach hoch über, wodurch der Vorladungstransistor 25PT gesperrt und der Entladungstransistor 25DT durchgeschaltet wird; weiter wird angenommen, dass die INPUTS25 zu diesem Zeitpunkt wenigstens einen leitenden Pfad durch die Logikschaltung 25L durchschalten. Somit sollten die Logik der Logikschaltung 25L sowie die Wahl der INPUTS25 in der Weise ausgewählt werden, dass diese Annahme erfüllt ist; tatsächlich kann es sehr wohl der Fall sein, dass das Gatter 25 ein Teil einer größeren Schaltung ist und dass somit diese zusätzlichen Betrachtungen gezielt genutzt werden können, um weitere Betrachtungen in den Betrieb der Gesamtschaltung und in die Steuerung des CLOCKF-Signals einzuführen. Auf jeden Fall wird nach t11 der gesamte Entladepfad des Gatters 25 durchgeschaltet, wodurch CLOCKp als das Ausgangssignal des Inverters 25INV auf einen hohen Pegel steigt, wenn diese Annahme erfüllt ist. Ferner wird diesbezüglich angemerkt, dass die Implementierung aus 2d tatsächlich eine Verzögerung zwischen dem Übergang von CLOCK auf t11 und dem Anstieg in CLOCKF bewirkt, wobei die Verzögerung aus der Inversion, die durch den Vorladungstransistor 25PT erzeugt wird, und aus der Inversion, die durch den Inverter 25INV erzeugt wird, entsteht. Allerdings ist diese Verzögerung in 2b nicht gezeigt, um die Darstellung zu vereinfachen. Schließlich wird angemerkt, dass gesagt wurde, dass die Logikschaltung 25L optional ist, da eine alternative Ausfihrungsform gebildet werden kann, bei der sie entfernt ist, wobei der Vorladungsknoten 25PN direkt mit dem Knoten 25N verbunden ist, wodurch die obenbeschriebene geforderte Wahl der INPUTS25 beseitigt wird. Der Fachmann auf dem Gebiet kann leicht bestätigen, dass für diese Alternative das gleiche Ausgangssignal CLOCKF erzeugt wird, wie es unmittelbar oben beschrieben worden ist.
  • Zum Abschluss der Operation des Gatters 25 geht CLOCK bei t12 auf tief über, wodurch die Vorladungsbetriebsphase für das Gatter eingeleitet wird. Somit wird noch einmal der Vorladungstransistor 25PT durchgeschaltet und der Vorladungsknoten 25PN auf VDD gezogen. Allerdings bewirkt die durch das Umschalten des Vorladungstransistors 25PT verursachte Verzögerung zusammen mit der durch das Umschalten des Inverters 25INV verursachten Verzögerung, dass das Ausgangssignal des Gatters 25, wie in 2b gezeigt ist, während t12 und t12.1 während einer kurzen Zeitdauer hoch bleibt. Diese Verzögerung stellt die Haltezeit für das Gatter 25 dar und ist vorzugsweise mit ausreichend Zeit eingerichtet, damit die Schaltung 22 der Phase 2 die Auswertung ausführen kann, wobei sie aber auch so eingerichtet ist, dass die Haltezeit vorzugsweise abgeschlossen wird, so dass das CLOCKF fällt, bevor das Ausgangssignal des zweiten Inverters 20INV2 bedingungslos steigt. Nachdem diese Vorzögerung vergangen ist, fällt das Ausgangssignal wie durch CLOCKF gezeigt nach t12.1. Obgleich CLOCKF in der bevorzugten Ausführungsform in der Weise gezeigt worden ist, dass es in Reaktion auf das CLOCK-Signal angesteuert wird, ist dies schließlich nicht erforderlich, so lange die ansonsten in diesem Dokument diskutierten Zeiteinstellungsbeschränkungen erfüllt sind.
  • Als eine zusätzliche Betrachtung wird daran erinnert, dass in verschiedenen Fällen in der bevorzugten Ausführungsform oben gezeigt ist, dass CLOCKF fällt, bevor das Ausgangssignal des zweiten Inverters 20INV2 bedingungslos steigt. Ferner wird in Verbindung mit den vorliegenden Ausführungsformen angemerkt, dass diese Beziehung in der Praxis nicht absolut gefordert zu sein braucht, d. h., es kann einen Grenzwert geben, wodurch CLOCKF zum gleichen Zeitpunkt fallen kann, zu dem das Ausgangssignal des zweiten Inverters 20INV2 bedingungslos steigt, oder es kann tatsächlich Fälle geben, wodurch CLOCKp etwas nach dem Zeitpunkt fallen kann, zu dem das Ausgangssignal des zweiten Inverters 20INV2 bedingungslos steigt. Die Zeitdauer dieser Zeitbeschränkung von CLOCKF in Bezug auf das steigende Ausgangssignal des Inverters 20INV2 definiert eine Impulsbreite, während der die Schaltung 22 der Phase 2 (da während dieser Zeit alle Transistoren in dem Pfad zwischen dem Vorladungsknoten 22PN und der Masse durchgeschaltet sind) vollständig entladen wird. Allerdings kann die leichte resultierende Entladung wie irgendeine andere Quelle eines elektrischen Problems (z. B. Ladungsteilung, Ladungsinjektion, kapazitive Kopplung mit dem Ausgangsknoten usw.) behandelt werden, so lange diese Impulsbreite verhältnismäßig klein ist. Da der Fachmann auf dem Gebiet nun über diese Folge informiert ist, hilft dieses Wissen, den Spielraum zu planen, der in den Signalverzögerungen einzuplanen ist, um den richtigen Betrieb sicherzustellen.
  • Als letzte Beobachtung in Bezug auf das System 18 und seine Zeitgebung, wie sie in 2b gezeigt ist, wird angemerkt, dass der richtige Betrieb zwischen den Schaltungen 20 und 22 auch eine Beschränkung an die Impulsbreite des CLOCK-Signals stellt. Genauer muss für eine gegebene Auswertungsphase der Schaltung 20 der Phase 1, falls das Ausgangssignal des zweiten Inverters 20INV2 auf einen tiefen Pegel fallen soll, dies stattfinden, bevor die Auswertungsphase in der Schaltung 22 der Phase 2 freigegeben wird, d. h. bevor CLOCK steigt. Bei der Anwendung dieser Anforderung auf die Darstellung von 2b muss somit die bei t11.2 gezeigte Aktion der bei t12 gezeigten Aktion vorausgehen. Wenn dies nicht geschieht, besteht die Möglichkeit, dass das Ausgangssignal des zweiten Inverters 20INV2 immer noch hoch ist, wenn CLOCK steigt, wodurch sich die Schaltung 22 der Phase 2 fälschlich entladen kann. Dementsprechend wird diese Betrachtung ebenfalls zu einer Impulsbreitenbeschränkung an die Phase, in der CLOCK tief ist.
  • 3a zeigt ein Prinzipschaltbild eines weiteren erfindungsgemäßen Haltezeit-Zwischenspeichersystems, das allgemein mit 26 bezeichnet ist. In bestimmten Beziehungen ähnelt das System 26 dem System 18 aus 2, wobei aber für die später Diskussion in 3a andere Bezugszeichen verwendet sind. Allerdings ist wegen der Ähnlichkeiten in der folgenden Diskussion ein Teil der oben gegebenen Einzelheiten weggelassen, wobei angenommen wird, dass der Leser mit der zuvor diskutierten erfindungsgemäßen Ausführungsform vertraut ist. Übergehend zu dem System 26, enthält es links von einer vertikalen Strichlinie eine Schaltung 28 der Phase 1, die in einer Phase arbeitet, sowie rechts von der vertikalen Strichlinie eine Schaltung 30 der Phase 2, die in einer anderen Phase arbeitet. Die Schaltung 28 der Phase 1 besitzt eine Domino-Logikschaltungsstufe, die einen Vorladungstransistor 28PT , einen Vorladungsknoten 28PN , einen Ausgangsinverter 28INV und einen Entladepfad, der sowohl eine Logikschaltung 28L als auch einen Entladungstransistor 28DT enthält, enthält. Die Schaltung 30 der Phase 2 enthält ebenfalls eine Domino-Logikstufe, die einen Vorladungstransistor 30PT , einen Vorladungsknoten 30PN , einen Ausgangsinverter 30INV und einen Entladepfad, der einen Entladungsverhinderungstransistor 30DpT, einen Entladungstransistor 30DT und eine Logikschaltung 30L enthält, enthält. Das oben eingeführte Steuersignal CLOCKp ist mit dem Gate des Entladungsverhinderungstransistors 30DpT verbunden. Ferner und aus unten ausführlich geschilderten Gründen ist die Logikschaltung 30L in der Weise gezeigt, dass sie einen einzigen (in Strichlinien gezeigten) Transistor 30LT besitzt, während in der Logikschaltung 30L auf der Grundlage der zu implementierenden Logik selbstverständlich irgendeine Anzahl und Anordnung von Logikvorrichtungen enthalten sein könnten. Außerdem kann die Logikschaltung 30L diesbezüglich zusätzliche Eingangssignale von anderen Schaltungen als der Schaltung 28 der Phase 1 empfangen, wobei von der Logikschaltung 30L in Reaktion auf den Zustand bzw. auf die Zustände ihrer Logikeingangssignale auf jeden Fall wenigstens ein Entladepfad erzeugt werden kann.
  • Außerdem enthält das System 26 einen Leiter zum Liefern eines CLOCK-Signals, das über drei Serieninverter 32INV1 , 32INV2 und 32INV3 verbunden ist, so dass sein Komplement CLOCK mit dem Gate des Vorladungstransistors 28PT und mit dem Gate des Entladungstransistors 28DT verbunden ist. Außerdem und mit Bezug auf die Schaltung 30 der Phase 2 ist das CLOCK-Signal mit dem Gate des Vorladungstransistors 30PT und mit dem Gate des Entladungstransistors 30DT verbunden.
  • Es folgt eine ausführlichere Beschreibung der Verbindungen in der Schaltung 28 der Phase 1. Der Vorladungstransistor 28PT ist vorzugsweise ein p-Kanal-Transistor und besitzt eine Source, die mit einer Quelle des Systemspannungspegels (z. B. VDD ) verbunden ist, einen Drain, der mit dem Vorladungsknoten 28PN verbunden ist, während das CLOCK -Signal wie oben angemerkt mit seinem Gate verbunden ist. Der Entladungstransistor 28DT ist vorzugsweise ein n-Kanal-Transistor, dessen Source mit einer tiefen Referenzspannung (z. B. mit der Masse) verbunden ist, dessen Drain mit einem Knoten 28N verbunden ist und dessen Gate mit dem CLOCK -Signal verbunden ist. Zwischen den Vorladungsknoten 28PN und den Knoten 28N ist eine Logikschaltung 28L geschaltet, wobei ihre besondere Logik irgendeinen Typ einer logischen Gleichung implementieren kann. Das Eingangssignal bzw. die Eingangssignale in die Logikschaltung 28L sind in 3a allgemein als "INPUTS" gezeigt, wobei diese Signale selbstverständlich von verschiedenen Schaltungen kommen können, die statisch, dynamisch oder beides sind. Auf jeden Fall wird über die Logikschaltung 28L ein leitender Pfad gebildet, der den Vorladungsknoten 28PN mit dem Knoten 28N verbindet, wenn eine von der Logikschaltung 28L gebildete logische Gleichung wahr ist. Ferner wird daran erinnert, dass das CLOCK -Signal mit dem Gate des Entladungstransistors 28DT verbunden ist. Somit ist, wenn das CLOCK-Signal tief ist, sein Komplement hoch, wobei der Entladungstransistor 28DT ebenfalls leitend ist; wenn diese Leitung auftritt, während eine durch die Logikschaltung 28L implementierte logische Gleichung wahr ist, wird ein Entladepfad vom Vorladungsknoten 28PN zur Masse erzeugt, wodurch die Spannung am Vorladungsknoten 28PN entladen wird. Ferner wird diesbezüglich angemerkt, dass der Vorladungsknoten 28PN als ein Eingang mit einem Inverter 28INu verbunden ist. Der Inverter 28INu besitzt eine kurze diagonale Linie in der oberen Hälfte des Invertersymbols und enthält somit gemäß der obenbeschriebenen Vereinbarung einen p-Kanal-Transistor, der nach Art einer Rückkopplung von dem Ausgang des Inverters mit seinem Eingang verbunden ist.
  • Als ein Unterschied zwischen den Ausführungsformen der 2a und 3a wird jetzt angemerkt, wie das Ausgangssignal der Schaltung 28 der Phase 1 als ein Eingangssignal mit der Schaltung 30 der Phase 2 verbunden ist. Insbesondere wird das Ausgangssignal von der Schaltung 28 der Phase 1 im System 26 aus 3a nicht von dem Ausgang des Inverters genommen, sondern statt dessen vom Vorladungsknoten 28PN geliefert. Genauer ist der Vorladungsknoten 28PN als der Ausgang von der Schaltung 28 der Phase 1 als ein Eingang mit der Logikschaltung 30L der Schaltung 30 der Phase 2 verbunden. Ferner wird diesbezüglich aus dem Obigen daran erinnert, dass die Logikschaltung 30L wenigstens einen Transistor 30LT enthält. Der Transistor 30LT ist in der Weise verbunden, dass er an seinem Gate das Ausgangssignal von der Schaltung 28 der Phase 1 (d. h. die Spannung vom Vorladungsknoten 28PN ) empfängt. Nunmehr bei ausführlicherer Betrachtung in Bezug auf den Transistor 30LT ist er vorzugsweise als der unterste verbundene Transistor in dem Entladepfad zwischen dem Vorladungsknoten 30PN und der Masse angeordnet, d. h., die Source des Transistors 30LT ist direkt mit der Masse verbunden. Außerdem ist der Drain des Transistors 30LT mit einem Knoten 30N1 verbunden. Somit kann die Logikschaltung 30L mehr als einen Transistor enthalten, wobei die Source des Transistors 30LT aber aus den unten ausführlich geschilderten Gründen auf jeden Fall vorzugsweise mit der Masse verbunden ist.
  • Zur Vervollständigung der verbleibenden Verbindungen der Schaltung 30 der Phase 2 ist der Vorladungstransistor 30PT vorzugsweise ein p-Kanal-Transistor mit einer Source, die mit einer Quelle des Systemspannungspegels (z. B. VDD) verbunden ist, mit einem Drain, der mit dem Vorladungsknoten 30PN verbunden ist, und mit einem Gate, das direkt mit dem CLOCK-Signal verbunden ist. Das CLOCK-Signal ist außerdem mit dem Gate des Entladungstransistors 30DT verbunden, der vorzugsweise ein n-Kanal-Transistor ist, dessen Source mit einem Knoten 30N1 verbunden ist und dessen Drain mit einem Knoten 30N2 verbunden ist. Zwischen den Vorladungsknoten 30PN und den Knoten 30N1 ist der Entladungsverhinderungstransistor 30DPT geschaltet. Insbesondere und aus unten ausführlich geschilderten Gründen ist der Entladungsverhinderungstransistor 30DPT in der bevorzugten Ausführungsform als der am höchsten angeordnete Transistor in dem Entladepfad verbunden, d. h., sein Drain ist direkt mit dem Vorladungsknoten 30PN verbunden. Ausgehend von den vorstehenden Verbindungen wird über die Logikschaltung 30L ein leitender Pfad ausgebildet, wenn eine durch die Logikschaltung 30L gebildete logische Gleichung wahr ist, so dass die Spannung am Vorladungsknoten 30PN über einen Pfad zur Masse entladen wird, wenn sowohl der Entladungsverhinderungstransistor 30DPT als auch der Entladungstransistor 30DT ebenfalls gleichzeitig leitend sind. Dementsprechend entlädt sich der Vorladungsknoten 30PN während der Phase, in der CLOCK hoch ist und dadurch bewirkt, dass der Entladungstransistor 30DT leitet, nur dann, wenn das Signal CLOCKF während dieser Phase ebenfalls hoch ist und die Logikschaltung 30L gleichzeitig eine wahre Gleichung verwirklicht. Schließlich ist der Vorladungsknoten 30PN als Eingang mit dem Inverter 30INV verbunden. Der Inverter 30INV besitzt sowohl in der oberen Hälfte als auch in der unteren Hälfte des Invertersymbols eine kurze diagonale Linie und enthält somit in Übereinstimmung mit der früher beschriebenen Übereinkunft sowohl einen p-Kanal- als auch einen n-Kanal-Rückkopplungstransistor, so dass der Rückkopplungs-p-Kanal-Transistor ein hohes Signal am Eingang des Inverters 30INV aufrecht erhält, wenn die Vorladungsspannung nicht mehr mit dem Vorladungsknoten 30PN verbunden ist, während der Rückkopplungs-n-Kanal-Transistor ein tiefes Signal am Eingang des Inverters 30INV aufrecht erhält, falls der Vorladungsknoten 30PN anschließend während der Auswertungsphase entladen wird.
  • Der Betrieb des Systems 26 ist in bestimmten Beziehungen vergleichbar mit dem bereits obenbeschriebenen und in 2b gezeigten Zeitablaufplan, so dass der Leser wegen zusätzlicher Einzelheiten auf diese Diskussion verwiesen wird.
  • Da die Schaltung 28 der Phase 1 des Systems 26 den Vorladungsknoten 28PN als ihren Ausgang verwendet, wird allerdings nun in 3b ein vergleichbarer Zeitablaufplan gezeigt und beschrieben, obgleich das Folgende ausgehend von den früheren in Bezug auf 2b gelieferten Einzelheiten dem Wesen nach zusammenfassender ist. Bei kurzer Durchsicht der Zeilen in 3b sind die ersten vier Zeilen die gleichen, wie sie in 2b gezeigt sind. Die fünfte Zeile in 3b stellt das Ausgangssignal von der Schaltung 28 der Phase 1 dar, wie es als Eingangssignal mit der Schaltung 30 der Phase 2 verbunden ist, wobei daran erinnert wird, dass das Ausgangssignal vom Vorladungsknoten 28PN kommt. Die letzte Zeile in 3b zeigt das CLOCKF-Signal, das wie unten beschrieben zugeschnitten ist, um den Entladungsverhinderungstransistor 30DPT richtig zu steuern.
  • In Verbindung mit dem Zeitablaufplan aus 3b, der ein Operationsbeispiel zeigt, bei dem der Entladepfad der Schaltung 28 der Phase 1 entladen wird, und der ferner die Ergebnisse angesichts dieses Beispiels zeigt, wird nun der Betrieb des Systems 26 untersucht. Es wird nun angenommen, dass das System 26 bis zum Zeitpunkt t20 in einem stationären Zustand läuft, wobei eine Zeit allgemein von der Mitte von t20 an betrachtet wird. Dementsprechend ist die Schaltung 28 der Phase 1 in ihrer Vorladungsbetriebsphase, während die Schaltung 30 der Phase 2 in ihrer Auswertungsbetriebsphase sein kann (d. h. ihr Entladungstransistor 30DT ist durchgeschaltet). Obgleich dies nicht gezeigt ist, gibt die Schaltung 30 der Phase 2 dementsprechend somit in Reaktion auf ihre Auswertung Daten aus.
  • Bei t21 geht das CLOCK-Signal von hoch auf tief über und bringt die Schaltung 28 der Phase 1 in ihrer Auswertungsphase; wenn beispielhaft angenommen wird, dass die durch die Logikschaltung 28L verwirklichte Logik wahr ist, zeigt die fünfte Zeile aus 3b, dass sich die vom Vorladungsknoten 28PN genommene Ausgangsspannung nach einer Verzögerung zwischen t21 und t21.1 zu entladen beginnt; somit fällt die Spannung am Vorladungsknoten 28PN während dieser Auswertungsphase auf einen logisch tiefen Pegel. Als Nebenbemerkung wird angemerkt, dass der mit dem Ausgang des Inverters 28INV verbundene p-Kanal-Rückkopplungstransistor dazu dienen würde, am Vorladungsknoten 28PN eine hohe Spannung aufrecht zu erhalten, falls das vorliegende Beispiel in der Weise geändert würde, dass die durch die Logikschaltung 28L verwirklichte Logik falsch ist. Die restliche Diskussion konzentriert sich aber auf das frühere Beispiel, in dem die Logik wahr ist und in dem es somit ein bedingtes Fallen im Ausgangssignal der Schaltung 28 der Phase 1 gibt, wie es durch die Spannung am Vorladungsknoten 28PN dargestellt ist.
  • Bei t22 geht das CLOCK-Signal von tief auf hoch über, wobei die Schaltung 28 der Phase 1 im Ergebnis in die Vorladungsphase zurückkehrt, während die Schaltung 30 der Phase 2 in ihrer Auswertungsphase verbleiben kann, da das hohe CLOCK den Entladungstransistor 30DT durchschaltet. Außerdem ist zu diesem Zeitpunkt CLOCKF immer noch hoch, so dass der Entladungsverhinderungstransistor 30DpT ebenfalls durchgeschaltet ist; allerdings liefert weiter zu diesem Zeitpunkt der Vorladungsknoten 28PN ein Eingangssignal an die Logikschaltung 30L , wobei daran erinnert wird, dass dieses Eingangssignal an die Logikschaltung 30L tief ist, da das Beispiel aus 3b den Fall zeigt, in dem der Vorladungsknoten 28PN in der unmittelbar vorhergehenden Auswertungsphase entladen worden ist. Außerdem sperrt dieses tiefe Ausgangssignal vom Vorladungsknoten 28PN die Logikschaltung 30L , da diese unter Verwendung eines oder mehrerer n-Kanal-Transistoren gebildet ist, so dass sie keine wahre Gleichung verwirklichen kann. Im Ergebnis wird zwischen dem Vorladungsknoten 30PN und der Masse kein leitender Pfad erzeugt. Mit anderen Worten, da die Logikschaltung 30L durch die Spannung am Vorladungsknoten 28PN gesperrt ist, ist der Entladepfad der Schaltung 30 der Phase 2 unabhängig davon, ob der Entladungstransistor 30DT oder der Entladungsverhinderungstransistor 30DPT ebenfalls gleichzeitig leitend ist, gesperrt. Ferner wird diesbezüglich daran erinnert, dass zwischen CLOCK und das Gate des Vorladungstransistors 28PT drei Serieninverter 32INV1 , 32INV2 und 32INV3 geschaltet sind. Somit gibt es, obgleich CLOCK bei t22 von tief auf hoch übergeht, wenigstens diese Drei-Inverter-Verzögerung, bevor der Vorladungsknoten 28PN steigen kann, so dass es während dieser Verzögerung keine Möglichkeit eines fehlerhaften Anstiegs am Vorladungsknoten 28PN und einer nachfolgenden Entladung der Schaltung 30 der Phase 2 gibt.
  • Bei t22.1 fällt CLOCKF auf einen tiefen Pegel und sperrt dadurch den Entladungsverhinderungstransistor 30DPT . Somit öffnet oder sperrt der Entladungsverhinderungstransistor 30DPT zu diesem Zeitpunkt effektiv den Entladepfad der Schaltung 30 der Phase 2; ferner wird diesbezüglich daran erinnert, dass das CLOCK-Signal bei t22 steigt und dass nach einer Verzögerung zwischen t22 und t22.1 der Vorladungsknoten 28PN als der Ausgang der Schaltung 28 der Phase 1 bedingungslos steigt. Dieses bedingungslos steigende Signal ist ein potenziell durchschaltendes Signal für die Logikschaltung 30L ; da aber der Entladungsverhinderungsüansistor 30DPT zu diesem gleichen Zeitpunkt den Entladepfad der Schaltung 30 der Phase 2 sperrt, verhindert er trotz des möglichen Durchschaltens der Logikschaltung 30L dadurch, dass irgendeine Entladung auftritt. Somit wird noch einmal der richtige Betrieb in der zweiten Stufe unabhängig vom bedingungslosen Anstieg am Ausgang der ersten Stufe sichergestellt.
  • Ausgehend von den vorstehenden Beschreibungen und Darstellungen wird nun eine kurze Diskussion in Verbindung mit 3c gegeben; die das Betriebsbeispiel des invertierenden Haltezeit-Zwischenspeichersystems 26 zeigt, bei dem der Entladepfad der Schaltung 28 der Phase 1 während ihrer Auswertungsphase nicht durchgeschaltet wird. Dementsprechend bestätigt das Folgende, was der erwartete Betrieb eines Systems sein sollte, das komplementär zu einem nicht invertierenden System ist, so dass unten gezeigt wird, dass das Durchschalten des Entladepfads der Schaltung 28 der Phase 1 das Durchschalten der Entladungsphase der Schaltung 30 der Phase 2 verhindert.
  • Nach der durch t20 dargestellten stationären Zeit und vor t21 ist CLOCK hoch, wodurch die Schaltung 28 der Phase 1 in ihre Vorladungsbetriebsphase gebracht und ermöglicht wird, dass die Schaltung 30 der Phase 2 in ihrer Auswer tungsbetriebsphase ist. Somit ist das Ausgangssignal der Schaltung 28 der Phase 1 (d. h. der Vorladungsknoten 28PN ), wie in der fünften Zeile aus 3c gezeigt ist, hoch. Bei t21 geht CLOCK nach tief über und schaltet dadurch die Schaltung 28 der Phase 1 in ihrer Auswertungsphase und die Schaltung 30 der Phase 2 in ihre Vorladungsphase um. Zur Unterstützung der Voraussetzung, dass der Entladepfad der Schaltung 28 der Phase 1 nicht durchgeschaltet ist, wird für das vorliegende Beispiel angenommen, dass die Logikschaltung 28L keine wahre Gleichung verwirklicht. Dementsprechend wird der Vorladungsknoten 28PN nach t21 nicht entladen und bleibt somit wie gezeigt hoch. Außerdem wird angemerkt, dass CLOCKp bei t21 auf hoch übergeht, wodurch der Entladungsverhinderungstransistor 30DPT durchgeschaltet wird.
  • Bei t22 geht CLOCK auf hoch über und schaltet dadurch die Schaltung 28 der Phase 1 in ihre Vorladungsphase um, während ermöglicht wird, dass die Schaltung 30 der Phase 2 in ihrer Auswertungsphase ist. Da der Entladepfad der Schaltung 28 der Phase 1 aber während ihrer vorhergehenden Auswerurgsphase gesperrt worden ist, hat der Vorladungsknoten 28PN seine hohe Ladung aufrecht erhalten und liefert dadurch ein durchschaltendes Eingangssignal an die Logikschaltung 30L . Dementsprechend wird unter der Annahme, dass die Logikschaltung 30L in Reaktion auf das Durchschalten des Eingangssignals eine wahre Gleichung verwirklicht, der Knoten 30N1 nach t22 über die Logikschaltung 30L mit der Masse verbunden. Außerdem wird ebenfalls nach t22 der Entladungstransistor 28DT durch das hohe CLOCK-Signal durchgeschaltet, während der Entladungsverhinderungstransistor 28DPT durch das hohe CLOCKF-Signal durchgeschaltet wird. Im Ergebnis wird der gesamte Entladepfad der Schaltung 30 der Phase 2 erst kurz nach t22 durchgeschaltet, wodurch sich ihr Vorladungsknoten 30PN von seiner hohen Spannung auf Masse entlädt. Schließlich wird angemerkt, dass der Entladungsverhinderungstransistor 30DPT bei t22.1 durch den Tief-Übergang in dem CLOCKF-Signal gesperrt wird, um dadurch den Entladepfad der Schaltung 30 der Phase 2 zu sperren; allerdings ist die Spannung des Vorladungsknotens 30PN bis zu diesem Punkt bereits wie eben beschrieben entladen worden, so dass der Zustand der Schaltung 30 der Phase 2 bis zu diesem Zeitpunkt richtig geändert worden ist.
  • Ausgehend von dem oben Stehenden ist nun für den Fachmann auf dem Gebiet klar, dass das System 26 aus 3a dadurch, dass es die gleichen vier Betriebseigenschaften besitzt, die oben in Bezug auf das System 18 aus 2a dargestellt worden sind, ebenfalls einen invertierenden Haltezeit-Zwischenspeicher schafft; allerdings entsteht ausgehend von der Verwendung eines anderen Knotens als der Ausgang von der ersten Stufe zur zweiten Stufe der Schaltung zwischen den Ausführungsformen ein grundlegender Unterschied. Außerdem wird in Bezug auf das System 26 angemerkt, dass die Verwendung des Vorladungsknotens 28PN als Ausgang der ersten Stufe zwei Inverterverzögerungen beseitigt, die im System 18 von den Invertern 20INV1 , und 20INV2 , auftreten. Dementsprechend ist die Betriebsgeschwindigkeit der Schaltung 28 der Phase 1 schneller als die der Schaltung 20 der Phase 1, was sich somit in eine schnellere Gesamtbetriebsgeschwindigkeit für das System 26 im Vergleich zum System 18 übersetzt.
  • Eine zusätzliche Beobachtung entsteht in Bezug auf das System 26 dadurch, dass daran erinnert wird, dass das Ausgangssignal der Schaltung 28 der Phase 1 vorzugsweise an das Gate desjenigen Transistors, der mit dem untersten Abschnitt des Entladepfads der Schaltung 30 der Phase 2 verbunden ist, d. h. an denjenigen Transistor, dessen Source mit der Masse verbunden ist (d. h an den Transistor 30LT ), übergeben wird. Dieser Verbindungstyp ist dadurch bevorzugt, dass er Ladungsteilungsprobleme zu vermeiden hilft, die ansonsten entstehen könnten, wenn die Schaltung 28 der Phase 1 vorgeladen wird, falls durch das Ausgangssignal der Schaltung 28 der Phase 1 ein anderer Transistor angesteuert wird. Insbesondere gibt die Schaltung 28 der Phase 1 in der bevorzugten Ausführungsform, wenn sie in ihrer Auswertungsphase ist und ihre Logikschaltung 28L nicht leitet, eine hohe Spannung VDD aus, die über die Kapazität effektiv auf VDD gehalten wird. Diese Spannung VDD ist mit dem Gate des Transistors 30LT verbunden, während die Source des Transistors 30LT mit der Masse verbunden ist; somit ist die Gate-Sowce-Spannung des Transistors 30LT gleich VDD, so dass der Transistor 30LT vollständig durchgeschaltet ist. Somit gibt es nachfolgend, wenn die Schaltung 30 der Phase 2 in ihre Auswertungsphase eintritt und falls die anderen Transistoren in ihren Entladepfad durchgeschaltet werden, während der Transistor 30LT bereits von der vorhergehenden Auswertungsphase der Schaltung 28 der Phase 1 vollständig durchgeschaltet worden ist, keine Ladungsteilungsanforderung von dem Ausgang der Schaltung 28 der Phase 1; wenn dagegen der Vorladungsknoten 28PN als Ausgang zu dem Gate eines Transistors verwendet würde, der höher in dem Entladepfad der Schaltung 30 der Phase 2 ist, würde, wenn die Schaltung 30 der Phase 2 mit dem Auswerten dieses höher angeordneten Transistors beginnen würde, dies eine gewisse Ladung zum Einschalten ihres Kanals erfordern, da die Source dieses höher angeordneten Transistors auf einem höheren Potenzial als die Masse schwebend gewesen wäre. Diese Anforderung wird somit dadurch vermieden, dass der Transistor 30LT als der am tiefsten verbundene Transistor in dem Entladepfad der Schaltung 30 der Phase 2 angeordnet wird.
  • Eine letzte Beobachtung entsteht in Bezug auf das System 26 dadurch, dass daran erinnert wird, dass das CLOCKp-Signal mit dem Gate desjenigen Transistors, der in dem höchsten Abschnitt des Entladepfads der Schaltung 30 der Phase 2 verbunden ist, d. h. mit demjenigen Transistor, dessen Drain mit dem Vorladungsknoten 30PN (d. h. mit dem Transistor 30DPT ) verbunden ist, verbunden ist. Genauer ist dieser Transistor während der Vorladungsbetriebsphase der Schaltung 30 der Phase 2 (wie in 3b zwischen t21 und t22 gezeigt ist) eingeschaltet. Im Ergebnis wird der Drain des Entladungsverhinderungstransistors 30DT vorgeladen, wobei er nicht zur Ladungsteilung beiträgt.
  • 3d zeigt ein Prinzipschaltbild eines weiteren erfindungsgemäßen Haltezeit-Zwischenspeichersystems, das allgemein mit 33 bezeichnet ist und das viele gemeinsame Aspekte mit dem erfindungsgemäßen Haltezeit-Zwischenspeichersystem 26 aus 3a besitzt; aus diesem Grund werden dort, wo in den 3a und 3d gleiche Positionen verwendet werden, auch gleiche Bezugszeichen verwendet. Dementsprechend konzentriert sich die folgende Diskussion auf die Unterschiede zwischen den Systemen 26 und 33, so dass der Leser wegen zusätzlicher Einzelheiten, welche Vorrichtungen, Verbindungen und den Betrieb für beiden Systemen 26 und 33 gemeinsame Positionen betreffen, auf die frühere Diskussion verwiesen wird.
  • Nunmehr zu den Unterschieden zwischen den Systemen 26 und 33 übergehend wird angemerkt, dass der Vorladungsknoten 28PN der Schaltung 28 der Phase 1 nicht direkt mit der Schaltung 30 der Phase 2 verbunden ist. Statt dessen ist der Ausgang des Inverters 28INu mit der Schaltung 30 der Phase 2 und insbesondere mit der Source des Entladungstransistors 30DT verbunden. Somit ist das Ausgangssignal der Schaltung 28 der Phase 1 eine Inversion der Vorladungsspannung am Vorladungsknoten 28PN . Allerdings wird weiter angemerkt, dass die Schaltung 30 der Phase 2 nicht in den in 3a gezeigten einzelnen Transistor 30LT enthält. Allerdings ermöglichen die anderen Verbindungen des Systems 33, wie unten veranschaulicht wird, effektiv, dass ein n-Kanal-Transistor 28INVN in der Schaltung 28 der Phase 1 (d. h. des Inverters 28INu) einen Teil der Operationswirkung des einzelnen Transistors 30LT ausführt. Schließlich wird angemerkt, dass 3d die schematischen Einzelheiten des Inverters 28INV , die in 3a nicht gezeigt wurden, zeigt. Diese Einzelheiten umfassen sowohl den n-Kanal-Transistor 28INVN als auch einen p-Kanal-Transistor 28INVP , deren Gates als der Eingang des Inverters 28INV miteinander verbunden sind und deren Drains als der Ausgang des Inverters 28INN miteinander verbunden sind. Ferner ist die Source des n-Kanal-Transistors 28INVN mit VDD verbunden, während die Source des p-Kanal-Transistors 28INVP mit der Masse verbunden ist. Außerdem zeigt die schematische Darstellung aus 3d den p-Kanal-Rückkopplungstransistor 28INVFBP , der durch die obere diagonale Linie in dem Invertersymbol in 3a dargestellt ist und dessen Gate, wie früher diskutiert worden ist, mit dem Ausgang des Inverters 28INV verbunden ist, dessen Source mit VDD verbunden ist und dessen Drain mit dem Eingang des Inverters 28INV verbunden ist.
  • Nachdem der Betrieb des Systems 26 unter Verwendung der Zeitablaufpläne der 3b und 3c früher diskutiert worden ist, ist der vergleichbare Betrieb des Systems 33 ohne zusätzlichen Zeitablaufplan klar. Im Allgemeinen wird mit der Schaltung 28 der Phase 1 und mit der Schaltung 30 der Phase 2, die zwischen der Vorladungs- und der Auswertungsphase wechseln und gegeneinander phasenverschoben sind, nochmals eine invertierende Haltezeit-Zwischenspeicherfunktionalität geschaffen. Allerdings ist der Zustand des Ausgangs der Schaltung 28 der Phase 1 im System 33 wegen der Verwendung des Ausgangs des Inverters 28INV zum Ansteuern der Schaltung 30 der Phase 2 anders. Genauer lädt die Schaltung 28 der Phase 1 in ihrer Vorladungsphase ihren Vorladungsknoten 28PN nochmals auf VDD vor, wobei dieses Signal aber invertiert und an die Schaltung 30 der Phase 2 ausgegeben wird; somit ist das Ausgangssignal der ersten Stufe des Systems 33 in Reaktion auf ihre Vorladungsphase bedingungslos tief. Wie unten veranschaulicht wird, wird allerdings immer noch die Funktionalität eines invertierender Zwischenspeichers geschaffen, da sich der Zustand der zweiten Stufe des Systems 33 in seiner Auswertungsphase nur dann ändert, wenn sich der Zustand der ersten Stufe des Systems 33 während seiner unmittelbar vorhergehenden Auswertungsphase nicht geändert hat. Diese Funktionalität wird unten dadurch bestätigt, dass der Betrieb des Systems 33 zunächst in dem Fall verfolgt wird, wo sich der Zustand seiner ersten Stufe ändert, und zweitens in dem Fall verfolgt wird, in dem sich der Zustand seiner ersten Stufe nicht ändert.
  • Als ein erstes Beispiel wird angenommen, dass sich der Zustand der Schaltung 28 der Phase 1 des Systems 33 während seiner Auswertungsphase ändert, d. h., dass ihr Vorladungsknoten 28PN durch Durchschalten seines Entladepfads entladen wird. Folglich fällt der Vorladungsknoten 28PN auf einen tiefen Wert, wobei dieser tiefe Wert durch den Inverter 28INV invertiert wird, so dass mit der Source des Entladungstransistors 30DT eine hohe Spannung verbunden wird. Nachfol gend geht CLOCK nach hoch über, wobei die Schaltung 30 der Phase 2 des Systems 33 in ihre Auswertungsphase eintritt und zu Beginn dieser Auswertungsphase CLOCKF auf die gleiche Weise wie in 3b gezeigt aktiviert wird. Während dieser Zeit ist somit der Entladungsverhinderungstransistor 30DPT durchgeschaltet. Allerdings wird daran erinnert, dass die hohe Spannung vom Ausgang des Inverters 28INV mit der Source des Entladungstransistors 30DT verbunden ist, so dass VDD sowohl mit dessen Source als auch mit dessen Drain verbunden ist. Im Ergebnis leitet der Entladungstransistor 30DT nicht, so dass sich die Entladungsspannung am Vorladungsknoten 30PN nicht ändert. Angesichts des Vorstehenden erkennt der Fachmann auf dem Gebiet, dass sich der Zustand der Schaltung 30 der Phase 2 während ihrer Auswertungsphase nicht ändern kann, wenn sich der Zustand der Schaltung 28 der Phase 1 während ihrer unmittelbar vorhergehenden Auswertungsphase geändert hat. Dies steht in Übereinstimmung mit dem Betrieb der anderen obenbeschriebenen Ausführungsformen invertierender Haltezeit-Zwischenspeicher.
  • Als ein zweites Betriebsbeispiel des Systems 33 wird angenommen, dass sich der Zustand der Schaltung 28 der Phase 1 während ihrer Auswertungsphase nicht ändert, d. h., dass ihr Vorladungsknoten 28PN nicht entladen wird, da der Entladepfad der Schaltung 28 der Phase 1 nicht durchgeschaltet ist. Folglich bleibt der Vorladungsknoten 28PN auf einem hohen Wert (wie er früher durch den p-Kanal-Rückkopplungstransistor 28INVFBP aufrecht erhalten worden ist), der durch den Inverter 28INV invertiert wird, so dass mit der Source des Entladungstransistors 30DT eine tiefe Spannung verbunden wird. Nachfolgend geht CLOCK nach hoch über, was ermöglicht, dass die Schaltung 30 der Phase 2 des Systems 33 in ihrer Auswertungsphase ist, wobei zu Beginn dieser Auswertungsphase CLOCKF auf die gleiche Weise wie in 3b gezeigt aktiviert wird. Während dieser Zeit ist somit der Entladungsverhinderungstransistor 30DPT durchgeschaltet. Außerdem wird daran erinnert, dass die tiefe Spannung vom Ausgang des Inverters 28INV mit der Source des Entladungstransistors 30DT verbunden ist, der somit eine Gate- Source-Spannung besitzt, die ausreichend hoch ist, um ihn durchzuschalten; eine weitere Betrachtungsmöglichkeit dieser gleichen Operation besteht darin anzumerken, dass der Zustand der Schaltung 28 der Phase 1 so beschaffen ist, dass der n-Kanal-Transistor 28INVN ihres Ausgangsinverters durchgeschaltet ist und dass die Operation das Durchschalten des Entladepfads der Schaltung 30 der Phase 2 abschließt, indem angemerkt wird, dass der n-Kanal-Transistor 28INVN effektiv in diesem Entladepfad ist. Auf jeden Fall ist diese Operation so beschaffen, dass sich die Vorladungsspannung am Vorladungsknoten 30PN ändert. Dementsprechend ändert sich der Zustand der Schaltung 30 der Phase 2 während ihrer Auswertungsphase, wenn sich die Stufe der Schaltung 28 der Phase 1 während ihrer unmittelbar vorhergehenden Auswertungsphase nicht ändert. Somit steht dies nochmals in Übereinstimmung mit dem Betrieb der obenbeschriebenen anderen Ausführungsformen invertierender Haltezeit-Zwischenspeicher.
  • Bei der Gegenüberstellung des Systems 33 aus 3d mit dem System 26 aus 3a sind weitere Beobachtungen bemerkenswert. Insbesondere bei genauer Durchsicht der Prinzipschaltbilder ist klar, dass das System 33 die Funktionalität eines invertierenden Zwischenspeichers mit einem Transistor weniger als das System 26 schafft. Außerdem wird angemerkt, dass das System 26 dadurch, dass es einen Vorladungsknoten der ersten Stufe zum direkten Ansteuern der zweiten Stufe verwendet, zusätzliche Betrachtungen dahin gehend veranlasst, dass die zwei Stufen vorzugsweise verhältnismäßig nahe beieinander liegen, um die Last am Vorladungsknoten 28PN im System 26 nicht zusätzlich zu erhöhen; da die erste Stufe im System 33 das Ausgangssignal eines Inverters (d. h. des Inverters 28INV ) zum Ansteuern der zweiten Stufe anstelle eines Vorladungsknotens verwendet, ist das Ausgangssignal alternativ allerdings robuster, so dass es sich weiter von der zweiten Stufe entfernt befinden kann und tatsächlich außerdem zum Ansteuern zahlreicher Stufen verwendet werden kann. Nochmals weiter entstehen Ladungsteilungsprobleme, wenn der Entladungstransistor 30DT im System 26 in Bezug auf den Knoten 30N1 durchgeschaltet wird, während es im System 33 kein solches Problem gibt, da der p-Kanal-Transistor 28INVP VDD mit der Source des Transistors verbindet, während sein Entladungsverhinderungstransistor 30DPT außerdem VDD mit dem Drain dieses Transistors verbindet, wenn sein Entladungstransistor 30DT durchgeschaltet wird.
  • 4a zeigt ein Prinzipschaltbild eines weiteren erfindungsgemäßen Haltezeit-Zwischenspeichersystems, das allgemein mit 34 bezeichnet ist. In bestimmten Beziehungen ähnelt das System 34 dem System 18 in 2a, wobei für die spätere Diskussion aber erneut in 4a andere Bezugszeichen verwendet wurden, wobei dennoch angenommen wird, dass der Leser mit den früher diskutierten erfindungsgemäßen Ausführungsformen vertraut ist. Übergehend zum System 34 enthalt es links von der vertikalen Strichlinie eine Schaltung 36 der Phase 1, die in einer Phase arbeitet, und rechts von der vertikalen Strichlinie eine Schaltung 42 der Phase 2, die in einer anderen Phase arbeitet. Die Schaltung 36 der Phase 1 besitzt eine Domino-Logikschaltungsstufe, die einen Vorladungstransistor 36PT , einen Vorladungsknoten 36PN , einen ersten Ausgangsinverter 36INV und einen Entladepfad, der sowohl eine Logikschaltung 36L als auch einen Entladungstransistor 36DT enthält, enthält. Aus unten ausführlich geschilderten Gründen enthält die Schaltung 36 der Phase 1 außerdem einen zweiten Ausgangsinverter 38INV . Außerdem enthält die Schaltung 42 der Phase 2 eine Domino-Logikstufe, die einen Vorladungstransistor 42PT , einen Vorladungsknoten 42PN , einen Ausgangsinwerter 42INV und einen Entladepfad, der eine Logikschaltung 42L und einen Entladungstransistor 42DT enthält, enthält. Schließlich wird das Ausgangssignal der Schaltung 36 der Phase 1 vom Inverter 38INV genommen und als ein Eingangssignal mit der Logikschaltung 42L verbunden. Die beiden Logikschaltungen 36L und 42L können zusätzliche Eingangssignale empfangen und so konfiguriert sein, dass sie verschiedene logische Gleichungen verwirklichen.
  • Außerdem enthält das System 34 einen Leiter zum Liefern eines CLOCK-Signals, das über einen Inverter 44 verbunden ist, so dass sein Komplement CLOCK mit dem Gate des Vorladungstransistors 36PT und mit dem Gate des Entladungs transistors 36DT verbunden ist. Außerdem und in Bezug auf die Schaltung 42 der Phase 2 ist das CLOCK-Signal mit dem Gate des Vorladungstransistors 42PT und mit dem Gate des Entladungstransistors 42DT verbunden.
  • Es folgt eine ausführlichere Beschreibung der Verbindungen in der Schaltung 36 der Phase 1. Der Vorladungstransistor 36PT ist vorzugsweise ein p-Kanal-Transistor, der eine Source besitzt, die mit einer Quelle des Systemspannungspegels (z. B. VDD) verbunden ist, der einen Drain besitzt, der mit dem Vorladungsknoten 36PN verbunden ist, und mit dessen Gate wie oben angemerkt das CLOCK -Signal verbunden ist. Der Entladungstransistor 36DT ist vorzugsweise ein n-Kanal-Transistor, dessen Source mit einer tiefen Referenzspannung (z. B. mit der Masse) verbunden, dessen Drain mit einem Knoten 36N verbunden ist und dessen Gate mit dem CLOCK -Signal verbunden ist. Zwischen den Vorladungsknoten 36PN und einen Knoten 36N ist die Logikschaltung 36L geschaltet, wobei vom Vorladungsknoten 36PN über die Logikschaltung 36L und den Entladungstransistor 36DT ein leitender Entladepfad zur Masse gebildet wird, wodurch die Spannung am Vorladungsknoten 36PN entladen wird, wenn eine von der Logikschaltung 36L gebildete logische Gleichung wahr ist und das CLOCK Signal hoch ist. Ferner wird diesbezüglich das entladene Signal invertiert, wenn es am Ausgang des Inverters 36INV ist, da der Vorladungsknoten 36PN als Eingang mit dem Ausgangsinverter 36INV verbunden ist. Wie unten ausführlich geschildert wird, wird dieses Signal durch den zweiten Inverter 38INV weiter modifiziert. Schließlich wird angemerkt, dass der erste Ausgangsinverter 36INV eine kurze diagonale Linie in der oberen Hälfte des Invertersymbols besitzt und somit einen p-Kanal-Transistor enthält, der nach der obenbeschriebenen Art einer Rückkopplung vom Ausgang des Inverters mit seinem Eingang verbunden ist.
  • Bei Betrachtung der Schaltung 42 der Phase 2 enthält sie in verschiedenen Beziehungen Komponenten, die mit jenen vergleichbar sind, die in der Schaltung der zweiten Stufe aus 1 a gezeigt sind. Diesbezüglich enthält die Schaltung 42 der Phase 2 eine Domino-Logikstufe, die einen Vorladungstransistor 42PT , einen Vorladungsknoten 42PN , einen Ausgangsinverter 42INV und einen Entladepfad, der sowohl eine Logikschaltung 42L als auch einen Entladungstransistor 42DT enthält, besitzt. Insbesondere ist der Vorladungstransistor 42PT vorzugsweise ein p-Kanal-Transistor mit einer Source, die mit dem Systemspannungspegel (z. B. VDD ) verbunden ist, mit einem Drain, der mit dem Vorladungsknoten 42PN verbunden ist, und mit einem Gate, das mit dem CLOCK-Signal verbunden ist. Der Entladungstransistor 42DT ist vorzugsweise ein n-Kanal-Transistor, dessen Source mit einer tiefen Referenzspannung (z. B. mit der Masse) verbunden ist, dessen Drain mit einem Knoten 42N verbunden ist und dessen Gate mit dem CLOCK-Signal verbunden ist. Die Logikschaltung 42 ist zwischen den Vorladungsknoten 42PN und einen Knoten 42N geschaltet. Schließlich ist der Vorladungsknoten 42PN weiter mit dem Eingang des Ausgangsinverters 42INV verbunden, der, wie durch kurze diagonale Linien sowohl in der oberen als auch in der unteren Hälfte des Invertersymbols dargestellt ist, sowohl mit einem p-Kanal- als auch mit einem n-Kanal-Rückkopplungstransistor verbunden ist.
  • Als Unterschied zwischen den Ausführungsformen der 2a und 4a wird die Aufmerksamkeit nun ausführlich auf den zweiten Ausgangsinverter 38INV der Schaltung 36 der Phase 1 sowie auf seine Verbindungen mit der Schaltung 42 der Phase 2 gerichtet. Genauer enthält der Ausgangsinverter 38INV einen p-Kanal-Transistor 38PCH , dessen Source mit VDD verbunden ist, dessen Gate mit dem Ausgang des ersten Inverters 36INV verbunden ist und dessen Drain mit einem Knoten 38N1 verbunden ist. Ferner enthält der Ausgangsinverter 38INV einen n-Kanal-Transistor 38NCH dessen Source mit der Masse verbunden ist, dessen Gate mit dem Ausgang des ersten Inverters 36INV verbunden ist und dessen Drain mit einem Knoten 38N2 verbunden ist. Zwischen die Knoten 38N1 und 38N2 ist der Kanal eines Entladungsverhinderungstransistors 38DPT geschaltet, der in der bevorzugten Ausführungsform ein p-Kanal-Transistor ist. Wie unten weiter untersucht wird, wird der Begriff "Entladungsverhinderungstransistor" bei der vorlie genden Ausführungsform wieder verwendet, da der Transistor 38DPT , obgleich er als Teil der Schaltung 36 der Phase 1 enthalten ist, in einer Weise arbeitet, die ein falsches Entladen der Schaltung 42 der Phase 2 verhindert. Das Gate des Entladungsverhinderungstransistors 38DPT ist so verbunden, dass es das gleiche CLOCK-Signal empfängt, das die Schaltung 42 der Phase 2 steuert. Schließlich sind zwei Inverter 40M1 und 40M2 in einer Rückkopplungsschleife verbunden, um eine Spannung am Knoten 38N2 aufrecht zu halten, d. h., der Eingang des Inverters 40M1 ist mit dem Knoten 38N2 verbunden und der Ausgang des Inverters 40M ist mit dem Eingang des Inverters 40M2 verbunden, während der Ausgang des Inverters 40M2 außerdem mit dem Knoten 38N2 verbunden ist.
  • Der Betrieb des Systems 34 ist in bestimmten Beziehungen vergleichbar mit dem, der durch die obenbeschriebenen Zeitablaufpläne erläutert und in den 2b und 3b gezeigt ist und wird nun unter Verwendung der 4b und 4c beschrieben, wobei diese beiden letzteren Figuren die ersten vier Zeilen der 2b und 3b gemeinsam besitzen. Bei der Einführung der letzten zwei Zeilen der 4b und 4c zeigt die fünfte Zeile das Ausgangssignal des ersten Inverters 36INV der Schaltung 36 der Phase 1 und die sechste Zeile das Ausgangssignal des zweiten Inverters 38INV der Schaltung 36 der Phase 1. Es wird angemerkt, dass für das System 34 kein getrenntes CLOCKF-Signal erforderlich ist und somit in 4b kein solches Signal gezeigt ist. Die Gründe für diese Auslassung sowie verschiedene weitere Betriebsaspekte gehen aus der restlichen Diskussion hervor. Schließlich wird der Betrieb des Systems 34 wie bei den früher beschriebenen anderen Ausführungsformen nun für zwei verschiedene Fälle untersucht, wobei der erste Fall in 4b gezeigt ist und ein Betriebsbeispiel darstellt, bei dem der Entladepfad der Schaltung 36 der Phase 1 durchgeschaltet ist, während der zweite Fall in 4c gezeigt ist und ein Betriebsbeispiel darstellt, bei dem der Entladepfad der Schaltung 36 der Phase 1 nicht durchgeschaltet ist.
  • Nunmehr bei Betrachtung des Systems 34, bei dem der Entladepfad der Schaltung 36 der Phase 1 wie in dem Zeitablaufplan aus 4b durchgeschaltet ist, wird angenommen, dass das System 34 bis zum Zeitpunkt t30 in einem stationären Zustand läuft, wobei eine Zeit allgemein von der Mitte von t30 an betrachtet wird. Hier ist die Schaltung 36 der Phase 1 in ihrer Vorladungsbetriebsphase, während die Schaltung 42 der Phase 2 in ihrer Auswertungsbetriebsphase sein kann. Obgleich dies nicht gezeigt ist, gibt die Schaltung 42 der Phase 2 dementsprechend somit in Reaktion auf ihre Auswertung Daten aus.
  • Bei t31 geht das CLOCK-Signal von hoch auf tief über und bringt damit die Schaltung 36 der Phase 1 in ihre Auswertungsphase und die Schaltung 42 der Phase 2 in ihre Vorladungsphase. Bei Betrachtung der ersteren und unter der beispielhaften Voraussetzung, dass die durch die logische Schaltung 36L verwirklichte Logik wahr ist, um das vorliegende Beispiel zu unterstützen, bei dem der Entladepfad der Schaltung 36 der Phase 1 durchgeschaltet ist, zeigt die fünfte Zeile aus 4b, dass das Ausgangssignal des ersten Inverters 36INV nach einer Verzögerung zwischen t31 und t31.1 in Reaktion auf die Entladung der Spannung am Vorladungsknoten 36pN auf ein logisch hohes Signal zu steigen beginnt. Außerdem wird dieses steigende Signal vom ersten Inverter 36INV in den zweiten Inverter 36INV eingegeben, so dass das Ausgangssignal des zweiten Inverters 38INV nach einer Verzögerung zwischen t31.1 und t31.2 auf ein logisch tiefes Signal zu fallen beginnt. Schließlich wird angemerkt, dass das Signal für den Ausgang des zweiten Inverters 38INV vor t31.1 in 4b allgemein nicht gezeigt ist, um die Darstellung zu vereinfachen, wobei für den Fachmann auf dem Gebiet sein Verhalten ausgehend von der späteren Diskussion dieses Signals sowohl bis zu als auch nach t33 leicht klar ist.
  • Bei t32 geht das CLOCK-Signal von tief auf hoch über. Dieser Übergang bringt die Schaltung 36 der Phase 1 in ihre Vorladungsphase, wobei sich der Vorladungsknoten 36PN nach einer Verzögerung zwischen t32 und t32.1 vorzuladen beginnt und das Ausgangssignal vom Inverter 36INV , wie in der fünften Zeile von 4b gezeigt ist, zu steigen beginnt. Außerdem ermöglicht der CLOCK-Übergang t32, dass die Schaltung 42 der Phase 2 in ihrer Auswertungsphase ist.
  • Allerdings wird gleichzeitig das hohe CLOCK-Signal mit dem Gate des Entladungsverhinderungstransistors 38DPT in der Schaltung 36 der Phase 1 verbunden. Somit wird der Entladungsverhinderungstransistor 38DPT gesperrt, wobei das Sperren des Entladungsverhinderungstransistors 38DPT im Ergebnis verhindert, dass der Inverter 38INV ein hohes Signal ausgibt, obgleich das Eingangssignal in den Inverter 38 (d. h. als Ausgangssignal vom Inverter 36INV ) fällt; anders gesagt, wenn das Ausgangssignal der Schaltung 36 der Phase 1 während einer Auswertungsphase der Schaltung 36 der Phase 1 bedingt auf tief fällt, liefert die Ausfihrungsform von 4a anders als die Ausführungsform von 2a kurz nach dem steigenden CLOCK-Übergang kein bedingungslos steigendes Signal. Statt dessen verzögert das Sperren des Entladungsverhinderungstransistors 38DPT wie unten beschrieben bis t33 das bedingungslose Steigen. Tatsächlich ist somit die Invertierungsfunktion des Inverters 38INV während dieser Zeit gesperrt.
  • Bei t33 geht das CLOCK-Signal von hoch auf tief über. Dieser Übergang bringt nochmals die Schaltung 36 der Phase 1 in ihre Auswertungsphase und die Schaltung 42 der Phase 2 in ihre Vorladungsphase. Außerdem schaltet dieser Übergang den Entladungsverhinderungstransistor 38DPT durch und gibt somit die Invertierungsfunktion des Inverters 38INV frei. Somit invertiert der Inverter 38INV kurz nach t33 nochmals das Ausgangssignal des Inverters 36INV , so dass die letzten zwei Zeilen in 4b nach t33 komplementär zueinander sind (wobei für ein Beispiel, bei dem angenommen wird, dass die Schaltung 36 der Phase 1 während ihrer Auswertungsphase nach t33 wieder entladen wird, die fünfte Zeile tief und die sechste Zeile hoch ist). Außerdem ist klar, dass die vorhergehende Operation des Entladungsverhinderungstransistors 38DPT von t33 an in Fällen, in denen in der Schaltung 36 der Phase 1 eine bedingte Entladung stattgefunden hat, während der gesamten folgenden Auswertungsphase der Schaltung 42 der Phase 2 ein Steigen des Ausgangssignals vom Inverter 38INV verhindert. Auf diese Weise verhindert der Entladungsverhinderungstransistor 38DPT somit ein fälschliches Entladen der Schaltung 42 der Phase 2, so dass der Begriff "Entladungsverhinderungstran sistor" für den Transistor ausgehend von seiner Funktionalität nochmals geeignet ist.
  • Nunmehr bei Betrachtung des Betriebs des Systems 34, bei dem der Entladepfad der Schaltung 36 der Phase 1, wie in dem Zeitablaufplan aus 4c gezeigt ist, nicht entladen wird, ist die Schaltung 36 der Phase 1 nach dem stationären Betrieb nach t30 und vor t31 in ihrer Vorladungsbetriebsphase, während die Schaltung 42 der Phase 2 in ihrer Auswertungsbetriebsphase sein kann. Dementsprechend lädt sich der Vorladungsknoten 36PN hoch vor, was durch den Inverter 36INV , wie in der fünften Zeile von 4c gezeigt ist, auf tief invertiert wird und was, wie in der sechsten Zeile von 4c gezeigt ist, weiter auf hoch inveriert wird.
  • Bei t31 geht CLOCK von hoch auf tief über und bringt dadurch die Schaltung 36 der Phase 1 in ihre Auswertungsphase und die Schaltung 42 der Phase 2 in ihre Vorladungsphase. Außerdem schaltet das tiefe CLOCK den Entladungsverhinderungstransistoi 38DPT durch. Wenn daran erinnert wird, dass das Beispiel aus 4c auftritt, wenn der Entladepfad der Schaltung 36 der Phase 1 nicht durchgeschaltet ist (d. h., wenn die von der Logikschaltung 36L verwirklichte Logik falsch ist), schaltet ferner die vom Inverter 36INV ausgegebene tiefe Spannung den p-Kanal-Transistor 38PCH durch, der leitet und VDD an den Knoten 38N1 übergibt, wo es über den Entladungsverhinderungstransistor 38DPT an den Knoten 38N2 , d. h. an den Ausgang des Inverters 38, übergeben wird; im Ergebnis gibt es, wie in der fünften bzw. in der sechsten Zeile aus 4c gezeigt ist, nach t31 weder eine Änderung im Ausgangssignal des Inverters 36INV noch des Inverters 30INV . Außerdem wird angemerkt, dass der mit dem Ausgang des Inverters 36INV verbundene p-Kanal-Rückkopplungstransistor während dieser Zeit dazu dient, am Vorladungsknoten 36PN eine hohe Spannung aufrecht zu erhalten, so dass das Ausgangssignal des ersten Inverters 36INV tief und das Ausgangssignal des zweiten Inverters 38INV hoch bleibt.
  • Bei t32 geht CLOCK von tief auf hoch über und bringt dadurch die Schaltung 36 der Phase 1 in ihre Vorladungsphase, während sie ermöglicht, dass die Schaltung 42 der Phase 2 in ihrer Auswertungsphase ist. Außerdem sperrt das hohe CLOCK den Entladungsverhinderungstransistor 38DPT . Somit gibt der Inverter 36INV weiter ein tiefes Signal an die Gates des p-Kanal-Transistors 38PCH und des n-Kanal-Transistors 38NCH aus, wobei die Invertierungsfunktion dieser zwei Transistoren aber nicht auftritt, da der Entladungsverhinderungstransistor 38DPT gesperrt ist; allerdings wird daran erinnert, dass die Inverter 40M1 und 40M2 in einer Rückkopplungsschleife geschaltet sind, um eine Spannung am Knoten 38N2 aufrecht zu erhalten; somit halten die Inverter 40M1 und 40M2 zu diesem Zeitpunkt die hohe Spannung am Knoten 38N2 aufrecht, da diese Spannung zu diesem Zeitpunkt (wegen des Sperrens des Entladungsverhinderungstransistors 38DPT ) nicht über den p-Kanal-Transistor 38PCH geliefert wird, wobei die aufrecht erhaltene hohe Spannung in der unteren Zeile aus 4c gezeigt ist.
  • Bei t33 geht CLOCK von hoch nach tief über und bringt nochmals die Schaltung 36 der Phase 1 in ihre Auswertungsphase und die Schaltung 42 der Phase 2 in ihre Vorladungsphase. Außerdem sperrt dieser Übergang den Entladungsverhinderungstransistor 38DPT und gibt dadurch nochmals die Invertierungsfunktion des Inverters 38INV frei. Somit übergibt der Entladungsverhinderungstransistor 38DPT , wenn er leitet, die vom bereits durchgeschalteten p-Kanal-Transistor 38INV gelieferte hohe Spannung an den Ausgang des Inverters 38INV und erhält dadurch, wie in der unteren Zeile von 4c gezeigt ist, nach t33 ein hohes Ausgangssignal aufrecht.
  • Ausgehend von dem oben Stehenden ist für den Fachmann auf dem Gebiet klar, dass das System 34 ebenfalls einen invertierenden Haltezeit-Zwischenspeicher schafft. Genauer kann der Vorladungsknoten 42PN in der nächsten darauf folgenden Auswertungsphase der Schaltung 42 der Phase 2 nicht entladen werden, wenn sich der Vorladungsknoten 36PN während einer gegebenen Auswertungs phase der Schaltung 34 der Phase 1 entlädt; somit kann sich der Zustand der zweiten Stufe des Systems 34 während seiner Auswertungsphase nicht ändern, wenn sich während seiner unmittelbar vorhergehenden Auswertungsphase der Zustand seiner ersten Stufe geändert hat. Das Vorstehende veranschaulicht weiter, dass sich der Vorladungsknoten 42PN in der nächsten darauf folgenden Auswertungsphase der Schaltung 42 der Phase 2 entladen kann, wenn sich der Vorladungsknoten 36PN während einer gegebenen Auswertungsphase der Schaltung 36 der Phase 1 nicht entlädt; somit kann sich für das System 34 der Zustand seiner zweiten Stufe während seiner Auswertungsphase nur dann ändern, wenn sich während seiner unmittelbar vorhergehenden Auswertungsphase der Zustand seiner ersten Stufe nicht geändert hat.
  • 4d zeigt ein Prinzipschaltbild eines weiteren erfindungsgemäßen Haltezeit-Zwischenspeichersystems 34', das in vielen Beziehungen das gleiche wie das in 4a gezeigte System 34 ist; tatsächlich ist die Schaltung 36 der Phase 1 in den beiden 4a und 4d völlig gleich, wobei nun die Änderung zwischen den Systemen untersucht und in Bezug auf die Schaltung 42' der Phase 2 gezeigt ist. Genauer enthält die Schaltung 42' der Phase 2 die gleichen Komponenten wie die in 4a gezeigte Schaltung 42 der Phase 2, wobei aber der Ort des durch den Knoten 38N2 angesteuerten Transistors geändert ist. Bei Betrachtung dieser Änderungen ist der Vorladungsknoten 42PN in 4d direkt mit dem Drain des Entladungstransistors 42'DT verbunden, während die Logikschaltung 42L zwischen die Source des Entladungstransistors 42'DT und die Masse geschaltet ist; dementsprechend ist bei kurzer Rückbetrachtung von 4a im Gegensatz dazu in ihrer Implementierung die Source des (nicht explizit gezeigten) Transistors in der Logikschaltung 42L , der durch den Knoten 38N2 angesteuert wird, mit dem Drain des Entladungstransistors 42DT gekoppelt, so dass seine Source auf einem höheren Potenzial als Masse schweben kann, während in 4d die Source eines Transistors 42L1 in der Logikschaltung 42L , der durch den Knoten 38N2 angesteuert wird, direkt mit der Masse verbunden ist. Um den geänderten Ort dieses angesteuerten Transistors weiter zu veranschaulichen, ist die Logikschaltung 42L au ßerdem erweitert, um ein Beispiel einer tatsächlichen Logikschaltung zu zeigen, die einen Transistor 42L1 und ferner zwei zusätzliche n-Kanal-Transistoren 42L2 und 42L3 enthält, deren Sources mit dem Drain des Transistors 42L1 verbunden sind und deren Drains mit der Source des Entladungstransistors 42'DT verbunden sind. Aus Referenzgründen ist der Transistor 42L2 in der Weise gezeigt, dass er ein Eingangssignal IN1 empfängt, während der Transistor 42L3 in der Weise gezeigt ist, dass er ein Eingangssignal IN2 empfängt.
  • Der Betrieb des Systems 34' ist allgemein der gleiche wie der des Systems 34, so dass der Leser wegen weiterer Einzelheit auf die frühere Diskussion verwiesen wird; allerdings ist die Beachtung des Betriebseffekts erwähnenswert, der sich aus dem Ort des Transistors 42L1 ergibt. Um diesen Betriebseffekt zu erkennen, wird die Aufmerksamkeit aber zurück auf das System 34 aus 4a gelenkt. Genauer wird in einem besonderen Fall angenommen, dass die Schaltung 36 der Phase 1 in ihrer Auswertungsphase ist und sich nicht entlädt, während die Schaltung 42 der Phase 2 in ihrer Vorladungsphase ist. Aus der früheren Diskussion ist klar, dass der Knoten 38N2 zu dieser Zeit hoch ist. Ferner werden verschiedene Knoten in dieser Schaltung wegen des Vorladens der Schaltung 42 der Phase 2 auf eine höhere Spannung als Masse vorgeladen bzw. können sie auf eine höhere Spannung als Masse vorgeladen werden. Nachfolgend wird angenommen, dass die Schaltung 36 der Phase 1 auf ihre Vorladungsphase umschaltet, während die Schaltung 42 der Phase 2 auf ihre Auswertungsphase umschaltet. Zunächst wird daran erinnert, dass der Inverter 40M2 den Knoten 38N2 in diesem Fall anfangs hoch hält; allerdings ist dies ein verhältnismäßig schwach aufrecht erhaltener Zustand, der sich aus den erforderlichen Größenbetrachtungen fiür die Implementierung einer betriebsfähigen Schaltung ergibt. Zweitens wird angemerkt, dass, wenn der Transistor in der Logikschaltung 42L , der durch den Knoten 38N2 angesteuert wird, die Auswertung auszuführen beginnt, die schwebende Source-Spannung von diesem Transistor zum Gate dieses Transistors rückgekoppelt werden kann und dadurch die Spannung am Knoten 38N2 , der dieses Gate ansteuert, herabgezogen werden kann. Natürlich kann der Inverter 40M2 so arbeiten, dass er diesen Effekt des He rabziehens überwindet, wobei aber dennoch eine kleine Signaländerung beobachtet werden kann; tatsächlich kann dieser Effekt des Herabziehens im ungünstigsten Szenario den Zustand der Inverterkombination 40M1 und 40M2 kippen.
  • Ausgehend von dem Vorstehenden wird die Aufmerksamkeit nun auf 4d und ihr System 34' gerichtet. Im Fall des Systems 34' ist zu sehen, dass der Transistor, der Teil der durch die Schaltung 42' der Phase 2 verwirklichten logischen Gleichung ist und durch den Knoten 38N2 angesteuert wird, vorzugsweise als der unterste verbundene Transistor in dem Entladepfad zwischen dem Vorladungsknoten 42PN und der Masse angeordnet ist, d. h. die Source des Transistors 42L1 ist direkt mit der Masse verbunden. Im Ergebnis wird bestätigt, dass die Source des Transistors 42L1 während der Vorladungsphase der Schaltung 42 der Phase 2 notwendig auf Masse verbleibt, wenn nun das Beispiel des vorstehenden Absatzes während des gesamten Betriebs des Systems 34' verfolgt wird. Dementsprechend gibt es keine Rückkopplung einer Spannung über der Masse von der Source des Transistors 42L1 zu seinem Gate, wenn der Transistor 42L1 nachfolgend die Auswertung auszuführen beginnt, und somit, wie oben mit Bezug auf das System 34 beschrieben wurde, keine zusätzliche Last am Knoten 38N2 . Aus dem Obigen ist für den Fachmann auf dem Gebiet somit klar, dass es in vielen Fällen bevorzugt sein kann, dass der durch den Knoten 38N2 angesteuerte Transistor als der am tiefsten verbundene Transistor in dem Entladepfad der Schaltung 42' der Phase 2 angeordnet ist. Natürlich ist ein solcher Zugang nur dann möglich, wenn die Logikschaltung 42L wenigstens einen Transistor enthält, der nicht zu anderen Transistoren parallel geschaltet ist, wobei dieser eine Transistor daraufhin durch den Knoten 38N2 angesteuert werden kann und wie in 4d gezeigt angeordnet sein kann.
  • Die vorstehenden Ausführungsformen haben beispielhaft verschiedene Ausführungsformen invertierender Zwischenspeicher gezeigt, bei denen die Entladepfade beider Stufen in dem invertierenden Zwischenspeichersystem über Transistoren vom gleichen Leitfähigkeitstyp und insbesondere über n-Kanal-Transisto ren führen; allerdings zeigt 5a ein invertierendes Zwischenspeichersystem 50 mit zwei Stufen, die in verschiedenen Phasen arbeiten, wobei aber in 5a eine Stufe einen Entladepfad über Transistoren von einem ersten Leitfähigkeitstyp (z. B. n-Kanal) besitzt, während eine weitere Stufe einen Pfad über Transistoren eines zweiten und komplementären Leitfähigkeitstyps (z. B. p-Kanal) besitzt. Übergehend zum System 50 trennt allgemein eine vertikale Strichlinie die Stufen, wobei bei Betrachtung der linken Seite von der vertikalen Strichlinie die erste Stufe liegt, die mit zwei Ausnahmen die gleiche wie die des Systems 18 aus 2a ist, so dass sie als Schaltung 20 der Phase 1 identifiziert ist und die gleichen anderen Bezugszeichen verwendet, wie sie in 2a verwendet werden. Die zwei Ausnahmen sind: (1) beide Stufen werden direkt durch CLOCK getaktet, so dass der Inverer 24 aus 2a entfernt ist; und (2) der Vorladungsknoten 20PN ist lediglich über einen einzelnen Inverer 20INV1 mit der zweiten Stufe des invertierenden Zwischenspeichers verbunden, so dass es keinen zweiten Inverter 20INV2 gibt, wie er im System 18 aus 2a vorhanden ist. Die zweite Stufe des invertierenden Zwischenspeichersystems 50 ist als Schaltung 52 der Phase 2 identifiziert und wird unten ausführlich beschrieben.
  • Bei Betrachtung der rechten Seite von der vertikalen Linie in 5a ist die Schaltung 52 der Phase 2 gezeigt, die einen Vorladungstransistor 52PT , einen Vorladungsknoten 52PN , einen Ausgangsinverter 52INV und einen Entladepfad, der eine Logikschaltung 52L , einen Entladungstransistor 52DT und einen Entladungsverhinderungstransistor 52DPT enthält, enthält. Insbesondere ist der Vorladungstransistor 52PT für diese Vorrichtungen und ihre Verbindungen ein n-Kanal-Transistor und somit im Vergleich zu dem p-Kanal-Vorladungstransistor 20PT der Schaltung 20 der Phase 1 von einem komplementären Leitfähigkeitstyp. Der Vorladungstransistor 52PT besitzt eine Source, die mit der Masse verbunden ist, einen Drain, der mit dem Vorladungsknoten 52PN verbunden ist, und ein Gate, das direkt mit CLOCK verbunden ist. CLOCK ist außerdem mit dem Gate des Entladungstransistors 52DT verbunden, der im Vergleich zu dem n-Kanal-Entla dungstransistor 20DT der Schaltung 20 der Phase 1 von einem komplementären Leitfähigkeitstyp und somit ein p-Kanal-Transistor ist. Die Source des Entladungstransistors 52DT ist mit VDD verbunden, während sein Drain mit der Logikschaltung 52L verbunden ist. Wie die Logikschaltungen in den früheren Ausführungsformen kann die Logikschaltung 52L einen oder mehrere Transistoren zur Verwirklichung einer oder mehrerer Gleichungen enthalten, wobei sie ein Eingangssignal von der ersten Stufe des Systems (d. h. von der Schaltung 20 der Phase 1) erhält; allerdings ist ein bemerkenswerter Unterschied für die vorliegende Ausführungsform, dass der eine oder die mehreren Transistoren in der Logikschaltung 52L in Bezug auf jene in der Logikschaltung 20L der Schaltung 20 der Phase 1 von einem komplementären Leitfähigkeitstyp sind; somit ist die Logikschaltung 52L unter Verwendung eines oder mehrerer p-Kanal-Transistoren gebildet, da die Logikschaltung 20L unter Verwendung eines oder mehrerer n-Kanal-Transistoren gebildet ist. Zur Vervollständigung des Entladepfads der Schaltung 52 der Phase 2 ist die Logikschaltung 52L mit der Source des Entladungsverhinderungstransistors 52DPT verbunden, dessen Drain mit dem Vorladungsknoten 52PN verbunden ist und dessen Gate in der Weise verbunden ist, dass es CLOCKp empfängt; außerdem ist der Entladungsverhinderungstransistor 52DPT , da er ein Teil des Entladepfads der Schaltung 52 der Phase 2 ist, ebenfalls ein p-Kanal-Transistor. Der Eingang eines Inverters 52INV ist mit dem Vorladungsknoten 52PN verbunden und liefert das Ausgangssignal für die Schaltung 52 der Phase 2. Schließlich kann CLOCKF für das System 50, obgleich es, wie aus der folgenden Diskussion des Betriebs des Systems 50 weiter klar ist, auf komplementäre Weise übergehen sollte, auf die gleiche Weise wie früher bei vorhergehenden Ausführungsformen beschrieben erzeugt werden.
  • Anhand des Zeitablaufplans aus 5b wird nun der Betrieb des Systems 50 dargestellt, wobei er weiter ausgehend von den vergleichbaren Aspekten zwischen ihm und den früheren Ausführungsformen klar ist. Zu Beginn wird angemerkt, dass 5b den Betrieb des Systems 50 in einem Fall zeigt, in dem der Entlade pfad der Schaltung 20 der Phase 1 durchgeschaltet ist und dadurch den Vorladungsknoten 20PN entlädt, d. h., 5b zeigt das Beispiel, in dem sich der Zustand der ersten Stufe des Systems 50 ändert. Nunmehr bei Betrachtung der in 5b gezeigten Signale zeigt die obere Zeile CLOCK, wobei angemerkt wird, dass sein Komplement nicht gezeigt hat, da es im System 50 nicht verwendet wird. Die zweite, dritte und vierte Zeile sind dieselben, wie sie jeweils in der dritten, vierten und fünften Zeile aus 2b gezeigt sind. Die untere Zeile zeigt CLOCKF, das aus Gründen, die unten klarer werden, komplementär zu dem in
  • 2b gezeigten Signal CLOCKp ist.
  • Zu den spezifischen Signalen in 5b übergehend ist CLOCK nach einer Zeit t40, die einen stationären Betrieb des Systems 50 darstellt, und vor t41 tief, wodurch es die Schaltung 20 der Phase 1 in ihre Vorladungsphase bringt und ermöglicht, dass die Schaltung 52 der Phase 2 in ihrer Auswertungsphase ist. Die Vorladungsphase der Schaltung 20 der Phase 1 lädt ihren Vorladungsknoten 20PN auf ein hohes Potenzial vor, wobei dieses Signal invertiert wird, so dass der Inverter 20INV1 , wie in der vierten Zeile aus 5b gezeigt ist, ein tiefes Signal ausgibt.
  • Bei t41 geht CLOCK von hoch nach tief über und bringt dadurch die Schaltung 20 der Phase 1 in ihre Auswertungsphase und die Schaltung 52 der Phase 2 in ihre Vorladungsphase. Unter Erinnerung daran, dass 5b das Beispiel einer Zustandsänderung für die Schaltung 20 der Phase 1 zeigt, wird angenommen, dass während ihrer Auswertungsphase eine Bedingung gemäß einer durch die Logikschaltung 20L gelieferten logischen Gleichung erfüllt ist, so dass über die Logikschaltung 20L ein leitender Pfad gebildet wird. Da der Entladungstransistor 20DT zu diesem Zeitpunkt ebenfalls durchgeschaltet wird, entlädt der Vorladungsknoten 20PN seine hohe Spannung zur Masse. Dementsprechend steigt das Ausgangssignal des Inverters 20INV1 nach einer Verzögerung zwischen t41 und t41.1 und in Reaktion auf die Entladungsspannung von tief auf hoch. In Bezug auf die Schaltung 50 der Phase 2 wird angemerkt, dass sie wegen ihrer Transistoren vom kom plementären Leitfähigkeitstyp während ihrer Vorladungsphase ihren Vorladungsknoten 52PN zur Masse entlädt; somit erfolgt in diesem Fall ein "Vorladen" einer Konfiguration vom komplementären Leitfähigkeitstyp auf ein verhältnismäßig tiefes Potenzial, d. h. auf die Spannung, die während der Vorladungsphase der Schaltung 52 der Phase 2 mit dem Vorladungsknoten 52PN gekoppelt ist, während ein "Entladen" stattfindet, falls dieses Vorladungspotenzial der Masse im Folgenden auf ein verhältnismäßig hohes Potenzial (z. B. VDD) geändert wird. Schließlich wird angemerkt, dass CLOCKp aus Gründen, die unten klarer werden, bei t41 auf tief übergeht.
  • Bei t42 geht CLOCK von tief nach hoch über und bringt dadurch die Schaltung 20 der Phase 1 in ihre Vorladungsphase und ermöglicht, dass die Schaltung 52 der Phase 2 in ihrer Auswertungsphase ist. Die Vorladungsphase der Schaltung 20 der Phase 1 lädt nochmals ihren Vorladungsknoten 20PN auf eine hohe Spannung auf, so dass das Ausgangssignal des Inverters 20INV1 nach einer zwischen t42 und t42.1 dargestellten Haltezeit nochmals bedingungslos auf einen tiefen Wert zurückkehrt. Es wird angemerkt, dass das Ausgangssignal der Schaltung 20 der Phase 1 während der Haltezeit zwischen t42 und t42.1 hoch ist; allerdings gibt dieses hohe Signal die Schaltung 52 der zweiten Phase nicht frei, da die Logikschaltung 52L , die dieses hohe Signal als Eingangssignal empfängt, unter Verwendung eines oder mehrerer p-Kanal-Transistoren gebildet ist. Da der Entladungstransistor 52DT der Schaltung 52 der Phase 2 durchgeschaltet ist, wird ihr Entladepfad im Ergebnis nicht in seiner Gesamtheit durchgeschaltet, so dass es keine Zustandsänderung in dieser zweiten Stufe des Systems 50 gibt, obgleich die Schaltung 52 der Phase 2 in ihrer Auswertungsphase ist. Dementsprechend ist für den Fachmann auf dem Gebiet nochmals klar, dass die Funktionalität eines invertierenden Haltezeit-Zwischenspeichers geschaffen wird, da eine Änderung im Zustand in der ersten Stufe während ihres Auswertungszustands verhindert, dass sich während ihres unmittelbar folgenden Auswertungszustands der Zustand der zweiten Stufe ändert.
  • Bei t42.1 steigt CLOCKF, wobei das Ausgangssignal des Inverters 20INV1 in Reaktion auf das Vorladen des Vorladungsknotens 20PN seinen Übergang nach unten beginnt. In Bezug auf den Anstieg in CLOCKp wird angemerkt, dass er den Entladungsverhinderungstransistor 52DPT sperrt, da dieser Transistor ein p-Kanal-Transistor ist. Somit sperrt das Sperren eines Entladungsverhinderungstransistors wie bei früheren Ausführüngsformen nochmals den Entladepfad einer Domino-Logikstufe. Da das Ausgangssignal des Inverters 20INV1 bedingungslos auf einen tiefen Pegel fällt, schaltet dieser tiefe Pegel ferner einen p-Kanal-Transistor in der Logikschaltung 52L durch, so dass die Logikschaltung 52L in Reaktion auf dieses tiefe Signal einen Pfad vom Drain des Entladungstransistors 52DT zur Source des Entladungsverhinderungstransistors 52DPT durchschalten kann; da der Entladungsverhinderungstransistor 52DPT gleichzeitig oder etwa gleichzeitig gesperrt wird, gibt es aber keine Änderung im Zustand der Schaltung 52 der Phase 2.
  • Ausgehend von der vorstehenden Beschreibung des Systems 50 sowie von der Erkenntnis seiner zu früheren Ausführungsformen vergleichbaren Aspekte können einige zusätzliche Beobachtungen gemacht werden. Als eine Beobachtung kann von der früheren Diskussion und ohne zusätzliche Zeitablaufpläne der entgegengesetzte Fall von 5b, d. h. der Fall, in dem sich der Zustand der Schaltung 20 der Phase 1 nicht ändert, zusammenfassend untersucht werden. In diesem Fall bleibt das Ausgangssignal des Inverters 20INV1 tief und schaltet den p-Kanal-Transistor bzw. die p-Kanal-Transistoren der Logikschaltung 52L potenziell durch. Dementsprechend kann sich der Zustand der Schaltung 52 der Phase 2 nur dann ändern, wenn sich der Zustand der Schaltung 20 der Phase 1 nicht ändert. Obgleich das System 50 eine erste Stufe, die einen Entladepfad über n-Kanal-Transistoren besitzt, und eine zweite Stufe, die einen Entladepfad über p-Kanal-Transistoren besitzt, zeigt, würde eine nochmals weitere Ausführungsform als eine weitere Beobachtung diese Vorrichtungstypen umkehren, wodurch ein invertierendes Zwischenspeichersystem geschaffen wird, bei dem die erste Stufe einen Entladepfad über p-Kanal-Transistoren und die zweite Stufe einen Entladepfad über n-Kanal-Transistoren besitzt. Als eine nochmals weitere Beobachtung haben die obigen Ausführungsformen eine Vorladung auf VDD (z. B. für einen n-Kanal-Vorladungstransistor) oder auf Masse (z. B. für einen p-Kanal-Vorladungstransistor) und eine Entladung auf Masse (z. B. für einen n-Kanal-Vorladungstransistor) oder auf VDD (z. B. für einen p-Kanal-Vorladungstransistor) gezeigt. Allerdings könnten die Vorladungs- und Entladungspotenziale selbstverständlich andere Pegel sein, wobei der Akt des Vorladens selbstverständlich einen Pfad zu dem Vorladungsknoten durchschaltet, so dass er auf ein erstes Potenzial geladen wird, während der Akt des Entladens einen anderen Pfad (d. h. den Entladepfad) zu dem Vorladungsknoten durchschaltet, so dass sein Potenzial auf ein zweites und anderes Potenzial geändert wird.
  • Nachdem zahlreiche Ausführungsformen dargestellt und weitere Abwandlungen davon diskutiert worden sind, ist es nun lehrreich zu beobachten, dass die vorliegenden erfindungsgemäßen Ausführungsformen, obgleich sie in Bezug auf Vorrichtungstypen und Konfigurationen voneinander abweichen, verschiedene gemeinsame Eigenschaften besitzen, während erkannt wird, dass diese Eigenschaften auf verschiedene Weisen erzielt werden. Diese Eigenschaften zusammen mit einigen Beispielen sind wie folgt:
    • (1) Der Zustand der zweiten Stufe reagiert auf den Vorladungsknoten der ersten Stufe, wobei die Reaktionsmöglichkeit entweder durch eine direkte Verbindung oder über verschiedene Schaltungsanordnungen erfolgen kann. Zum Beispiel ist im System 26 (3a) eine direkte Verbindung des Vorladungsknotens der ersten Stufe gezeigt, während von verschiedenen anderen Beispielen wie etwa vom System 18 (2a) und vom System 33 (3d) über zwei Inverter und vom System 34 (4a), das eine Verbindung über zwei Inverer zeigt, wobei der zweite Inverter wahlweise gesperrt wird, und vom System 50 (5a), das eine Verbindung über einen einzelnen Inverter zeigt, eine indirekte Verbindung gezeigt ist.
    • (2) Während seiner Vorladungsphase lädt der Vorladungsknoten der ersten Stufe seinen Vorladungsknoten bedingungslos auf eine erste Spannung auf. Beispielsweise ist im System 18 (2a), im System 26 (3a), im System 33 (3d) und im System 34 (4a) eine Vorladungsspannung gleich VDD gezeigt, während durch Umkehren der Transistorleitfähigkeitstypen im System 50 (5a) eine Vorladungsspannung von Masse verwirklicht werden könnte.
    • (3) Der Vorladungsknoten der ersten Stufe ändert während seiner Auswertungsphase bedingt seinen Zustand auf eine zweite Spannung (siehe alle Ausführungsformen).
    • (4) Falls die bedingte Änderung während der Auswertungsphase der ersten Stufe stattfindet, bewirkt sie während der unmittelbar folgenden Auswertungsphase der zweiten Stufe keine Zustandsänderung in der zweiten Stufe (siehe alle Ausführungsformen).
    • (5) Der Zustand der zweiten Stufe kann sich während ihrer Auswertungsphase nur dann ändern, wenn sich während ihrer unmittelbar vorhergehenden Auswertungsphase der Zustand der ersten Stufe nicht geändert hat (siehe alle Ausführungsformen).
    • (6) Vorzugsweise enthält jede Ausführungsform eine Entladungsverhinderungsstruktur, die verhindert, dass sich in Reaktion auf die bedingungslose Rückkehr des Vorladungsknotens der ersten Stufe auf die Vorladungsspannung der Zustand der zweiten Stufe ändert. Ein Zugang besteht darin, in den Entladepfad der zweiten Stufe einen Entladungsverhinderungstransistor aufzunehmen, wie er im System 18 (2a), im System 26 (3a), im System 33 (3d), im System 34 (4a) und im System 50 (5a) gezeigt ist. Ein weiterer Zugang besteht darin, in die Ausgangsschaltungsanordnung der ersten Stufe einen Entladungsverhinderungstransistor aufzunehmen, wie es im System 34 (4a) gezeigt ist.
  • Als letzter Punkt wird angemerkt, dass die obenbeschriebenen Systeme dahingehend vereinfacht worden sind, dass jedes lediglich einen einzelnen Entladepfad in der zweiten Stufe zeigt; allerdings kann die zweite Stufe (und die erste Stufe) in vielen tatsächlichen Implementierungen Teil eines größeren Schaltungsnetzes sein und die zweite Stufe diesbezüglich weitere Entladepfade enthalten, die in dem vorliegenden Dokument nicht gezeigt sind, da diese weiteren Entladepfade der Steuerung anderer Eingangssignale unterliegen, die nicht mit den in diesem Dokument gezeigten ersten Stufen in Beziehung stehen. Somit gelten die Aspekte der oben diskutierten bevorzugten nicht invertierenden Zwischenspeicher insofern, als die Beziehung zwischen der zweiten Stufe in Reaktion auf die Entladung oder deren Fehlen der ersten Stufe ausführlich geschildert ist; falls die zweite Stufe zusätzliche Entladepfade enthält, kann allerdings selbstverständlich jeder dieser Pfade durch andere Schaltungen und unabhängig vom Betrieb der oben gezeigten ersten Stufen durchgeschaltet werden. Dementsprechend könnte sich, wenn einer oder mehrere dieser zusätzlichen Entladepfade durchgeschaltet werden, die zweite Stufe selbst dann entladen, wenn die in den vorhergehenden Figuren gezeigte erste Stufe ebenfalls entladen wird; allerdings erfolgt die Entladung der zweiten Stufe in diesem Fall nicht in Reaktion auf die Aktivität der oben gezeigten und beschriebenen ersten Stufe, sondern wird statt dessen durch eine andere Schaltung bestimmt, die für das obenbeschriebene Verhalten des nicht invertierenden Zwischenspeichers nicht von Belang ist.
  • Aus dem oben Stehenden ist klar, dass die obigen Ausführungsformen zahlreiche Vorteile gegenüber dem Stand der Technik schaffen. Beispielsweise wird die Funktionalität eines invertierenden Haltezeit-Zwischenspeichers geschaffen, der somit einen zu den Haltezeit-Zwischenspeichern des Standes der Technik komplementären Betrieb liefern kann. Als ein weiteres Beispiel umfassen die vorliegenden Ausführungsformen einen breiten Bereich von Beispielen, wie sie von den verschiedenen Figuren sowie von den zusätzlichen Aussagen, die auch weitere Beispiele darstellen, gezeigt sind. Außerdem sind für den Fachmann auf dem Gebiet weitere alternative Implementierungen der vorliegenden Ausführungsformen klar. Obgleich in den vorliegenden Ausführungsformen lediglich zwei Phasen gezeigt sind, könnten alternative Implementierungen beispielsweise mehrere Phasen enthalten, wobei jede aufeinander folgende Phase die Auswertung phasenverschoben in Bezug auf die vorhergehende Phase ausführt. Tatsächlich kann der Fachmann auf dem Gebiet das Obige leicht auf nochmals weitere Ausführungsformen anwenden, die oben nicht genau gezeigt sind. Obgleich die vorliegenden Ausführungsformen ausführlich beschrieben worden sind, können an den oben dargestellten Beschreibungen folglich verschiedene Ersetzungen, Abwandlungen oder Änderungen vorgenommen werden, ohne von dem erfindungsgemäßen Umfang, der durch die im Folgenden dargestellten Ansprüche definiert ist, abzuweichen.

Claims (13)

  1. Domino-Logikschaltung, mit einer Domino-Logikschaltung (20) erster Phase, die in einer Vorladungsphase und in einer Auswertungsphase betreibbar ist, wobei die Domino-Logikschaltung (20) erster Phase einen Vorladungsknoten (20PN ) umfaßt, der so betreibbar ist, daß er Zustände ändert; und einer Domino-Logikschaltung (22) zweiter Phase, die in einer Vorladungsphase und einer Auswertungsphase betreibbar ist, wobei die Vorladungsphase und die Auswertungsphase der Domino-Logikschaltung (20) erster Phase in bezog auf die Vorladungsphase und eine Auswertungsphase der Domino-Logikschaltung (22) zweiter Phase phasenverschoben sind und wobei die Domino-Logikschaltung (22) zweiter Phase einen Vorladungsknoten (22pN) umfaßt, der so betreibbar ist, daß er in Reaktion auf die Zustände der Domino-Logikschaltung (20) erster Phase Zustände ändert; wobei sowohl die Domino-Logikschaltung (20) erster Phase als auch die Domino-Logikschaltung (22) zweiter Phase ferner umfassen: eine Kopplungsvorrichtung (20PT , 22PT ), die, wenn sie leitend ist, den Vorladungsknoten (20PN , 22PN ) während einer Vorladungsphase mit einer Vorladungsspannung (VDD ) koppelt; und einen Entladepfad (20L , 20DT ; 22L , 22DPT , 22DT ), der mit dem Vorladungsknoten (20PN , 22PN ) verbunden ist und dann, wenn er leitet, den Vorladungsknoten (20PN , 22PN ) während der Auswertungsphase mit einer von der Vorladungsspannung (VDD) verschiedenen Spannung koppelt, wobei der Entladepfad (20L , 20DT ; 22L , 22DPT , 22DT ) eine Logikschaltungsanordnung (20L , 22L ) umfaßt; wobei die Domino-Logikschaltung (20) erster Phase so betreibbar ist, daß der Vorladungsknoten (20PN ) der Domino-Logikschaltungen (20) erster Phase während der Vorladungsphase der Domino-Logikschaltung (20) erster Phase auf einen ersten Zustand geladen wird, wobei der Vorladungsknoten (20PN ) der Domino-Logikschaltung (20) erster Phase während der Auswertungsphase der Domino-Logikschaltung (20) erster Phase bedingt zu einem zweiten Zustand wechselt; wobei die Domino-Logikschaltung (22) zweiter Phase so betreibbar ist, daß sich der Zustand des Vorladungsknotens (22PN ) der Domino-Logikschaltung (22) zweiter Phase in der Auswertungsphase der Domino-Logikschaltung (22) zweiter Phase und in Reaktion auf die Domino-Logikschaltung (20) erster Phase nur dann ändern kann, wenn sich der Zustand des Vorladungsknotens (20PN ) der Domino-Logikschaltung (20) erster Phase in einer unmittelbar vorhergehenden Auswertungsphase der Domino-Logikschaltung (20) erster Phase nicht geändert hat; dadurch gekennzeichnet, daß: die Domino-Logikschaltung (22) zweiter Phase ferner so betreibbar ist, daß sich der Zustand des Vorladungsknotens (22PN ) der Domino-Logikschaltung (22) zweiter Phase in der Auswertungsphase der Domino-Logikschaltung (22) zweiter Phase in Reaktion auf die Domino-Logikschaltung (20) erster Phase nicht ändern kann, wenn sich der Zustand des Vorladungsknotens der Domino-Logikschaltung (20PN ) erster Phase in einer unmittelbar vorhergehenden Auswertungsphase der Domino-Logikschaltung (20) erster Phase geändert hat; und die Domino-Logikschaltung ferner eine Schaltungsanordnung (22DPT ) umfaßt, die verhindert, daß sich der Zustand des Vorladungsknotens (22PN ) der Domino-Logikschaltung (22) zweiter Phase in Reaktion darauf, daß der Vorladungsknoten (20pN ) der Domino-Logikschaltung (20) erster Phase während der Vorladungsphase der Domino-Logikschaltung (20) erster Phase auf den ersten Zustand geladen wird, ändert.
  2. Domino-Logikschaltung nach Anspruch 1, bei der die Domino-Logikschaltung erster Phase ferner umfaßt: einen ersten Inverter, wovon ein Eingang mit dem Vorladungsknoten der Domino-Logikschaltung erster Phase verbunden ist; und einen zweiten Inverter, wovon ein Eingang mit einem Ausgang des ersten Inverters verbunden ist und der einen Ausgang besitzt.
  3. Domino-Logikschaltung nach Anspruch 3, bei der die Logikschaltungsanordnung der Domino-Logikschaltung zweiter Phase einen Eingang umfaßt, der mit dem Ausgang des zweiten Inverters gekoppelt ist.
  4. Domino-Logikschaltung nach Anspruch 2 oder Anspruch 3, bei der der Ausgang des zweiten Inverters so betreibbar ist, daß er die Zustände während der Auswertungsphase der Domino-Logikschaltung zweiter Phase nicht bedingt ändert.
  5. Domino-Logikschaltung nach einem vorhergehenden Anspruch: bei der der Entladepfad der Domino-Logikschaltung zweiter Phase einen Entladungsverhinderungstransistor umfaßt, wovon ein Gate so gekoppelt ist, daß es ein Steuersignal empfängt.
  6. Domino-Logikschaltung nach Anspruch 5, wenn abhängig von einem der Ansprüche 2 bis 4: bei der das Steuersignal in der Lage ist, den Entladepfad der Domino-Logikschaltung zweiter Phase zu öffnen, nachdem die Domino-Logikschaltung zweiter Phase eine Auswertung ausgeführt hat und nicht später als etwa zu dem Zeitpunkt, zu dem der Ausgang des zweiten Inverters seinen Zustand während der Auswertungsphase der Domino-Logikschaltung zweiter Phase bedingungslos ändert.
  7. Domino-Logikschaltung nach Anspruch 6, bei der das Steuersignal so betreibbar ist, daß es den Entladungsverhinderungstransistor während eines Abschnitts der Auswertungsphase der Domino-Logikschaltung zweiter Phase durchschaltet.
  8. Domino-Logikschaltung nach Anspruch 1, bei der die Logikschaltungsanordnung der Domino-Logikschaltung zweiter Phase einen Eingang umfaßt, der mit dem Vorladungsknoten der Domino-Logikschaltung erster Phase gekoppelt ist.
  9. Domino-Logikschaltung nach Anspruch 8: bei der der Vorladungsknoten der Domino-Logikschaltung erster Phase so betreibbar ist, daß er Zustände während der Auswertungsphase der Domino-Logikschaltung zweiter Phase bedingungslos ändert; wobei der Entladepfad der Domino-Logikschaltung zweiter Phase einen Entladungsverhinderungstransistor umfaßt, wovon ein Gate so angeschlossen ist, daß es ein Steuersignal empfängt; und wobei das Steuersignal so betreibbar ist, daß es den Entladungsverhinderungstransistor sperrt, um den Entladepfad der Domino-Logikschaltung der zweiten Phase zu öffnen, nachdem die Domino-Logikschaltung zweiter Phase eine Auswertung ausgeführt hat und nicht später als ungefähr zu einem Zeitpunkt, zu dem der Ausgang des zweiten Inverters den Zustand während der Auswertungsphase der Domino-Logikschaltung zweiter Phase bedingungslos ändert.
  10. Domino-Logikschaltung nach einem vorhergehenden Anspruch, bei der die Logikschaltungsanordnung des Entladepfades der Domino-Logikschaltung zweiter Phase eine Transistorkonfiguration für die Verwirklichung einer logischen Gleichung umfaßt.
  11. Domino-Logikschaltung nach Anspruch 10: bei der die Transistorkonfiguration wenigstens einen Transistor umfaßt, wovon ein Gate mit dem Ausgang der Domino-Logikschaltung erster Phase gekoppelt ist und wovon ein Source/Drain-Bereich mit einer Quelle für die Spannung verbunden ist, die von der Vorladungsspannung verschieden ist.
  12. Domino-Logikschaltung nach Anspruch 10: bei der die Transistorkonfiguration wenigstens einen Transistor umfaßt, wovon ein Gate mit dem Vorladungsknoten der Domino-Logikschaltung erster Phase gekoppelt ist und wovon ein Source/Drain-Bereich mit einer Quelle für die Spannung verbunden ist, die von der Vorladungsspannung verschieden ist.
  13. Domino-Logikschaltung nach einem der Ansprüche 5, 6, 7 oder 9 oder Domino-Logikschaltung nach einem der Ansprüche 10, 11 oder 12, wenn abhängig von Anspruch 5 oder Anspruch 9: bei der der Entladungsverhinderungstransistor einen Source/Drain-Bereich umfaßt, der mit dem Vorladungsknoten der Domino-Logikschaltung zweiter Phase verbunden ist.
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