DE3203913A1 - Impulsgenerator - Google Patents

Description

ECA 75006 Ks/Ri

TJ. S. Serial Nos: 232,359/232,360

Piled: February 6, 1981

ECA Corporation Hew York, N.Y., V.St.v.A.

Impul a p; ener ator

Die Erfindung "betrifft eine Schaltungsanordnung zum Erzeugen eines wohldefinierten schmalen.Impulses mit scharfer Vorder- und Rückflanke, gemäß dem Oberbegriff des Patentanspruchs 1.

In vielen Fällen ist es notwendig, ein Signal zu erzeugen, welches anzeigt, daß eine oder mehrere von vielen Ereignissen stattgefunden hat bzw. eine oder mehrere von vielen Be- dingungen erfüllt sind. So ist es z.B. bei einem mit hoher Geschwindigkeit arbeitenden Speicher wünschenswert, eine Spannungs- oder Stromänderung an einer der vielen Wort- und Bit-Adressenleitungen schnell· zu fühlen und dann einen Impuls oder ein Signal zu erzeugen, um verschiedene Teile der Speicherschaltung vorzuladen und gewisse organisatorische Operationen durchzuführen, bevor Information aus dem Speicher ausgelesen oder in den Speicher eingeschrieben wird.

Als Beispiel für den Stand der Technik sei nachstehend eine bekannte Schaltung, die sich zur Durchführung der gewünschten Steuerfunktion eignet, anhand der Figuren 1A und 1B er-

lüubort. Dabei zeigen

Fig. 1A ein Schaltbild der bekannten Schaltung;

Fig. IB den "Verlauf eines typischen Aus gangs signals der Schaltung nach Fig. 1A und den gewünschten Verlauf des Signals.

Die Schaltung nach Fig. 1A"ist ein passives Verknüpfungsglied mit ODER-Funktion, ein sogenanntes "Verdrahtungs"-ODER-Glied (VIHE OR). Die Schaltung enthält einen Transistor T1 vom P-Leitungstyp, dessen Gateelektrode an festes Bezugspotential (Masse oder Erde) angeschlossen ist und der als passive Last wirkt. Die Stromleitungsstrecke (Kanal) dieses Transistors ist zwischen einem Punkt positiven Betriebspotentials von V^ Volt uiid eine Ausgangsleitung 12 geschaltet. Weitere Transistoren N1 bis IM- vom N-Leitungstyp, die auf zugeordnete Eingangssignale S1 bis S4- ansprechen, liegen mit ihren Stromleitungsstrecken parallel zwischen der Leitung 12 und Masse. Die Transistoren ΕΓ1 bis IM- sind normalerweise gesperrt, während der Transistor T1 in den durchlässigen Zustand gespannt ist, um . normalerweise die Leitung 12 auf oder nahe an V^ Volt zu halten. Wenn irgendeiner der Transistoren ΪΓ1 bis IM- eingeschaltet wird, leitet er den über T1 in die Leitung 12 fließenden Strom nach Masse und entlädt- außerdem eine Kapazität CL nach Massepotential. Auf diese Weise wird ein negativ gerichteter Impuls erzeugt. Wenn die auf Signale ansprechenden Transistoren gesperrt (ausgeschaltet) werden, wird die Leitung 12 über T1 wieder nach V-q_D aufgeladen, wodurch der negativ gerichtete Impuls endet.

Die Schaltung nach Fig. 1A ist in vielen Fällen erfolgreich verwendet worden, sie leidet jedoch unter verschiedenen Problemen, die sich am besten anhand der typischen Ausgangssignalformen erläutern lassen, die in Fig. 1B dargestellt sind: ' .

1.) Die Stromleitung durch den Transistor T1 verlangsamt die (abfallende) Vorderflanke des negativ gerichteten Impulses auf der "Verdrahtung"-ODER-Leitung, wenn einer oder mehr der auf Signale ansprechenden Tranaistoren "bis N4) eingeschaltet werden.

2.) Das Signal auf der Verdrahtungs-ODER-Leitung kann wegen der Spannungsteilerwirkung zwischen dem Transistors T1 und den signalempfangenden Transistoren N1 bis N4 nicht auf Masse gehen. Der niedrige Pegel des Ausgangssignals ist daher nicht gut definiert, und Schaltungen, die auf das Ausgangssignal ansprechen, können nicht vollständig oder schnell ein- und ausgeschaltet werden.

3·) Die (ansteigende) Rückflanke des Ausgangsimpulses hat eine sehr große Zeitkonstante wegen der hohen Einschaltimpedanz des Transistors T1, über welche die relativ hohe, an der Leitung 12 wirksame Kapazität CL aufzuladen ist. Bei großen Speichern sind normalerweise mehr signalempfangende Transistoren als die in Fig. 1A als Beispiel dargestellten vier Transistoren parallelgeschaltet, wodurch CE noch höher ist. Dies führt zu einem sehr langsamen Potentialanstieg auf der Verdrahtungs-ODEE-Leitung.

4.) Die dynamische Verlustleistung ist ziemlich hoch, weil T1 immer eingeschaltet ist.

Die vorstehend erwähnten Probleme ergeben sich hauptsächlich deswegen, weil eine passive Last verwendet wird (d.h. der Transistor T1 mit seiner fest an Masse angeschlossenen Gateelektrode). Dieser Typ einer Last wird deswegen verwendet, weil die Eingangssignale (z.B. Änderungen deia Spannungnpegels auf den AdrossenleitunKon) dem System in unregelmäßiger Weise angelegt werden. Daher ist es nicht praktikabel, <iie Last taktzusteuern und sie vor dem Einschalten der signalempfangenden Transistoren auszuschalten.

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Die Aufgabe der Erfindung besteht darin, die vorgenannten Probleme des Standes der Technik zu beseitigen oder wenigstens beträchtlich zu reduzieren. Diese Aufgabe wird erfindungsgemäß durch eine im Patentanspruch 1 beschriebene Schaltung gelöst. Vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung sind in den Unter Ansprüchen gekennzeichnet.

Wie im Falle der bekannten Schaltung soll·die erfindungsgemäße Schaltung als Antwort auf das Einschalten eines von mehreren Eingangstransistoren, dessen Strpmleitungsstrecken zueinander parallel zwischen einer Ausgangsleitung und einem ersten Potential einer Betriebsspannung (z.B. dem Massepotential) liegen, einen Impuls auf der Aμsgangsleitung erzeugen. Immer wenn einer der Eingangstransistoren eingeschaltet wird, tendiert er zum Klemmen der Ausgangsleitung auf das erste Potential. Die Schaltung hat außerdem eine Lasteinrichtung, welche die Ausgangsleitung mdt einem zweiten Potential der Betriebsspannung (z.B. V^ Volt) verbindet. :

Gemäß der Erfindung ist die Impedanz der !Last steuerbar, und es ist eine Einrichtung vorgesehen, <3|ie auf die Spannung an der Ausgangsleitung anspricht und mit der Last gekoppelt ist, um folgendes zu bewirken: *

a) die Last in einem Zustand relativ hQher Impedanz zu halten, wenn keiner der auf Eingangssignale ansprechenden Transistoren eingeschaltet ist;

b) die Last in einen Zustand sehr hoher Impedanz zu versetzen, wenn einer der die Eingangssignale empfangenden Transistoren eingeschaltet w|.rd, und

c) eine bestimmte Zeit nach dem Einschalten eines ein Eingangssignal empfangenden Transistors die Last für eine gegebene Zeitspanne in einen Zustand relativ niedriger Impedanz zu versetzen. j

Die Erfindung wird nachstehend an Ausführungsbeispielen anhand der weiteren Zeichnungsfiguren 2 bis 7 näher erläutert. ! - 11 -

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Figuren 2, 5» 6 und 8 sind Schalt "bilder von Aus führ ungs formen der Erfindung;

Pig. 3 zeigt Wellenformen eines Eingangs- und eines Ausgangssignals der Schaltung nach Pig. 2 und veranschaulicht außerdem die Einschalt- und Ausschaltfolge von Lasttransistoren in dieser Schaltung;

Pig. A-A ist das Schaltbild eines Verzögerungsnetzwerkes zur Verwendung in der Schaltung nach Pig. 3;

Pig. 4B zeigt die Porm von Signalen in der Schaltung nach Pig. 4A;

Pig. 7 zeigt Wellenformen von Signalen, die in Verbindung mit der Schaltung nach Pig. 6 diskutiert werden.

In den verschiedenen Piguren sind gleiche oder einander entsprechende Elemente jeweils mit denselben Bezugszeichen versehen.

Die Schaltung nach Pig. 2 enthält Feldeffekttransistoren mit isolierter Gateelektrode (IGPEITs) N1 bis Nm, vom N-Leitfähigkeitstyp, deren Stromleitungsstrecken (Kanäle) parallel zueinander zwischen eine Verdrahtungs-ODER-Hauptleitung 12 und Masse geschaltet sind. Die Gateelektrode jedes Exemplars N/i dieser Transistoren (wobei Λ<, i£m) ist mit dem Ausgang eines zugehörigen Übergangsdetektors (TDi) verbunden. Der Eingang jedes Übergangsdetektors ist mit einer zugehörigen Adressenleitung Li verbunden, an die ein Adressensignal Ai gelegt wird. Die Übergangsdetektoren können beispielsweise von einer Bauart sein, wie sie in der Pig. 1 oder 3 der US-Patentschrift 4 039 858 beschrieben ist, es kann aber auch irgendein anderer geeigneter Typ verwendet werden. Immer wenn ein Adressencignal Ai an irgendeiner der Adressenleitungen seinen Zustand von "hoch" auf "niedrig" oder von "niedrig" auf "hoch" ändert, erzeugt

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der zugeordnete Übergangsdetektor TDi einen positiv gerichteten Impuls Si, wie er in Fig. 3 gezeigt ist. Dieser Impuls wird an die Gateelektrode des zugeordneten Transistors Ni gelegt. (Das Signal Si ist die invertierte oder komplementäre Form des mit "C" bezeichneten Ausgangssignals in Fig. 1 der erwähnten US-Patentschrift.) Somit wird bei jodorn Zuntandswechsel (Signalübergang) des auf der Adreosenleitung Li anstehenden Signals ein positiv gerichteter Eingangsimpuls Si erzeugt. Jeder der auf Eingangssignale ansprechenden Transistoren Ni ist normalerweise gesperrt (ausgeschaltet) und wird nur dann leitfähig (eingeschaltet),wenn das zugeordnete Signal Si hoch ist.

Die Last der Schaltung enthält IGI¹ETs P1 und P2 vom P-Leitungstyp, deren Hauptstromstrecken (Kanäle) parallel zueinander zwischen die Leitung 12 und eine Klemme 16 geschaltet sind, an die ein positives Betriebspotential von V-rj-Q Volt gelegt wird. Die Impedanz des Transistors P1 im durchlässigen Zustand (Einschaltimpedanz ZP1) ist wesentlieh größer als die Einschaltimpedanz (ZP2) des Transistors P2. Das heißt, hinsichtlich seiner geometrischen Abmessungen ist P1 ein kleineres Bauelement als P2. Eine zwischen die Leitung 12 und die Gateelektrode von P1 gekoppelte Schaltung 18 erzeugt an der Gateelektrode von P1 ein Signal, welches die invertierte Form oder das Komplement des Signals auf der Leitung 12 ist. Bei der vorliegenden Ausführungsform ist die Schaltung 18 ein Inverter 11, dessen Eingang an die Hauptleitung 12 und dessen Ausgang an die Gateelektrode von P1 angeschlossen ist. Der Inverter 11 liefert an seinem Ausgang ein Signal, welches das Komplement bzw. die invertierte Form des an seinen Eingang gelegten Signals ist und demgegenüber nur etwas verzögert ist. Zwischen den Ausgang des Inverters 11 und die Gateelektrode von P2 sind drei Inverter 12, 13 und 14 in Kaskade zueinander geschaltet.

Die Inverter 12, 13 und 14 bilden eine Schaltung 20, welche das Ausgangssignal des Inverters 11 verzögert und es vor dem Anlegen an die Gateelektrode von P2 verstärkt und in-

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vertiert. Die Laufzeit durch die Inverter 12, 13 und 14 ist zum Teil eine Funktion der Größe der die Inverter "bildenden Transistoren. Die Inverter 11, 12, 13 und 14 können durch Verwendung von Transistoren komplementären Leitungstyps realisiert sein, wie es in Fig. 4A gezeigt ist. Alternativ können die Inverter aber auch durch Translatoren eines einzigen Leitungstyps gebildet sein oder irgendeinen anderen, zur Realisierung einer Inverterfunktion geeigneten Aufbau haben.
·

Die Kombination der Schaltungen 18 und 20 führt zur Erzeugung eines Signals an der Gateelektrode von P2, welches die gleiche Polarität wie das Signal auf der Leitung 12 hat, jedoch diesem Signal gegenüber um die kombinierten Laufzeiten der Inverter 11, 12, 13 und 14 verzögert ist. Zusätzliche Verzöge rung en können in der Schaltung 20 (oder in der Schaltung 18) bewirkt werden, solange das Signal an der Gateelektrode von P2 eine Verzögerung gegenüber dem Signal auf der Leitung 12 und die gleiche Polarität wie dieses hat und das Signal an der Gateelektrode von P1 das Komplement des Signals auf der Leitung 12 bleibt. Wie aus der nachstehenden Beschreibung erkennbar sein wird, könnte das vom Inverter 11 erzeugte und an die Gateelektrode von P1 gelegte Außer-Phase-Signal genauso gut auch durch irgendeine andere geeignete Schaltung erzeugt werden, und das von den Schaltungen 18 und 20 an die Gateelektrode des Transistors P2 gelegte verzögerte In-Phase-Signal könnte ebenfalls durch irgendeine andere geeignete Schaltung gebildet werden. Es ist festzuhalten, daß eine Schaltungsanordnung, welche die Funktion der Schaltungen 18 und 20 erfüllt, direkt zwischen die Ausgangsleitung 12 und die Gateelektrode von P2 eingefügt werden könnte, wobei diese Schaltungoanordnung unabhängig von der zwischen die Leitung 12 und die Gateelektrode von P1 eingefügte Schaltung ist.

Die Anfangs- oder stationären Bedingungen der Schaltung nach Fig. 2 (d.h. die Bedingungen beim Fehlen einer Adres-

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senänderung oder eine beträchtliche Zeitspanne nach einer Adressenänderung) sind folgende:

a) die Transistoren Mi sind ausgeschaltet;

b) die Spannung V12 auf der Hauptleitung 12 ist hoch (d.h. gleich Y^) ;

c) das Ausgangssignal V1 des Inverters 11 ist niedrig (d.h. auf Massepotential);

d) der Transistor P1 ist daher eingeschaltet;

e) der Ausgang ■ V4- des Inverters 14 ist hoch (d.h. auf V_DD);

f) der Transistor P2 ist ausgeschaltet.

Wenn nun irgendeiner der Transistoren Ni mittels eines Signals Si gemäß der Pig. 3 eingeschaltet wird, beginnt die Spannung V12 auf der Hauptleitung 12 negativer zu werden, d.h. sie ändert sich in Richtung zum Massepotential. Wenn V12 negativer zu werden beginnt, verstärkt und invertiert der Inverter 11 diese Änderung, und das Ausgangssignal 11 beginnt, vom niedrigen in den hohen Zustand überzugehen.

Da sich V1 in positiver Richtung ändert, vermindert sich die Gate-Source-Spannung des Transistors P1, und die Leitfähigkeit dieses Transistors wird merklich reduziert. Es sei daran erinnert, daß P1 vorzugsweise ein sehr kleines Bauelement ist und daß seine Einsehaltimpedanz wesentlich

?¹} höher ist als diejeniger irgendeines der Transistoren Ni. Wenn P1 in den gesperrten Zustand geht, wird seine Impedanz noch höher, und der kleine Strom, der durch die Stromleitungsstrecke dieses Transistors zur Leitung 12 fließt, verringert sich noch mehr. Die durch 11 und P1 gebildete positive.Rückkopplung stellt sicher, daß nach dem anfänglichen Absinken von V12 die Spannung V1 bis nahe an V-ryrj ansteigt und die Ausschaltung des Transistors P1 beschleunigt wird. Somit kann sich die Spannung V12 auf der Leitung 12 schnell über den eingeschalteten Transistor Ni nach Masse entladen, wobei nur wenig Gegenwirkung über den Transistor P1 kommt, der schnell sperrt. Das Ergebnis ist eine schnell abfallende Vorderflanke der Spannung V12 innerhalb des kurzen Inter—

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valls von t^ "bis tp, ^w^^{e es} cLie entsprechende Wellenform in der Pig. 3 zeigt.

Nachdem P1 ausgeschaltet ist und bei gleichzeitig ausgeschaltetem Transistor P2 ist kein niederohmiger Weg zwischen den Leitungen 12 und 16« Die Leitung 12 und die ihr zugehörige Kapazität können dann schnell "bis ganz auf Massepotential entladen werden, und zwar über den eingeschalteten, in Sourceschaltung leitenden Transistor Ni, wie es die

ι·"

Wellenform V12 in der Figur 3 für das Intervall t₂ "bis te zeigt·

Nachdem P1 ausgeschaltet ist, bleibt P2 so lange aus geschaltet, wie der von niedrig nach hoch gehende Wechsel der Ausgangsspannung von H benötigt, um durch die Inverter 12, 13 und 14 zu laufen. Nach dieser Laufzeit durch 12, 13 und 14- wechselt der Ausgang von 14 (welcher komplementär zum Ausgang von 11 ist) von hoch nach niedrig, und P2 wird eingeschaltet. P2 ist vorzugsweise ein relativ großes Bauelement, und wenn es eingeschaltet wird, zieht es sehr schnell die Leitung 12 nach V_DD Volt, wie es die Wellenform V12 in Fig. 3 für die Zeitspanne te bis tg zeigt. Der auslösende Impuls Si ist typischerweise sehr schmal und endet normalerweise zum Zeitpunkt des Einschaltens von P2 oder vorher, wie es die Fig. 3 für das Intervall t* bis t^ zeigt. Die Impulsverzögerung wird normalerweise so bemessen, daß sie etwas größer als die Breite des .Impulses S^ ist, so daß anzunehmen ist, daß P2 nicht eins.chaltet, bevor der auf Si ansprechende Transistor Ni gesperrt ist. Sobald V12 nach V-jyrj getrieben wird, beginnt der. Ausgang von 11 niedrig zu werden, und der Transistor P1 wird eingeschaltet, was zusätzlich hilft, die Spannung V12 zurück auf V^ zu bringen. Der Wechsel von hoch nach niedrig am Ausgang von 11 wird über die Inverter 12, 13 und 14 weitergegeben, so daß nach Verstreichen der laufzeitbedingten Verzögerung ein verstärktes, in positiver Richtung gehendes Signal an die Gateelektrode von P2 gelegt wird, welches P2 vollständig ausschaltet. Die Spannung auf der Leitung 12 wird dann nur durch den Transistor P1 auf hohem Pegel (V_DD) gehalten. Kurz nach dem Einachalten des Transistors Ni (zwischen den Zeitpunkten t_Q und t.) wird P1 ausgeschaltet (zum Zeitpunkt ^2), während P2 ausgeschaltet bleibt. Die Ausschaltung von P1 bei gesperrtem Transistor P2 während des ersten Teils der vorstehend erwähnten Zeitspanne erlaubt ein schnelles Entladen der Hauptleitung 12 auf Massepotential, weil der Spannungsabfall an der Stromleitungsstrecke des Transistors Ni (der

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in Sourceschaltung "betrieben wird) vornachlassiybar ist. Die vorstehend beschriebene positive Rückkopplung gibt; dem Impuls V12 seine steile (abfallende) Vorderflanke. Während P1 und P2 ausgeschaltet bleiben, erreicht der Impuls das Niveau O Volt für eine vorbestimmte Dauer (Intervall tp bis tj-), die der Gesamtlaufzeit durch die Elemente 12, und l4 entspricht. Dies stellt sicher, daß der niedrige Pegel (O Volt) des Ausgangsimpulses gut definiert ist. Da die Transistoren P1 und P2 während des größten Teils der Zeit der Erzeugung eines negativ gerichteten Impulses ausgeschaltet sind, wird wenig Verlustleistung verbraucht. Fach der Verzögerung (zum Zeitpunkt t-c) wird P2 leitend und lädt wegen seiner sehr niedrigen Einschaltimpedanz die Hauptleitung 12 schnell auf V^ Volt, so daß kurz danach (zum Zeitpunkt tg) der Transistor P1 wiedex* einschaltet.

Da P2 nach dem Ausschalten des Transistors Ni und dem Auslösen des Vorladevorgangs einschaltet, ist die im Mittel verbrauchte Verlustleistung der Schaltung gering. Dies gilt, obwohl während des leitenden Zustandes von P2 und der Wiederauf ladung von CL beträchtliche Leistung verbraucht wird, denn die Wiederauf ladung von CL nimmt nur eine kurze Zeit in Anspruch. Wenn z.B. die Impulsbreite im Bereich von 6 bis 10 Nanosekunden liegt, bleibt P2 ebenfalls nur über bis 10 Nanosekun&en eingeschaltet. Daher hat die Schaltung eine sehr geringe mittlere Verlustleistung, und ihr Ausgangssignal reagiert extrem schnell. Wenn die Eingangssignale Si in einer solchen Folge angelegt werden, daß ein Transistor Ni während der Zeit der Leitfähigkeit von P2 eingeschaltet wird (vom Zeitpunkt tr bis zum Zeitpunkt tn in 3?ig. 3), dann erhöht sich die Verlustleistung der Schaltung. Die Dauer des leitenden Zustandes von P2 ist jedoch sehr kurz. Daher bleibt die mittlere Verlustleistung niedrig.

TJm die Zeit des leitenden Zustandes von P2 zu reduzieren, braucht die von den Elementen 12, 13 und 14 eingeführte Verzögerung nicht symmetrisch zu sein (d.h. für Übergänge von

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hoch nach niedrig in den auf der Leitung 12 erzeugten Signalen braucht sie nicht genauso groß zu sein wie für Übergänge von niedrig nach hoch). Wie in den Figuren 4Δ und 4B gezeigt, können die das Verzögerungsnetzwerk 20 bildenden Inverter 12, IJ und 14 jeweils mit komplementären IGPETs gebildet sein. Die P-leitenden Transistoren (PI2 und PI4) der Inverter 12 und 14- sind größer ausgelegt als die zugehörigen N-leitenden Transistoren ΪΠΕ2 und ΪΠ4-, und der Transistor NI3 des Inverters 13.ist größer gewählt als der Transistor PI3. Als Folge ist die Verzögerung (TDF) der Reaktion auf einen von hoch nach niedrig gehenden (d.h. negativ gerichteten) Signalwechsel an der Leitung 12 größer als die Verzögerung (TDB) der Reaktion auf einen von niedrig nach hoch gehenden (positiv gerichteten) Signalübergang auf der Leitung 12.

Die Erfindung wurde vorstehend anhand einer Ausführungsform erläutert, bei welcher zwei aktive (dynamisch gesteuerte) Transistoren (P1 und P2) verwendet werden. Die Schaltung könnte stattdessen jedoch auch einen einzigen Lasttransistor (oder eine andere Einrichtung steuerbarer Impedanz) enthalten, dessen Impedanz oder Konduktanz durch den Wert der Spannung auf der Leitung 12 gesteuert wird. Wenn alle Eingänge (A1 bis Am) niedrig sind (was einen statischen Zustand definiert), dann wirkt die Kombination von P2 und P1 als hochohmige Last zwischen der Leitung 12 und Vpp. Die Impedanz der Last (P1) während des statischen Zustandes ist so bemessen, daß Leckströme (von der Leitung 12) nach Masse kompensiert werden und ein "Schwimmen" (d.h. eine Unfestigkeit) des Potentials der Leitung 12 verhindert wird. Die Lastimpedanz kann daher sehr hoch sein. Wenn ein Transistor Ή1 eingeschaltet wird, wird ein Ausgangsimpuls erzeugt, und P1 wird ausgeschaltet (P2 ist bereits ausgeschaltet). Venn beide Transistoren P1 und P2 ausgeschaltet sind, wirken Sie als extrem hochohmige Last. Nach der Erzeugung des Ausgangsimpulses gewünschter Breite wird P2 für eine kurze Zeitspanne eingeschaltet (und P1 wird ebenfalls eingeschal-

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tet) um den Ausgangs impuls zu "beenden und eine steile Eückflanke (schnelle Rückkehr auf V-n-n) zu bewirken. Die Kombination von P1 und P2 bildet dann eine niederohmige Schaltung (geringe Eins ehalt impedanz), um die.-Ausgangnleitung schnell in ihren ursprünglichen (statischen) Zustand zurückzubringen, wenn P2 ausgeschaltet und P1 wieder eingeschaltet wird.

Dies ist ein deutlicher Gegensatz zu bekannten Schaltungen, bei denen a) die Vorderflanke an einem steilen Abfall gehindert wird und b) der Endpegel des Impulses das Potential der Versorgungsleitung nicht erreichen kann und c) die Bück-, flanke nicht schnell auf ihren ursprünglichen Pegel zurückkehren kann.
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Durch dynamische Steuerung der Last mit einem auf der Ausgangsleitung der Schaltung erzeugten Signal anstelle dor Verwendung eines passiven "hochziehenden" Transistors (oder eines Widerstandes) wie beim Stand der Technik wird ein ex— trem schneller Betrieb mit niedriger durchschnittlicher Verlustleistung erzielt.

In erfindungsgemäßen Schaltungen wird also, obwohl die Eingangssignale (z.B. Zustandsänderungen auf Adressenleitungen) unregelmäßig bzw. nicht taktgebunden angelegt werden, ein Ausgangsimpuls oder ein Ausgangssignal sehr schnell nach dem Auftreten einer Änderung an einer Adressenleitung erzeugt. Der Impuls bzw. das Signal ist gut definiert (d.h. es geht von einem vollständig "niedrigen" auf einen vollständig "hohen" Pegel oder umgekehrt), hat eine steile Vorderflanke zur Festlegung des Beginns des Vorladevorgangs und organisatorischer Operationen und hat eine steile Rückflanke zur Beendigung des Vorladevorgangs und der organisatorischen Operationen und zur Einleitung eines Lese- oder S ehr eib ζ ykl us.

Die Anordnung nach Fig. 5 enthält drei Schaltungen 2a, 2b

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— Λ Ο

und 2c, deren Jede der Schaltung nach Fig. 2 entspricht und einen Ausgang Vi2a bzw. V12b bzw. V12c hat. Jeder dieser Ausgänge ist über eine zugeordnete Leitung 12a bzw. 12b bzw. 12c mit der Gateelektrode eines zugeordneten Eingangstransistors P41 bzw. P42 bzw. P43 verbunden. Die Anzahl der Adresseneingänge (A1a bis AZa, A1b bis AMb, A1c bis AXc) an den Schaltungen 2a, 2b und 2c braucht nicht jeweils gleich zu sein. Im Schaltbild nach Fig. 2 beispielsweise ist eine Mehrzahl (m) von auf Eingangssignale ansprechende Transistoren Ni dargestellt, die am Verknüpfungsknoten (Leitung 12) zusaramengeschaltet sind. Um die dem Knoten 12 zugeordnete Kapazität möglichst klein zu halten und eine höhere Arbeitsgeschwindigkeit zu erreichen, kann es vorteilhaft sein, die Anzahl der Eingangssignale in jeder Teilschaltung (2a, 2b, 2c) zu begrenzen. In jedem Fall können die Ausgänge zweier oder mehrerer Schaltungen des in Fig. 2 dargestellten Typs gemeinsam verknüpft werden, wie es in Fig. 5 dargestellt ist. Die Verdrahtungs-ODER-Schaltung 40 nach Fig. 5 ist die komplementäre Version der Schaltung nach Fig. 2. Die auf Signale ansprechenden Transistoren sind Transistoren P4i vom P-Leitfähigkeitstyp, deren Stromleitungsstrecken parallel zueinander zwischen Vr^ Volt und eine Verdrahtungs-ODER-Verknüpfungsleitung 4-2 geschaltet sind. Die dynamische Last enthält einen Transistor E41 (entspricht dem Transistor P1 in Fig. 2) und einen Transistor N42 (entspricht dem Transistor P2 in Fig. 2), deren Stromleitungsstrecken parallel zueinander zwischen die Leitung 42 und Masse geschaltet sind. Ein Inverter 141 (entspricht dem Inverter 11) ist mit seinem Eingang an die Leitung 42 und mit seinem Ausgang an die Gateelektrode des Transistors N41 angeschlossen. Drei Inverter 142, 143 und 144 (entsprechend den Inverterη 12, 13 und 14) sind in Kaskade zwischen den Ausgang des Inverters 141 und die Gateelektrode des Transistors ΪΓ42 geschaltet.

Die Schaltung 40 nach Fig. 5 arbeitet in einer komplementären, ansonaten jedoch gleichartigen Weise wie die Schaltung nach Fig. 2 und braucht daher nicht in allen Einzelheiten be-

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schrieben zu werden. ¥enn ein negativ gerichteter Impuls auf den Leitungen 12a, 12b oder 12c erzeugt wird, wird ein positiv gerichteter Aus gangs impuls auf der Leitung 4-2 abgegeben. Dieser auf der Leitung 42 erzeugte Impuls kann direkt an verschiedene Teile einer nachfolgenden Schaltung (nicht dargestellt) gelegt oder über einen Puffer an nachfolgende Schaltungen weitergegeben werden.

Aus der Pig. 5 ist erkennbar, daß die Eingangssignale auf viele verschiedene Arten verknüpft werden können, um das Ansprechverhalten des Systems optimal zu machen. Die Pig. demonstriert auch, daß erfindungsgemäße Schaltungen zur Durchführung von Kombinationslogik kombiniert werden können.

Die in Pig.· 6 dargestellte Aus führ ungs for in einer erfindungsgemäßen Schaltung enthält Feldeffekttransistoren mit isolierter Gateelektrode (Isolierschicht-Peldeffekttransiatoren oder IGi¹ETs;) NU bis NIm vom N-Leitfähigkeitstyp, deren Stromleitungsstrecken (Kanäle) parallel zueinander zwischen eine ODER-ACerknüpfungsleitung 12 und ein Bezugspotential geschaltet *sind, das als Masse dargestellt ist. Die Gateelektrode jedes der Transistoren NIi (wobei 1£i<m) ist mit dem Aus.gang eines zugeordneten Übergangsdetektors (TDi) verbunden. Der Eingang jedes Übergangsdetektors ist mit einer zugehörigen Adressenleitung Li verbunden, an die ein zugeordnetes Adressensignal Ai gelegt wird. Die Übergangsdetektoren können beispielsweise von einem Typ sein, wie er in Fig, 1 oder 3 der US-Patentschrift 4 039"858 beschrieben ist, obwohl stattdessen auch andere geeignete Übergangsdetektoren verwendet werden können. Immer wenn ein Adressensignal Ai auf irgendeiner der Adressenleitungen von einem "hohen" in einen "niedrigen" Zustand wechselt oder umgekehrt, dann erzeugt der zugeordnete Übergangsdetektor TDi einen positiv gerichteten Impuls Si, wie er in Pig. 3 dargestellt ist und der an die Gateelektrode des dem betreffenden Detektor zugeordneten Transistors NIi gelegt wird. (Das Signal Si ist die invertierte 3?orm bzw. das Komplement des

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in Fig. 1 der o.e. TJS-Patentschrift dargestellten Ausgangssignals "C".) Somit wird für jeden Signalübergang auf der Adressenleitung Li ein positiv gerichteter Eingangsimpuls Si erzeugt. Jeder auf Eingangssignale ansprechende Transistor NIi ist daher normalerweise ausgeschaltet und wird nur eingeschaltet, wenn sein entsprechendes Signal Si hoch ist.

Die Last der Schaltung enthält IGI¹ETs P3 ;und P5 vom P-Leitfähigkeitstyp, deren Hauptstromstrecken (Kanäle) parallel zueinander zwischen die Leitung 12 und eine Klemme 16 geschaltet sind, an die ein positives Betriebspotential von Vjj-j-j Volt gelegt ist. Die Einschaltimpedanz ZP3 des Transistors P3 ist wesentlich größer "bemessen als die. Einschaltimpedanz ZP5 des Transistors P5. Dies erreicht man in einfacher Weise dadurch, daß man P3 als kleineres Bauelement als P5 herstellt. Der Wert von ZP3, d.h. die Impedanz des Transistors P3 in dessen eingeschaltetem Zustand, ist so bemessen, daß über diese Impedanz genügend Strom zwischen der Klemme 16 und der Leitung 12 fließen kann, um den Leckstrom, der von dem an die Leitung 12 angeschlossenen Transistor ITId, im statischen Zustand (d.h. wenn keiner der Transistoren NIi leitend ist) gezogen wird, aufzubringen. Dies hält die Spannung V12 auf der Leitung 12 bei oder nahe an Y^ Volt. Eine zwischen die Leitung 12 und die Gateelektrode von P1 eingefügte Schaltung 18 erzeugt an der Gateelektrode von P1 ein Signal, welches das Komplement des Signals auf der Leitung 12 ist. Bei der vorliegenden Ausführungsform ist die Schaltung 18 ein einzelner Inverter 11, vorzugsweise in Komplementärbauweise, dessen Eingang an die Verknüpfungsleitung 12 und dessen Ausgang an die Gateelektrode des Transistors P1 und an den Eingang einen weiteren Inverters 12 angeschlossen ist. Der Inverter 11 erzeugt an seinem Ausgang ein Signal, welches das Komplement oder die invertierte Form des Signals an seinem Eingang ist und welches nur leicht gegenüber dem Signal an seinem Eingang verzögert ist.

Der Inverter 12 besteht aus zwei Transistoren (N2 und P2)

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komplementären Leitfähigkeitstyps, deren Stromleitungsstrecken in Reihe zwischen V-^ und Masse geschaltet sind. Die Gate elektroden von P2 und ΪΤ2 sind zusammengeschaltet und bilden den Eingang von 12. Die Drainelektroden von N2 und P2 sind an einem Knotenpunkt 22 zusammengeschaltet, der den Ausgang von 12 "bildet und an den die Gate- und Drainelektroden eines Transistors P4- und dio Ga'teelektrodo oines Transistors P5 angeschlossen sind. Die Inverter 11 und 12 verstärken und invertieren ihre Eingangssignale nicht nur sondern wirken auch als Verzögerungsnetzwerk und "bringen genug Phasenverschiebung bei hohen Frequenzen, um die durch die Elemente H, 12, P4-, P5 und NIi gebildete Schleife instabil zu machen. Das heißt, das Signal auf der Leitung 12 wiird über 11 und 12 verzögert, bevor es an die Gate- und die Drainelektrode von P4 und an die Gateelektrode von P5 gelegt wird. Der Inverter 12 verzögert» verstärkt und invertiert das Ausgangssignal des Inverters 11, bevor ein Signal am Knotenpunkt 22 erzeugt wird. Die Laufzeit oder Verzögerung über den Inverter 12 hängt zum Teil von der geometrischen Größe der den Inverter bildenden Transistoren ab. Der Inverter 11 kann ebenso wie der Inverter 12 durch Transistoren komplementären Leitfähigkeitstrps gebildet werden. Es ist jedoch auch möglich, einen oder beide Inverter mit Transistoren eines einzigen Leitfähigkeitstyps zu bilden. Die Sourceelektroden der Transistoren P4- und P5 sind an die Klemme 16 angeschlossen, und die Gate- und Drainelektroden von P4 sind am Knotenpunkt 22 zusammengeschaltet, und die Drainelektrode des Transistors P5' ist mit der Verknüpfungsleitung 12 verbunden. Wie weiter unten noch erläutert wird, wirken die Transistoren P4- und P5 als Stromspiegel, dessen Ausgangsstrom 15 durch den Source-Drain-Strom 12 des Transistors N2 gesteuert wird.

Die Anfangs- oder statischen Zustände der- Schaltung nach Pig. 6 sind folgende:

1.) die Transistoren Ni sind ausgeschaltet; 2.) die Spannung V12 auf der Verknüpfungsleitung 12 ist

daher hoch (d.h. auf Vj)₁)); j

;Ί.) dar; Ausgangs signal V1 des Inverters 31 ist somit niedrig (d.h. auf Maasepotential); ΐ

Λ.) dahor ißt der Transistor P2 eingeschaltet und bildet einen leitenden Weg zwischen der KLenfme 16 und der

Verknüpfungsleitung 12, wobei jedoch-festzuhalten ist, daß ZP3 eine relativ hohe Impedanz ist; 5.) der Transistor Έ2 ist ausgeschaltet, yund 6.) der Transistor P2 ist eingeschaltet und legt V-r.^ Volt als die Gateelektroden der Transistoren P4- und P5, wodurch diese Transistoren gesperrt gehalten werden.

Als Antwort auf die Einschaltung irgendeines der Transistoren NIi durch ein Signal Si gemäß der Jig. 7 "beginnt die Spannung auf der Leitung 12, in negativem? Richtung abzufallen. Jeder der auf Signale ansprechenden Transistoren NIi hat eine niedrige Einsehaltimpedanz ils der Transistor P5 und natürlich auch als der Transistor ]|P3.. Daher kann, sobald ein Transistor IiIi eingeschaltet ist, das Ausgangssignal V12 vom hohen Pegel (V_DD) zum niedrigen Pegel (Masse) übergehen, was es auch tut. Sobald V12 beginnt, sich in negativer Richtung zu ändern, verstärkt uni. invertiert der Inverter 11 diesen negativ gerichteten Übergang, so daß das Ausgangssignal V1 dieses Inverters vom niedrigen zum hohen Pegel übergeht. Da sich V1 in positiver Sichtung ändert, wird die Gate-Source-Spannung von P3 verhindert, und die bereits hohe Source-Drain-Impedanz von P^ wird noch höher. Das Signal V1 erreicht schnell Y^ Volt,j und zum betreffenden Zeitpunkt wird P3 vollständig gesperrt. Da nun P5 und

":>0 V'j boido ausgeschaltet sind, kann ein Transistor NIi die

Verknüpfungsleitung 12 ganz auf Massepotjential entladen, ohne Gegenwirkung oder Eins ehr änkung durfch irgendein Lastelement. Dies ist in Fig. 7 für das Intervall t^-tp veranschaulicht. Wie erkennbar, wird in diösem Intervall das Signal auf der Leitung 12 sehr schnell vbn V-η-η auf oder nahe an 0 Volt gebracht. Dies geschieht [mit sehr wenig Verlustleistung, da P3 und P5 gesperrt sindf

: ι

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IS'

Der am Ausgang von 11 stattfindende Signälübergang vom niedrigen in den hohen Zustand (V-τ,-η) wird zum Eingang des Inverters 12 übertragen, wodurch P2 ausgeschaltet und N2 eingeschaltet wird. Die an die Gateelektrode des Transistors H2 gelegte Spannung "bewirkt, daß ein Strom 12 über die Source-Drain-Strecke dieses Transistors fließt. Wenn V1 bei oder nahe an Vy^ ist, wird P2 ausgeschaltet, und der durch N2 fließende Strom 12 ist gleich dem Strom 14, der über die Source-Drain-Strecke des Transistors P4 gezogen wird. Der über die Source-Drain-Strecke von P4 fließende Strom 14- bewirkt, daß zwischen Source- und Gateelektrode von P4- eine bestimmte Gate-Source-Spannung (Vqo^.) entwickelt wird. Diese Gate-Source-Spannung wird unverändert zwischen Gate- und Sourceelektrode des Transistors P5 gelegt. Somit arbeitet die Schaltung P4-P5 als "Stromspiegel", d.h., weil V_Gg an P5 genauso groß ist wie V_GS am Transistor P4-, ist der über die Source-Drain-Strecke von P5 fließende Strom 15 direkt proportional zum Strom IA. Wie an sich bekannt, ist der Proportionalitätsfaktor (k) durch die relativen Größenabmessungen der Transistoren P4 und P5 bestimmt. Im vorliegenden Fall wurde P5 zehnmal so groß ausgelegt wie P4, so daß 15 zehnmal so groß wie 14 ist« Die mindeste effektive Impedanz des eingeschalteten Transistors P5 ist jedoch größer als die mindeste effektive Impedanz irgendeines der Transistoren NIi. Das Verhältnis der Impedanz des eingeschalteten Transistors P5 zur Impedanz irgendeines eingeschalteten Transistors NIi ist so, daß im Falle der Durchlässigkeit irgendeines Transistors NIi bei gleichzeitig eingeschaltetem Transistor P5 die maximale Spannung auf der Leitung 12 niedriger ist als die Schwellenspannung (Vg,) eines Transistors vom N-Leitfähigkeitstyp. Solange also irgendein Transistor Uli eingeschaltet ist, bleibt V12 unter V^, Volt, wie es für die Zeitspanne t₂-tc in Fig. 7 dargestellt ist. Außerdem bleibt V1 auf Y^ Volt, wodurch P2 gesperrt gehalten wird und N2 einen Strom 12 gleich 14-leitet, was dazu fuhrt, daß ein Strom 15 in die Leitung fließt.

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Die Verzögerungszeit, welche den Einschaltzeitpunkt; von P5 nach dem Einschalten eines !Transistors HIi bestimmt, laßt sich einstellen durch Bemessung des Großenverhältnisses der die Inverter 11 und 12 bildenden Transistoren oder durch Hinzufügen einer ganzen Zahl von Irivertern oder irgendwelcher anderer Verzögerungselemente wie z.B.einer Schaltung mit RC-Zeitkonstante zwischen den Ausgang des Inverters 11 und den Eingang des Inverter's 12.

Nach dem Ausschalten aller Transistoren NIi liefert der Stromquellentransistor P5 weiterhin einen konstanten Strom 15 in die Verknüpfungsleitung 12. Als Folge wird das Ausgangssignal durch die konstantstrombedingte lineare Aufladung der Ausgangskapazität OL schnell auf Y^ zurückgebracht, wie es für das Intervall tc-tg in Pig. 7 gezeigt ist. Sobald V12 dem Potential Y^ innerhalb des einer Schwellenspannung entsprechenden Bereichs nahekommt, wechselt das Ausgangssignal vonI^ von hoch auf niedrig, wodurch P3 eingeschaltet wird. Nun trägt sowohl P3 als auch P5 dazu bei, das Potential der Leitung 12 wieder auf Y^ zurückzubrnngen. Da der von hoch nach niedrig gehende Signalübergang am Ausgang von 11 durch den Inverter 12 verstärkt und invertiert wird (mit einer Laufzeitverzögerung von 12), wird N2 ausgeschaltet und P2 eingeschaltet. Dies treibt die Gateelektroden der Stromspiegeltransistoren P4 und P5 auf Vpp, wodurch der Stromspiegel ausgeschaltet wird, d.h. der relativ konstante Strom 15 hört auf. Zu diesem Zeitpunkt ist V12 bei oder sehr nahe an V_DD Volt und hat somit wieder seinen ursprünglichen (Anfangs-)Zustand.

Wenn P5 und ein Transistor NIi leitend sind, ist das Potential der Leitung 12 abhängig davon, wieviel Strom der Transistor P5 zur Leitung 12 leitet und wieviel Strom der Transistor NIi aus dieser Leitung zieht. Handelt es sich bei dem Inverter 11 um einen Inverter in Komplementärbauweise des für 12 gezeigten Typs, dann ist es äußerst wichtig, daß V12 unterhalb der Schwellenspannung V^ der N-Kanal-

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Transistoren gehalten wird, um ein Schwingen der Schaltung zu verhindern. Bei der Schaltung nach .I¹Xg-, 6 wird dies dadurch erreicht, daß der Strom 15 in einem bekannten Verhältnis zum Strom 14- "bemessen wird, der direkt proportional zu dem über N2 fließenden Strom 12 ist. Der Wert von 12 ist eine !Punktion der Spannung zwischen Gate- und S our ce-Elektrode von ΪΤ2. Bei leitendem Transistor N2 wird die G ate-Elektrode dieses Transistors normalerweise auf 7-r.Tj getrieben (wodurch P2 ausgeschaltet wird), während die Sourceelektrode von U2 an Masse liegt. Die Gate-Source-Spannung V^g des Transistors N2 ist dann ungefähr gleich V_DD, und die Source-Drain-Spannung Vgjj des Transistors ist dann kleiner als 1 Volt. Wenn nun ein Transistor MIi eingeschaltet wird, werden ungefähr V·^ Volt an seine Gateelektrode gelegt, während seine Sourceelektrode an Masse liegt. Somit ist der eingeschaltete Zustand von N2 sehr ähnlich dem Zustand eines eingeschalteten Transistors ITIi. Ferner sei festgehalten, daß F2 und die Transistoren HIi vom gleichen Leitfähigkeitstyp sind. Wenn also N2 und die Transistoren Hi als Teile ein und derselben integrierten Schaltung gebildet sind odor öhnlicho Fertigungstechniken angewandt wurden, dann ergeben sich beim Transistor Έ2 und bei den Transistoren NIi Jeweils gleichartige Änderungen als Funktion der Zeit, Temperatur und Spannung. Somit kann in der Schaltung nach Fig. 6 ein sehr stabiler Betrieb erzielt werden.

In erfindungsgemäßen Schaltungen läßt sich also ein Impuls erzeugen, der relativ scharfe Vorder- und Rückflanken aufweist und außerdem einen sehr stabilen Pegeln zwischen den Flanken hat.

Der Lastteil der Schaltung nach Fig. 6 kann modifiziert werden, wie es die Fig. 8 zeigt. Das Lasteiern ent P 3 ist Teil eines Inverters 13·> der noch einen Transistor N3 vom N-Leitfähigkeitstyp enthält, dessen Drainelektrode mit der Leitung 12 und dessen Sourceelektrode mit Masse verbunden ist und dessen Gateelektrode an die Gateelektrode von P3

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angeschlossen ist. Der Eingang des Inverters 13 (Gateelektroden von P3 und N3) ist mit dem Ausgang eines zwei Eingänge aufweisenden Verknüpf ungsgliedes G1 verbunden. Je nach der Art der durchzuführenden Logikfunktion kann das Glied G1 ein NAND-Glied oder ein NOR-Glied sein.

Die Ausgangsleitung (Verknüpfungsleitung) ist mit einem Eingang des Gliedes G1 verbunden, und dem anderen Eingang dieses Gliedes wird ein Wählsignal angelegt. Wenn G1 ein NAND-Glied ist, dann wird dieses Glied bei niedrigem Pegel des Wählsignals gesperrt, und der Ausgang des Gliedes G1 wird auf Vj.-^ geklemmt. Wenn das Wählsignal hohen Pegel hat, dann wirkt das Glied G1 als Inverter zwischen der Leitung 12 und dem Eingang des Inverters 1$. Wenn V12 hohen Pegel hat, dann ist der Ausgang von G1 niedrig, P3 ist eingeschaltet und N3 ausgeschaltet. Wenn V12 niedrig wird, dann wird der Ausgang von G1 hoch, P3 wird gesperrt, während N3 eingeschaltet wird, um die Entladung der Leitung 12 nach Masse zu unterstützen.

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Die Quelle relativ konstanten Stroms und der Stromspiegel können in einer Weise gesteuert werden, wie sie in Pig. 8 veranschaulicht ist. Der auf der Verknüpfungsleitung 12 erzeugte Vorladeimpuls wird an die Pühlschaltung und an den Speicherteil einer Speichermatrix gelegt. Ein auf das Wähl3ignal ansprechender Inverter 17 ist mit seinem Ausgang an die Gate elektroden zweier Transistoren P6 und N6 angeschlossen, deren erster vom P-Leitfähigkeitstyp und deren zweier vom N-Leitfähigkeitstyp ist. Die Stromleitungsstrecke von P6 ist in Keine mit der Stromleitungsstrecke eines Transistors P1A vom P-Leitfähigkeitstyp zwischen die Klemmen und einen Knotenpunkt 26 geschaltet.. Die Stromleitungsstrekken des Transistors N6 und eines Transistors N1A vom N-Leitfähigkeitstyp sind parallel zueinander zwischen den Knotenpunkt 26 und Masse geschaltet. Die Gateelektroden von P1A und N1A sind mit der Leitung 12 verbunden.

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Wenn das Wahlsignal niedrigen Pegel hat, dann ist der Ausgang des Inverters 17 hoch, und der Knotenpunkt 26 wird auf niedrigen Pegel getrieben, wodurch P2 eingeschaltet, N? ausgeschaltet und der Stromspiegel sowie die -Stromquelle nichlleitend gehalten werden. Wenn das Wählsignal hohen Pegel hat, ist der Ausgang des Inverters 17 niedrig, wodurch P6 eingeschaltfet und M> ausgeschaltet wird. Die Transistoren P1A und FIA: wirken dann als Inverter, der auf das Signal an der Leitung Ί2 anspricht, und der Ausgang dieses Inver-1Ö ters steuert dann den Eingang des Inverters 12 in ähnlicher Veise, wie es für den Inverter Ii in Verbindung mit Fig. 4-beschrieben wurd.

Claims (12)

1. Patentansprüche

   Schalirungsanordnung, die auf einer Ausgangsleitung als Antwort auf das Einschalten eines einer Vielzahl von Eingangstransistoren einen gut definierten Impuls mit relativ steilen Vorder- und Eückflanken erzeugt, wobei die Stromleitungsstrecken der Eingangstransistoren parallel zueinander zwischen die Ausgangsleitung und einen Punkt eines ersten Betriebspotentials geschaltet sind, so daß die Eingangstransistoren im eingeschalteten Zustand die Ausgangsleitung auf dieses erste Potential zu klemmen trachten,und wobei eine Lastschal tung die Ausgangsleitung mit einem Punkt; eines zweiten Betriebspotentials verbindet, dadurch

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   gekennzeichnet, daß die Impedanz der Lastschaltung (P1, P2, P3, P5) steuerbar ist und daß eine auf die Spannung an der Ausgangsleitung ansprechende und mit der Lastschaltung gekoppelte Einrichtung (18, 20; 11, 12, N2, P4; G1, 17, P1A, N1A, P2, N2, P4, P6, N6) vorgesehen ist, welche

   a) die Impedanz der Lastschaltung auf einem ersten hohen Wert hält, wenn alle Eingangstransistoren ausgeschaltet sind;

   b) die Impedanz der Lastschaltung für eine vorbestimmte Zeitdauer (tp-t₇) auf einen zweiten Wert bringt, der höher als der erste Wert ist, wenn einer der Eingangs tr ans is tor en eingeschaltet wird; c) die Impedanz der Lastschaltung für eine gegebene Zeitspanne (tt-tr^tc-tg) nach der gegebenen Zeitdauer auf einen Wert bringt, der -niedriger als der erste Wert ist und bei dem die Lastschaltung stark leitfähig ist (Figuren 2, 6, 8). "
2. 2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Lastschaltung steuerbarer Impedanz einen ersten und einen zweiten Lasttransistor (PI, P2; P3, P5) enthält, deren jeder eine Stromleitungsstrecke und eine Steuerelektrode hat, und daß die Stromleitungsstrecken des ersten und des zweiten Lasttransistors parallel zueinander zwischen die Ausgangsleitung und das zweite Betriebspotential geschaltet sind.
3. 3. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß die Stromleitungsstrecke des ersten Lasttransistors im eingeschalteten Zustand dieses Transistors eine Impedanz hat, die höher als beim, zweiten Lasttransistor ist.
4. 4. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß die auf die Spannung an der Ausgangsleitung ansprechende und mit der Lastsschaltung gekoppelte

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   ■■- 3 -

   Einrichtung folgendes enthält:

   a) eine erste, zwischen die Ausgangsleitung und die Steuerelektrode des ersten Lasttransistors (PI; P3) gekoppelte Einrichtung (18, Gi), um an die Steuerelektrode dieses Transistors ein Signal (Vi) zu legen, welches außer Phase gegenüber dem Signal auf der -Ausgangsleitung ist;

   b) eine zweite, auf das Signal an. der Ausgangsleitung ansprechende Einrichtung (18, 20; 18, 12, P4; 17, P1A, N1A, P2, K2, P4, P6, W6), die zwischen die Ausgangsleitung und die Steuerelektrode des zweiten Lasttransistors (P2; P5) gekoppelt ist, um an diese Steuerelektrode ein Signal zu legen, welches die gleiche Polarität wie das Signal an der Ausgangsleitung hat und demgegenüber verzögert ist.
5. 5. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, daß die erste Einrichtung eine ungerade Anzahl von Invertern (H) enthält, die in Kaskade zwischen die Ausgangsleitung und die Steuerelektrode des ersten Transistors'geschaltet sind, und daß die zweite Einrichtung eine zusätzliche ungerade Anzahl von Invertern (12, 13, 14; 12)'enthält, die in Kaskade zwischen die Steuerelektrode des ersten Transistors und die Steuerelektrode des zweiten Transistors geschaltet sind.
6. 6. Schaltungsanordnung nach einem der Ansprüche 1 bis 5? dadurch gekennzeichnet, daß jeder der Eingangs tr ans is tor en durch einen relativ schmalen Impuls (SI; Si) eingeschaltet wird.
7. 7. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Lastschaltung. eine Einrichtung steuerbarer Impedanz (P3) und eine steuerbare Quelle relativ konatanten Stroms (P5) enthält, die parallel zueinander zwischen die Ausgangs!eitung und das zweite Betriebspotential geschaltet sind, und daß die auf die Spannung an

   der Aus gangs leitung ansprechende Einrichtung eine Einrichtung (18, G1) enthält, welche die Einrichtung steuerbarer Impedanz auf den zweiten Impedanzwert umschaltet, wenn die Spannung an der Ausgangsleitung auf das erste Betriebspotential geklemmt wird, sowie eine Einrichtung zum Einschalten der Stromquelle nach einer gegebenen Verzögerungszeit (tp-t,-), nachdem die Spannung an der Ausgangsleitung auf das erste Betriebspotential geklemmt worden ist, um an die Leitung Strom im Sinne einer Wiederherstellung der Spannung an der Ausgangsleitung auf den Wert des zweiten Betriebspotential-s zu liefern.
8. 8. Schaltungsanordnung nach Anspruch 7» dadurch gekennzeichnet, daß die Einrichtung steuerbarer Impedanz einen ersten Transistor (P3) enthält, dessen Stromleitungsstrecke zwischen die Ausgangsleitung und das Zweite Betriebspotential geschaltet ist, und daß die Konstantstromquelle einen zweiten, einen dritten und einen vierten Transistor (P4-, P5, N2) enthält, deren jeder eine Steuerelektrode hat und eine Source-und eine Drainelektrode aufweist, welche die Enden einer Stromleitungsstrecke definieren, wobei

   a) die Stromleitungsstrecke des zweiten Transistors (P5) zwischen die Ausgangsleitung und das zweite Betriebspotential geschaltet ist;

   b) die Stromleitungsstrecke des dritten Transistors (PA) zwischen die Gateelektrode und die Sourceelektrode des zweiten Transistors geschaltet ist;

   c) die Sourceelektrode des vierten Transistors (N2) mit dem ersten Betriebspotential*und die Drainelektrode des vierten Transistors mit der Drain- und der Gateelektrode des dritten Transistors verbunden ist;

   d) eine Einrichtung (18; P6, P1A, KIA, Ή6) vorgesehen ist, um an die Gateelektrode des vierten Transistors ein Signal zu legen, welches die invertierte Form des Signals an der Ausgangsleitung ist.
9. 9· Schaltungsanordnung nach Anspruch 8, dadurch gekennzeichnet, daß die sich im eingeschalteten Zustand des ersten Transistors ergebende Impedanz (Einsehaltimpedanz) wesentlich größer ist als die Einschaltimpedanz des zweiten Transistors und daß die Einsehaltimpedanz des zweiten Transistors größer ist als die Einschaltimpedanz jedes einzelnen der ersten ^ielzahl von Transistoren.
10. 10. Schaltungsanordnung nach Anspruch 9j dadurch gekennzeichnet, daß der erste, der zweite und der dritte Transistors von einem ersten Leitfähigkeitstyp sind und daß die Vielzahl der Eingangstransistoren und der vierte .Transistor von einem zweiten Leitfähigkeitstyp sind. ·
11. 11. Schaltungsanordnung nach Anspruch 8, dadurch gekennzeichnet, daß die auf die Spannung an der Ausgangsleitung ansprechende und mit der Einrichtung steuerbarer Impedanz verbundene Einrichtung einen ersten Inverter

    (11) enthält und daß die auf die Spannung an der Leitung ansprechende und mit der Stromquelle gekoppelte Einrichtung einen zweiten Inverter (12) enthält, der zwischen den Ausgang des ersten Inverters und die Stromquelle geschaltet ist.
12. 12. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß Transistoren der Vielzahl von Eingangstransistoren über jeweilige Übergangsdetektoren (TD1,TD2, usw.) mit jeweils einer zugeordneten Eingangsleitung (A1, A2, usw.) gekoppelt sind und daß jeder der Übergangsdetektoren einen zugeordneten Eingangstr an sistor für eine kurze Dauer einschaltet, jedesmal wenn eine Pegeländerung des Signals an der zugeordneten Eingangsleitung vorkommt.

    -β-ι 1.3. Gpeich er anordnung, in welcher eine Schaltungsanordnung nach Anspruch 12 auf unregelmäßig erzeugte Adressensignale an den Eingangsleitungen anspricht, indem sie auf der Ausgangsleitung·einen Vorladeimpuls erzeugt, jedesmal wenn ein Adressensignal seinen Zustand ändert.