DE3203913C2 - Impulsgenerator - Google Patents

Abstract

Gegenstand der Erfindung ist ein Impulsgenerator, der auf Eingangssignale ansprechende, normalerweise nichtleitende Eingangstransistoren (N1 bis Nm) aufweist, dessen Stromleitungsstrecken parallel zueinander zwischen ein erstes Betriebspotential (Masse) und eine Ausgangsleitung geschaltet sind, und der außerdem eine Lastschaltung aufweist. In der Lastschaltung sind die Stromleitungsstrecken eines ersten, normalerweise eingeschalteten Transistors (P1) und eines zweiten, normalerweise ausgeschalteten Transistors (P2) parallel zueinander zwischen die Ausgangsleitung (12) und ein zweites Betriebspotential (V ↓D ↓D) geschaltet. Wenn irgendeiner der Eingangstransistoren eingeschaltet wird, dann wird das Potential der Ausgngsleitung auf einen ersten Wert getrieben. Eine auf das Potential der Ausgangsleitung ansprechende Einrichtung (18, 20) steuert die Impedanz der Lasteinrichtung, indem sie ein Ausschaltsignal an den ersten Transistor und anschließend ein verzögertes Einschaltsignal an den zweiten Transistor legt, wenn das Potential der Ausgangsleitung auf den ersten Potentialwert getrieben wird, und indem sie ein Einschaltsignal an den ersten Transistor und anschließend ein verzögertes Ausschaltsignal an den zweiten Transistor legt, wenn das Potential der Ausgangsleitung wieder auf den zweiten Potentialwert gestellt wird.

Description

40

Die Erfindung betrifft eine Schaltungsanordnung zum Erzeugen eines wohldefinierten schmalen Impulses mit scharfer Vorder- und Rückflanke, gemäß dem Oberbegriff des Patentanspruchs 1.

In vielen Fällen ist es notwendig, ein Signal zu erzeugen, welches anzeigt, daß eine oder mehrere von vielen Ereignissen sia'.tgefunden hat bzw. eir.c oder mehrere von vielen Bedingungen erfüllt sind. So ist es z. B. bei einem mit hoher Geschwindigkeit arbeitenden Speicher wünschenswert, eine Spannungs- oder SuUmänderung an einer der vielen Wort- und Bit-Adressenleitungen schnell zu fühlen und dann einen Impuls oder ein Signa! zu erzeugen, jm verschiedene Teile der Speicherschaltung vorzuladen und gewisse organisatorische Operationen durchzuführen, bevor Information aus dem Speieher ausgelesen oder in den Speicher eingeschrieben wird.

Als Beispiel für den Stand der Technik sei nachstehend eine bekannte Schaltung, die sich zur Durchfüh-

1. Die Stromleitung durch den Transistor T1 verlangsamt die (abfallende) Vorderflanke dis negativ gerichteten Impulses auf der »Verdrahtung«-ODER-Leitung, wenn einer oder mehr der auf Signal ansprechenden Transistoren (N 1 bis Λ/4) eingeschaltet werden.

2. Das Signal auf der Verdrahtungs-ODER-Leitung kann wegen der Spannungsteilerwirkung zwischen dem Transistor TI und den signalempfangenden Transistoren Ni bis /V4 nicht auf Masse gehen. Der niedrige Pegel des Ausgangssignals ist daher nicht gut definiert, und Schaltungen, die auf das Ausgangssignal ansprechen, können nicht vollständ.g oder schnell ein- und ausgeschaltet werden.

3. Die (ansteigende) Rückflanke des Ausgangsimpulses hat eine sehr große Zeitkonstante wegen der hohen Einschaltimpedanz des Transistors ti, über welche die relativ hohe, an der Leitung 12 wirksame Kapazität CL aufzuladen ist. Bei großen Speichern sind normalerweise mehrsignalempfangende Transistoren als die in F i g. 1A als Beispiel dargestellten vier Transistoren parallelgeschaltet, wodurch CL noch höher ist. Dies führt zu einem sehr langsamen Potentialanstieg auf der Verdrahtungs-ODER-Leitung.

4. Dip dynamische Verlustleistung ist ziemlich hoch, weil Ti immer eingeschaltet ist.

Die vorstehend erwähnten Probleme ergeben sich hauptsächlich deswegen, weil eine passive Last verwendet wird (d. h. der Transistor Ti mit seiner fest an Masse

rung der gewünschten Steuerfunktion eignet, anhand 60 angeschlossenen Gateelektrode). Dieser Typ einer Last der F ig. IA und IB erläutert. Dabei zeigt wird deswegen verwendet, weil die Eingangssignale

Fig. IA ein Schaltbild der bekannten Schaltung; ._·.·. . -

Fig. IB den Verlauf eines typischen Ausgangssignals der Schaltung nach F i g. 1A und den gewünschten Verlauf des Signals.

Die Schaltung nach F i g. 1A ist ein passives Verknüpfungsglied mit ODER-Funktion, ein sogenanntes »Ver-

drahtungs«-ODER-Glied ^VIRE OR). Die Schaltung

(z. B. Änderungen des Spannungspegels auf den Adressenleitungen) dem System in unregelmäßiger Weise angelegt werden. Daher ist es nicht praktikabel, die Last taktzusteuern und sie vor dem Einschalten der signalempfangenden Transistoren auszuschalten.

Um bei einer Schaltungsanordnung der hier in Rede stehenden Gattung kürzere Schaltzeiten und geringere

Verlustleistung zu gewährleisten, ist es bekannt, die Lastschaltung mit steuerbarer Impedanz auszulegen und diese Impedanz während des Betriebs der Anordnung abhängig von der Spannung an der Ausgangsleitung zu ändern. So zeigt z. B. die deutsche Offenlegungsschrift 25 22 588 eine Schaltungsanordnung der im Oberbegriff des Patentanspruchs 1 beschriebenen Gattung, bei welcher die Lastschaltung ein Element unveränderlicher Impedanz und parallel dazu einen steuerbaren Lasttransistor enthält. Die Steuerschaltung für diesen Lasttransistor ist ein Inverter, dessen Eingang mit der Ausgangsleitung und dessen Ausgang mit der Steuerelektrode des Lasttransistors verbunden ist, um die Impedanz dieses Transistors zu steuern. Eine ähnliche Anordnung offenbaren auch die deutsche Offenlegungsschrift 25 25 690 und die französische Offenlegungsschrift 2196 560, wobei im Falle der letztgenannten Druckschrift die Lastschaltung ausschließlich aus Feldeffekttransistoren besteht.

Den vorstehend erwähnten bekannten Anordnungen ist gemeinsam, daß die Lastimpedanz auf einem niedrigen Wert gehalten wird, solange keiner der Eingangstransistoren eingeschaltet ist. Mit Einschaltung (mindestens) eines dieser Transistoren wird die Lastimpedanz von diesem niedrigen Anfangswert auf einen höheren zweiten Wert gebracht, und nach dem Ausschalten der Eingangstransistoren wird die Lastschaltung einfach wieder in denjenigen Zustand zurückgeschaltet, den sie vor der Erregung der Eingangstransistoren hatte, d. h. die Impedanz der Lastschaltung wird vom zweiten Wert direkt wieder auf Jen ersten Wert gebracht. Auf diesem niederohmigen ersten Wert bleibt die Impedanz, bis (mindestens) einer der Eingangstransistoren wieder eingeschaltet wird. Diese Steuerung der Lastimpedanz führt dazu, daß der Ausgangsimpuls an der Ausgangsleitung eine steilere Rückflanke bekommt als bei den mit fester Lastimpedanz arbeitenden Schaltungsanordnungen, wie sie weiter oben in Verbindung mit F i g. 1Ä und IB diskutiert wurden. Jedoch läßt die erzielbare Steilheit der Vorderflanke des Impulses noch zu wünschen übrig. Dies gilt auch für andere bekannte Schaltungsanordnungen, wie sie z. B. aus der deutschen Auslegeschrift 28 35 692 bekannt sind und bei denen die Lastschaltung aus einer ersten veränderbaren Impedanz in Form eines Feldeffekttransistors besteht, der zwischen die Ausgangsleitung und das zweite Betriebspotential geschaltet ist, und einer zweiten veränderbaren Lastimpedanz, ebenfalls in Form eines Feldeffekttransistors, der zwischen die Ausgangsleitung und das erste Betriebspotential geschaltet ist. Auch hier wird diese Lastschaltung so betrieben, daß die kombinierte Lastimpedanz zwischen einem ersten, niedrigen Ruhewert und einem zweiten, höheren Wert wechselt Diese Anordnung hat aber noch den zusätzlichen Nachteil, daß die Ausgangsleitung nicht auf gut definierte Potentiale geklemmt wird, sondern auf Potentiale, die zwischen dem ersten und dem zweiten Betriebspotential »schwimmen«.

Die Aufgabe der Erfindung besteht darin, eine Schaltungsanordnung der im Oberbegriff des Patentanspruchs 1 beschriebenen Gattung so auszubilden, daß der auf der Ausgangsleitung erzeugte Impuls noch besser definiert ist und eine noch größere Steilheit beider Flanken hat als beim vorstehend beschriebenen Stand der Technik. Diese Aufgabe wird erfindungsgemäß durch die im Kennzeichnungsteii des Patentanspruchs I beschriebenen Merkmale gelöst

Gemäß der Erfindung wird die Last im Ruhezustand nicht auf niedriger, wie beim Stand der Technik, sondern auf relativ hoher Impedanz gehalten und nach dem Einschalten eines Eingangstransistors in einen Zustand noch höherer Impedanz getrieben, so daß zum einen die Ausgangsleitung schnell auf das erste Betriebspotential gebracht wird und zum anderen die Verlustleistung in der Lastschaltung während der Dauer dieses ersten Betriebspotentials klein ist. Nach dem Ausschalten aller Eingangstransistoren wird die Lastschaltung vorübergehend (d. h. für eine vorbestimmte Zeitdauer) in einen niederohmigen Zustand gebracht, damit die Ausgangsleitung schnell auf das zweite Betriebspotential zurückkehren kann. Nach Verstreichen dieser Zeitspanne nimmt die Lastschaltung wieder die anfängliche, relativ hohe Impedanz ein. Sie bleibt also nicht, wie beim Stand der Technik, auf dem niedrigen Wert.

Diese Folge von Impedanzänderungen der Laslschal- ι tune führt dazu, daß an der Ausgangsklemmc ei" ■ schmaler Ausgangsimpuls erscheint, der sowohl eine steile Vorderflanke als auch eine steile Rückflanke aufweist. Mit dem oben diskutierten Stand der Technik ist dieser Erfolg nicht erzielbar.

Die Erfindung wird nachstehend an Ausführungsbeispielen anhand der weiteren Zeichnungsfiguren 2 bis 8 erläutert. ,

F:g. 2, 5, 6 und 8 sind Schaltbilder von Ausführungsformer* der Erfindung:

F i g. 3 zeigt Wellenformen eines Eingangs- und eines Ausgangssignals der Schaltung nach Fig.2 und veranschaulicht außerdem die Einschalt- und Ausschaltfolge von Lasttransistoren in dieser Schaltung;

Fig.4A ist das Schaltbild eines Verzögerungsnetzwerkes zur Verwendung in der Schaltung nach F i g. 3; Fig.4B zeigt die Form von Signalen in der Schaltung , nach Fig.4A;

Fig. 7 zeigt Wellenformen von Signalen, die in Verbindung mit der Schaltung nach Fig.6 diskutiert werden.

In den verschiedenen Figuren sind gleiche oder einander entsprechende Elemente jeweils mit denselben Bezugszeichen versehen.

Die Schaltung nach Fig.2 enthält Feldeffekttransistoren mit isolierter Gateelektrode (IGFETs) N 1 bis Nm, vom N-Leitfähigkeitstyp, deren Stromleitungsstrecken (Kanäle) parallel zueinander zwischen eine Verdrahtungs-ODER-Hauptleitung 12 und Masse geschaltet sind. Die Gateelektrode jedes Exemplars Ni dieser Transistoren (wobei 1 < / < m) ist mit dem Ausgang eines zugehörigen Übergangsdetektors (TDi) verbunden. Der Eingang jedes Übergangsdetektors .Jt mit einer zugehörigen Adressenleitung LJ verbunden, an die ein Adressensignal Λ/gelegt wird. Die Übergangsdetektoren können beispielsweise von einer Bauart sein, wie sie in der Fig. 1 oder 3 der US-Patentschrift 40 39 858 beschrieben ist, es kann aber auch irgendein anderer geeigneter Typ verwendet werden. Immer wenn ein Adressensignal Ai an irgendeiner der Adressenleitungen seinen Zustand von »hoch« auf »niedrig« oder von »niedrig« auf »hoch« ändert, erzeugt der zugeordnete Übergangsdetektor TDi einen positiv gerichteten Impuls Si, wie er in Fig.3 gezeigt ist. Dieser Impuls wird an die Gateelektrode des zugeordneten Transistors M gelegt (Das Signa! Si ist die invertierte oder komplementäre Form des mit »C« bezeichneten Ausgangssignals in Fig. 1 der erwähnten US-Patentschrift) Somit wird bei jedem Zustandswechsel (Signalübergang) des auf der Adressenleitung Li anstehenden Signals ein po-

sitiv gerichteter Eingangsimpuls Si erzeugt. Jeder der auf Eingangssignale ansprechenden Transistoren Ni ist normalerweise gesperrt (ausgeschaltet) und wird nur dann leitfähig (eingeschaltet), wenn das zugeordnete Signal .9/hoch ist.

Die Last der Schallung enthält IGFETs PI und P2 vom P-I.citiingstyp, deren Hauptstromstrecken (Kanäle) parallel zueinander zwischen die Leitung 12 und eine Kleinnie >"<>geschaltet sind, an die ein positives Bctriebspotcntial von V/j/j Voll gelegt wird. Die Impedanz des Transistors /'I im durchlässigen Zustand (Einschaltimpedanz /J'\) ist wesentlich größer als die Einschaltimpedanz (ZP 2) des Transistors P2. Das heißt, hinsichtlich seiner geometrischen Abmessungen ist Pi ein kleineres Bauelement als /'2. Eine zwischen die Leitung 12 und die Gateelektrode von Pi gekoppelte Schaltung 18 erzeugt an der Gateclektrode von Pi ein Signal, welches die invertierte Form oder das Komplement des Signals auf der Leitung 12 ist. Bei der vorliegenden Ausführungsform ist die .Schaltung 18 ein inverter / i, dessen Eingang an die Hauptleitung 12 und dessen Ausgang an die Gateelektrode von PI angeschlossen ist. Der Inverter /1 liefert an seinem Ausgang ein Signal, welches das Komplement bzw. die invertierte Form des an seinen Einganc gelegten Signals ist und demgegenüber nur etwas verzögert ist. Zwischen den Ausgang des Inverters /1 und die Gateelektrode von P2 sind drei Inverter 12, 13 und /4 in Kaskade zueinander geschaltet. Die Inverter 12, 13 und /4 bilden eine Schaltung 20, welche das Ausgangssignal des Inverters /1 verzögert und es vor dem AnIngen an die Gateelektrode von P2 verstärkt und invertiert. Die Laufzeit durch die Inverter 12, 13 und /4 ist zum Teil eine Funktion der Größe der die Inverter bildenden Transistoren. Die Inverter /1, /2, /3 und /4 können durch Verwendung von Transistoren komplementären Leitungstyps realisiert sein, wie es in F i g. 4A gezeigt ist. Alternativ können die Inverter aber auch durch Transistoren eines einzigen Lei'urtgstyps gebildet sein oder irgendeinen anderen, zur Realisierung einer Invertcrfunktion geeigneten Aufbau haben.

Die Kombination der Schaltungen 18 und 20 führt zur Erzeugung eines Signals an der Gateelektrode von P2, welches die gleiche Polarität wie das Signal auf der Leitung 12 hat, jedoch diesem Signal gegenüber um die kombinierten Laufzeiten der Inverter Ii, 12,13 und /4 verzögert ist. Zusätzliche Verzögerungen können in der Schaltung 20 (oder in der Schaltung 18) bewirkt werden, solange das Signal an der Gateelektrode von P2 eine Verzögerung gegenüber dem Signal auf der Leitung 12 und die gleiche Polarität wie dieses hat und das Signal an der dateelekirode von /Ί das Komplement des Signals auf dor 1 .eiiting 12 bleibt. Wie aus der nachstehenden Beschreibung erkennbar .sein wird, könnte das vom Inverter / I erzeugte und an die Gateeleklrode von P 1 gelegte AuUer-Phase-Signal genauso gut auch durch irgendeine andere geeignete Schaltung erzeugt werden, luul das von den Schaltungen 18 und 20 an die Gateelekirode des Transistors /'2 gelegte verzögerte ln-Phase-Signul könnte ebenfalls durch irgendeine andere Schaltung gebildet werden. Ks ist festzuhalten, daß eine Schaltungsanordnung, welche die l-'imkiion der Schaltungen 18 und 20 erfüllt, direkt zwischen die Ausgangs-K-ItIiHf 12 und ι lie I latcclekliode von /'2 eingefügt werden kimme, wobei diese Schaltungsanordnung unabhängig von der /wischen die Leitung 12 und die Gateclektrode von /' I eingefügte Schaltung i»i.

Pie Anfangs- oder stationären Bedingungen der Schaltung nach I" i g. 2 (ti. h. die Bedingungen beim Fehlen einer Adressenänderung oder eine beträchtliche Zeitspanne nach einer Adressenänderung) sind folgende:

a) die Transistoren N/sind ausgeschaltet;

b) die Spannung V 12 auf der Hauptleitung 12 ist hoch (d. h. gleich V/»»);

c) das Ausgangssignal VI des Inverters /1 ist niedrig (d. h. auf Massepoteiitial);

in d) der Transistor Pl ist daher eingeschaltet;

c) der Ausgang VA des Inverters /4 ist hoch (d. h. auf

V,_w);
f) der Transistor P 2 ist ausgeschaltet.

Wenn nun irgendeiner der Transistoren Ni mittels eines Signals S/gemäß der F i g. 3 eingeschaltet wird, beginnt die Spannung V12 auf der Hauptleitung 12 negativer zu werden, d. h. sie ändert sich in Richtung zum Massepotential. Wenn \ 12 negativer zu werden be-

2« ginnt, versiäiki uriu invertiert der inverter / 1 diese Ar, derung, und das Ausgangssignal / 1 beginnt, vom niedrigen in den hohen Zustand überzugehen. Da sich Vl in positiver Richtung ändert, vermindert sich die Gate-Source-Spannung des Transistors Pl, und die Leitfähigkeil dieses Transistors wird merklich reduziert. Es sei daran erinnert, daß Pl vorzugsweise ein sehr kleines Bauelement ist und daß seine Einschaltimpedanz wesentlich höher ist als diejeniger irgendeines der Transistoren Ni. Wenn P1 in den gesperrten Zustand geht,

jo wird seine Impedanz noch höher, und der kleine Strom, der durch die Stromleitungsstrecke dieses Transistors zur Leitung 12 fließt, verringert sich noch mehr. Die durch / 1 und P1 gebildete positive Rückkopplung stellt sicher, daß nach dem anfänglichen Absinken von V12 die Spannung V1 bis nahe an V_DD ansteigt und die Ausschaltung des Transistors PI beschleunigt wird. Somit kann sich die Spannung V12 auf der Leitung 12 schnell über den eingeschakc'.co Transistor Ni nach Masse entladen, wobei nur wenig Gegenwirkung über den Transistör P1 kommt, der schnell sperrt. Das Ergebnis ist eine schnell abfallende Vorderflanke der Spannung V12 innerhalb des kurzen Intervalls von fi bis ti, wie es die entsprechende Wellenform in der F i g. 3 zeigt.

Nachdem Pl ausgeschaltet ist und bei gleichzeitig ausgeschaltetem Transistor P2 ist kein niederohmiger Weg zwischen den Leitungen 12 und 16. Die Leitung 12 und die ihr zugehörige Kapazität können dann schnell bis ganz auf Massepotential entladen werden, und zwar über den eingeschalteten in Sourccschaltung leitenden

ν» Transistor Ni, wie es die Wellenform V12 in der F i g. 3 für das Intervall /2 bis f-, zeigt.

Nachdem P1 augcschaltet ist, bleibt P2 so lange ausgeschaltet, wie der von niedrig nach hoch gehende Wechsel der Ausgangsspannung von /1 benötigt, um durch die Inverter /2. /3 und /4 zu laufen. Nach dieser Laufzeit durch /2. /3 und /4 wechselt der Ausgang von /4 (welcher komplementär zum Ausgang von /1 ist) von hoch nach niedrig, und P 2 wird eingeschaltet. P 2 ist vorzugsweise ein relativ großes Bauelement, und wenn

bo es eingeschaltet wird, zieht es sehr schnell die Leitung 12 nach Vp_n Volt, wie es die Wellenform V12 in F i g. 3 für die Zeitspanne fi bis t_a zeigt. Der auslösende Impuls Si ist typiseherweisc sehr schmal und endet normalerweise zum Zeitpunkt des Einscha'itens von P 2 oder vorher.

t>5 wie es die Fig. 3 für das Intervall h bis u zeigt. Die Impulsverzögerung wird normalerweise so bemessen, daß sie etwas größer als die Breite des Impulses S, ist, so daß anzunehmen ist. daß P2 nicht einschaltet, bevor der

auf 5/ ansprechende Transistor M gesperrt ist. Sobald V12 nach Vdd getrieben wird, beginnt der Ausgang von /1 niedrig zu werden, und der Transistor P1 wird eingeschaltet, was zusätzlich hilft, die Spannung V12 zurück auf Vdd zu bringen. Der Wechsel von hoch nach niedrig am Ausgang von /1 wird über die Inverter 12, /3 und /4 weitergegeben, so daß nach Verstreichen der laufzeitbedingten Verzögerung ein verstärktes, in positiver Richtung gehendes Signal an die Gateelektrode von P2 gelegt wird, welches P2 vollständig ausschaltet. Die Spannung auf der Leitung 12 wird dann nur durch den Transistor PX auf hohem Pegel (Von) gehalten. Kurz nach dem Einschalten des Transistors A//(zwischen den Zeitpunkten u, und /ι) wird P1 ausgeschaltet (zum Zeitpunkt (:), während P2 ausgeschaltet bleibt. Die Ausschaltung von Pi bei gesperrtem Transistor P2 während des ersten Teils der vorstehend erwähnten Zeitspanne erlaubt ein schnelles Entladen der Hauptleitung 12 auf Massepotential, weil der Spannungabfall an der Strcrinieiiungsstrecke des Transistors /V/ (der in Sourceschaltung betrieben wird) vernachlässigbar ist. Die vorstehend beschriebene positive Rückkopplung gibt dem Impuls V12 seine steile (abfallende) Vorderflanke. Während P1 und P2 ausgeschaltet bleiben, erreicht der Impuls das Niveau 0 Volt für eine vorbestimrrue Dauer (Intervall I₂ bis is), die der Gesamtiaufzeit durch die Elemente /2, /3 und /4 entspricht. Dies stellt sicher, daß der niedrige Pegel (OVoIt) des Ausgangsimpulses gut definiert ist. Da die Transistoren Pi und P2 während des größten Teils der Zeit der Erzeugung eines negativ gerichteten Impulses ausgeschaltet sind, wird wenig Verlustleistung verbraucht. Nach der Verzögerung (zum Zeitpunkt ts) wird P2 leitend und lädt wegen seiner sehr niedrigen Einschaltimpedanz die Hauptleitung 12 schnell auf Vdd Volt, so daß kurz danach (zum Zeitpunkt /_b) der Transistor P1 wieder einschaltet.

Da P2 nach dem Ausschalten des Transistors Mund dem Auslösen des Vorladevorgangs einschaltet, ist die im Mittel verbrauchte Verlustleistung der Schaltung gering. Dies gilt, obwohl während des leitenden Zustandes von P2 und der Wiederaufladung von CL beträchtliche Leistung verbraucht wird, denn die Wiederaufladung von CL nimmt nur eine kurze Zeit in Anspruch. Wenn z. B. die Impulsbreite im Bereich von 6 bis IO Nanosekunden liegt, bleibt P2 ebenfalls nur 6 bis 10 Nanosekünden eingeschaltet. Daher hat die Schaltung eine sehr geringe mittlere Verlustleistung, und ihr Ausgangssignal reagiert extrem schnell. Wenn die Eingangssignale Si in einer solchen Folge angelegt werden, daß ein Transistor ΛΛ" während der Zeit der Leitfähigkeit von P2 eingeschaltet wird (vom Zeitpunkt fs bis zum Zeitpunkt f? in F i g. 3), dann erhöht sich die Verlustleistung der Schaltung. Die Dauer des leitenden Zustandes von P2 ist jedoch sehr kurz. Daher bleibt die mittelere Verlustleistung niedrig.

Um die Zeit des leitenden Zustandes von P2 zu reduzieren, braucht die von den Elementen 12, 13 und /4 eingeführte Verzögerung nicht symmetrisch zu sein (d. h. für Übergänge von hoch nach niedrig in den auf der Leitung 12 erzeugten Signalen braucht sie nicht genauso groß zu sein wie für Übergänge von niedrig nach hoch). Wie in den F i g. 4A und 4B gezeigt, können die das Verzögerungsnetzwerk 20 bildenden Inverter 12, /3 und /4 jeweils mit komplementären IGFETs gebildet sein, die P-leitenden Transistoren (Pl 2 und Pl 4) der Inverter 12 und /4 sind größer ausgelegt als die zugehörigen N-Ieitcnden Transistoren NIl und Nl 4, und der Transistor Nl3 des Inverters /3 ist größer gewählt als der Transistor Pl3, Als Folge ist die Verzögerung (TDF) </;r Reaktion auf einen von hoch nach niedrig gehenden (d. h. negativ gerichteten) Signalwechsel an der Leitung 12 größer als die Verzögerungen (TDB) der Reaktion auf einen von niedrig nach hoch gehenden (positiv gerichteten) Signalübergang auf der Leitung 12. Die Erfindung wurde vorstehend anhand einer Ausführungsform erläutert, bei welcher zwei aktive (dynamisch gesteuerte) Transistoren (PX und P2) verwendet

ίο werden. Die Schaltung könnte statt dessen jedoch auch einen einzigen Lasttransistor (oder eine andere Einrichtung steuerbarer Impedanz) enthalten, dessen Impedanz oder Konduktanz durch den Wert der Spannung auf der Leitung 12 gesteuert wird. Wenn alle Eingänge (A X bis Arn) niedrig sind (was einen statischen Zustand definiert), dann wirkt die Kombination von P2 und PX als hochohmige Last zwischen der Leitung 12 und VW Die Impedanz der Last (PX) während des statischen Zustandes ist so bemessen, daß Leckströme (von rirr Leitung 12) nach Masse kompensiert werden und ein »Schwimmen« (d. h. eine Unfestigkeit) des Potentials der Leitung 12 verhindert wird. Die Lastimpedanz kann daher sehr hoch sein. Wenn ein Transistor Ni eingeschaltet wird, wird ein Ausgangssignal erzeugt und Pl wird ausgeschaltet (P2 ist bereits ausgeschaltet). Wenn beide Transistoren Pl und P2 ausgeschaltet sind, wirken sie als extrem hochohmige Last. Nach der Erzeugung des Ausgangsimpulses gewünschter Breite wird P2 für eine kurze Zeitspanne eingeschaltet (und Pl wird ebenfalls eingeschaltet) um den Ausgangsimpuls zu beenden und eine steile Rückflanke (schnelle Rückkehr auf Vdd) zu bewirken. Die Kombination von Pl und P 2 bildet dann eine niederohmige Schaltung (geringe Einschaltimpedanz), um die Ausgangsleitung schnell in ihren ursprünglichen (statischen) Zustand zurückzubringen, wenn P2 ausgeschaltet und PI wieder eingeschaltet wird.

Dies ist ein deutlicher Gegensatz zu bekannten Schaltungen, bei denen a) die Vorderflanke an einem steilen Abfall gehindert wird und b) der Endpegel des Impulses das Potential der Versorgungsleitung nicht erreichen kann und c) die Rückflanke nicht schnell auf ihren ursprünglichen Pegel zurückkehren kann.
Durch dynamische Steuerung der Last mit einem auf der Ausgangsleitung der Schaltung erzeugten Signal anstelle der Verwendung eines passiven »hochziehenden« Transistors (oder eines Widerstandes) wie beim Stand der Technik wird ein extrem schneller Betrieb mit niedriger durchschnittlicher Verlustleistung erzielt.

In erfindungsgemäßen Schaltungen wird also, obwohl die Eingangssignale (z. B. Zustandsänderungen auf Adressenleitungen) unregelmäßig bzw. nicht taktgebunden angelegt werden, ein Ausgangsimpuls oder ein Ausgangssignal sehr schnell nach dem Auftreten einer Änderung an einer Adressenleitung erzeugt. Der Impuls bzw. das Signal ist gut definiert (d. h. es geht von einem vollständig »niedrigen« auf einen vollständig »hohen« Pegel oder umgekehrt), hat eine steile Vorderflanke zur Festlegung des Beginns des Vorladevorgangs und organisatorischer Operationen und hat eine steile Rückflanke zur Beendigung des Vorladevorgangs und der organisatorischen Operationen und zur Einleitung eines Lese- oder Schreibzyklus.

Die Anordnung nach F i g. 5 enthält drei Schaltungen 2a, 2b und 2c, deren jede der Schaltung nach F i g. 2 entspricht und einen Ausgang V* 12a bzw. Vl2b bzw. V XIc hat. Jeder dieser Ausgänge ist über eine zugeordnete Leitung 12a bzw. 126 bzw. ^cmitderGaieelektro-

ill· dm··: /iigcoidnelen l-iingiingstraiisistors /'4I h/w. /'42 Iv.w. /'4.J verbunden. Die Λη/.ahl der Adresseneingänge f/1 I./ b.s ΛΧ.-;. A \b bis .4/Vi>, 4 If bis AXc) an !en Schaltungen 2u. 2b und 2r braucht nicht jeweils gleich /u sein. Im Schaltbild nach Fig. 2 beispielsweise ist eine Mehrzahl (m) von auf Eingangssignale ansprechende Transistoren Ni dargestellt, die am Verknüpfungsknoten (Leitung 12) zusammengeschaltet sind. Um die dem Knoten 12 zugeordnete Kapazität möglichst klein zu halten und eine höhere Arbeitsgeschwindigkeit zu erreichen, kann es vorteilhaft sein, die Anzahl der Eingangssignale in jeder Teilschaltung (2a, 2b, 2c) zu begrenzen. In jedem Fall können die Ausgänge zweier oder mehrerer Schaltungen des in Fig. 2 dargestellten Typs gemeinsam verknüpft werden, wie es in Fig. 5 dargestellt ist. Die Verdrahtungs-ODER-Schaltung 40 nach l^: i g. 5 ist die komplementäre Version der Schaltung mich I" i g. 2. Die auf Signale ansprechenden Transistoren sind Transistoren /'4/vom P-Leitfähigkeitstyp. deren Slromleitungsstrecken parallel zueinander zwischen Vdi, Volt und eine Verdrahtungs-ODER-Verknüpfungsleitung 42 geschaltet sind. Die dynamische Last enthalt einen Transistor N41 (entspricht dem Transistor P\ in F i g. 2) und einen Transistor N 42 (entspricht dem Transistor P2 in F i g. 2). deren Stromleitungsstrecken parallel zueinander zwischen die Leitung 42 und Masse geschaltet sind. Ein Inverter /41 (entspricht dem Inverter / 1) ist mit seinem Eingang an die Leitung 42 und mit seinem Ausgang an die Gateelektrode des Transistors Λ/41 angeschossen. Drei Inverter /42, /43 und /44 (entsprechend der· Invertern 12, /3 und /4) sind in Kaskade zwischen den Ausgang des Inverters /41 und die Gateelektrode des Transistors N 42 geschaltet.

Die Schaltung 40 nach Fig. 5 arbeitet in einer komplementären, ansonsten jedoch gleichartigen Weise wie die Schaltung nach F" ig. 2 und braucht daher nicht in iillen [iinzcihciicfi beschrieben zu werden. Wenn ein negativ gerichteter Impuls auf den Leitungen 12a, 12έ> oder 12c erzeugt wird, wird ein positiv gerichteter Ausgangsimpuls auf der Leitung 42 abgegeben. Dieser auf der Leitung 42 erzeugte Impuls kann direkt an verschiedene Teile einer nachfolgenden Schaltung (nicht dargestellt) gelegt oder über einen Puffer an nachfolgende Schaltungen weitergegeben werden.

Aus der F i g. 5 ist erkennbar, daß die Eingangssignale auf viele verschiedene Arten verknüpft werden können, um das Ansprechverhalten das System optimal zu machen. Die Fi g. 5 demonstriert auch, daß erfindungsgeiiiäBe Schaltungen zur Durchführung von Kombinationslogik kombiniert werden können.

Du· in Ι· ι g. ti dargestellte Aiisfiihnmgsform einer erliinliiii)Vs^i-nialiiMi Schaltung enthüll Feldeffekttransistoren mit isolierter (iB'eelekirode (Isolierschicht-Feldeffekttransistoren oder Ui 11"Ts) Nl 1 bis NIm vom N-l.eulahigkcitsiyp. deren Stroinleitungsstrecken (Kanäle) parallel zueinander /wischen eine ODER-Vcrknüpfungslciiimg 12 und ein lkvugspotential geschaltet sind, da\ als Masse dargestellt im. Die Clateelekirode jedes der transistoren NIi (wobei Isii in) ist mit dem Ausgang eines zugeordneten Obergangsdeiektors (TDi) verbunden. Der lüngang jedes Übergangsdetektors ist mit einer zugehörigen Adressenlcitung Li verbunden, an die ein zugeordnetes Adrc.ssensignal A/gelegt wird. Die Übergangsdelckloren können beispielsweise von einem Typ sein, wie er in f-'ig. 1 oder 3 der US-Patentschrift 40 59 858 beschrieben ist. obwohl statt dessen auch andere geeignete Übergangsdetektoren verwendet wer-

den können, immer wenn ein Ailressensignal /\/aiii irgendeiner der Adresscnleiiiingeii von einem »hohen« in einen »niedrigen« Zustand wechselt oder umgekehrt, dann erzeugt der zugeordnete Übergangsdetektor TDi einen positiv gerichteten Impuls Si, wie er in Fig. 3 dargestellt ist und der an die Gateelektrode des dem betreffenden Detektor zugeordneten Transistors NIi gelegt wird. (Das Signal 5/ist die invertierte Form bzw. das Komplement des in Fig. I der o. e. US-Patentschrift

ίο dargestellten Ausgangssignals »C«.) Somit wird für jeden Signalübergang auf der Adressenleitung Liein positiv gerichteter Eingangsimpuls S/ erzeugt. Jeder auf Eingangssignale ansprechende Transistor NIiist daher normalerweise ausgeschaltet und wird nur eingeschaltet, wain sein entsprechendes Signal 5; hoch ist.

Die Last der Schaltung enthält IGFETs P3 und PS vom P-Leitfähigkcitstyp, deren Hauptstromstrecken (Kanäle) parallel zueinander zwischen die Leitung 12 und eine Klemme 16 geschaltet sind, an die ein positives Betricbspotcntiai von Vm, Voll gelegt ist. Die F.inschaiiimpedanz ZP3 des Transistors P3 ist wesentlich größer bemessen als die Einschaltimpedanz ZPS des Transistors P5. Dies erreicht man in einfacher Weise dadurch, daß man P3 als kleineres Bauelement als PS herstellt.

Der Wert von ZP3, d. h. die Impedanz des Transistors P3 in dessen eingeschaltetem Zustand, ist so bemessen, daß über diese Impedanz genügend Strom zwischen der Klemme 16 und der Leitung 12 fließen kann, um den Leckstrom, der von dem an die Leitung 12 angeschlossenen Transistor NIi im statischen Zustand (d. h. wenn keiner der Transistoren NIi leitend ist) gezogen wird, aufzubringen. Dies hält die Spannung V12 auf der Leitung 12 bei oder nahe an Voo Volt. Eine zwischen die Leitung 12 und die Gateelektrode von Pi eingefügte Schaltung 18 erzeugt an der Gateelektrode von P\ ein Signal, welches das Komplement des Signals auf der Leitung 12 ist. Bei der vorliegenden Ausführungsform ist die äcnaiiurig IS ein einzelner inverter '!, vorzugsweise in Komplementärbauweise, dessen Eingang an die Verknüpfungsleitung 12 und messen Ausgang an die Gateelektrode des Transistors Pl und an den Eingang eines weiteren Inverters /2 angeschlossen ist. Der Inverter /1 erzeugt an seinem Ausgang ein Signal, welches das Komplement oder die invertierte Form des Svnals an seinem Eingang ist und welches nur leicht gegenüber dem Signal an seinem Eingang verzögert ist.

Der Inverter /2 besteht aus zwei Transistoren (N2 und P2) komplementären Leitfähigkeitstyps, deren Stromleitungsstrecken in Reihe zwischen Vbo und Masse geschaltet sind. Die Gateelektroden von P2 und Λ/2 sind zusammengeschaltet und bilden den Eingang von 12. Die Drainelektroden von N2 und P2 sind an einem Knotenpunkt 22 zusammengeschaltet, der den Ausgang von / 2 bildet und an den die Gate- und Drainelektroden eines Transistors P4 und die Gateelektrode eines Transistors PS angeschlossen sind. Die Inverter /I und /2 verstärken und invertieren ihre Eingangssignale nicht nur. sondern wirken auch als Verzögerungsnetzwerk und bringen genug Phasenverschiebung bei hohen Fre-

wi quenzen, um die durch die Elemente / 1,12, P4, P5 und NIi gebildete Schleife instabil zu machen. Das heißt, das Signal auf der Leitung 12 wird über /1 und /2 verzögert, bevor es an die Gate- und die Drainelektrode von P4 und an die Gateelektrode von PS gelegt wird. Der

b5 Inverter / 2 verzögert, verstärkt und invertiert das Ausgangssigna! des inverters /1. bevor ein Signa! am Knotenpunkt 22 erzeugt wird. Die Laufzeit oder Verzögerung über den Inverter /2 hängt zum Teil von der geo-

metrischen Größe der den Inverter bildenden Transistoren ab. Der Inverter /1 kann ebenso wie der Inverter /2 durch Transistoren komplementären Leitfähigkeitstyp gebildet werden. Es ist jedoch auch möglich, einen oder beide Inverter mit Transistoren eines einzigen Leitfähigkeitstyps zu bilden. Die Sourceelektroden der Transistoren P 4 und PS sind an die Klemme 16 angeschlossen, und die Gate- und Drainelektroden von PA sind am Knotenpunkt 22 zusammengeschaltet, und die Drainelektrode des Transistors PS ist mit der Verknüpfungsleitung 12 verbunden. Wie weiter unten noch erläutert wird, wirken die Transistoren PA und PS als Stromspiegel, dessen Ausgangsstrom /5 durch den Source-Drain-Strom /2 des Transistors Λ/2 gesteuert wird.

Die Anfangs- oder statischen Zustände der Schaltun? nach F'- g. 6 sind folgende:

1. die Transistoren M sind ausgeschaltet;

2. die Spannung V12 auf der Verknüpfungsleitung 12 ist daher hoch (d. h. auf V·;;;};

3. das Ausgangssignal Vl des Inverters /I ist somit niedrig (d. h. auf Massepotential);

4. daher ist der Transistor P3 eingeschaltet und bildet einen leitenden Weg zwischen der Klemme 16 und der Verknüpfungsleitung 12, wobei jedoch festzuhalten ist, daß ZP3 eine relativ hohe Impedanz ist;

5. der Transistor N 2 ist ausgeschaltet, und

6. der Transistor P 2 ist eingeschaltet und legt Vdd Volt als die Gateelektroden der Transistoren P 4 und PS, wodurch diese Transistoren gesperrt gehalten werden.

Als Antwort auf die Einschaltung irgendeines der Transistoren NIidurch ein Signal gemäß der F i g. 7 beginnt die Spannung auf der Leitung 12, in negativer Richtung abzufallen. Jeder der auf Signale ansprechenden Transistoren NIi hat eine niedrige Einschaltimpcdanz als der Transistor PS und natürlich auch als der Transistor P3. Daher kann, sobald ein Transistor NIi eingeschaltet ist, das Ausgangssignal V12 vom hohen Pegel (Vdd) zum niedrigen Pegel (Masse) übergehen, was es auch tut. Sobald V12 beginnt, sich in negativer Richtung zu ändern, verstärkt und invertiert der Inverter /1 diesen negativ gerichteten Übergang, so daß das Ausgangssignal Vi dieses Inverters vom niedrigen zum hohen Pegel übergeht. Da sich V1 in positiver Richtung ändert, wird die Gate-Source-Spannung von P3 vermindert, und die bereits hohe Source-Drain-Impedanz von P3 wird noch höher. Das Signal V1 erreicht schnell Vdd Volt, und zum betreffenden Zeitpunkt wird P3 vollständiggesperrt. Da nun P5 und P3 beide ausgeschaltet sind, kann ein Transistor NIi die Verknüpfungsleitung 12 ganz auf Massepotential entladen, ohne Gegenwirkung oder Einschränkung durch irgendein Lastelement. Dies ist in F i g. 7 für das Intervall t_{ —I₂ veranschaulicht. Wie erkennbar, wird in diesem Intervall das Signal auf der Leitung 12 sehr schnell von Vdd auf oder nahe an 0 Volt gebracht. Dies geschieht mit sehr wenig Verlustleistung, da P3 und PS gesperrt sind.

Der am Ausgang von /1 stattfindende Signalübergang vom niedrigen in den hohen Zustand (Vdd) wird zum Eingang des Inverters /2 übertragen, wodurch P2 ausgeschaltet und /V2 eingeschaltet wird. Die an die Gateelektrode des Transistors N 2 gelegte Spannung bewirkt, daß ein Strom / 2 über die Source-Drain-Strekke dieses Transistors fließt. Wenn VI bei oder nahe an V/w ist. wird P2 ausgeschaltet, und der durch Λ/2 fließende Strom ist gleich dem Strom / 4, der üb ^r die Suurce-Drain-Strecke des Transistors P 4 gezogen wird. Der über die Source-Drain-Strecke von P4 fließende Strom IA bewirkt, daß zwischen Source- und Gatcelektrodc von P4 eine bestimmte Gate-Source-Spannung (V_i:s*) entwickelt wird. Diese Gate-Source-Spannung wird unverändert zwischen Gate- und Sourccelektrcxle des Transistors PS gelegt Somit arbeitet die Schaltung PA—PS als »Stromspiegel«. ±\u weil V₍..v an PS ge nauso groß ist wie Vow am Transistor P 4. ist der über die Source-Drain-Strecke von PS fließende Strom /5 direkt proportional zum Strom IA. Wie an sich bekannt, ist der Proportionalitfitsfaklor (k) durch die relativen Größcnabniessungen der Transistoren /'4 und /"> Iv

is stimmt. Im vorliegenden Fall wurde /"i /ehuin;il mi groß ausgelegt, wie /'4. so daß / 5 /i-linni.il mi proll w u· /4 ist. Die mindeste effektiv ι· lm|uil;in/ di-\ ι·ιιΐ)·.ι·Μ·Ιι;ιΙ teten Transistors /'5 ist jedoch großer als die iiiiiulesit effektive Impedanz irgendeines der Transistoren NIi Das Verhältnis der Impedanz des eingeschalteten Transistors PS zur impedanz irgendeines eingeschaiteieri Transistors NIi ist so. daß im Falle der Durchlässigkeil irgendeines Transistors NU bei gleichzeitig eingeschaltetem Transistor PS die maximale Spannung auf dei Leitung 12 niedriger ist als die Schwellenspannung (V_T) eines Transistors vom N-Leitfähigkeitstyp. Solange also irgendein Transistor NIi eingeschaltet ist, bleibt V12 unter Vt Volt, wie es für die Zeitspanne t₂—h in Fi g. 7 dargestellt ist Außerdem bleibt V1 auf Vdd Volt, wo durch P2 gesperrt gehalten wird und N2 einen Strom /2 gleich IA leitet, was dazu führt, daß ein Strom /5 in die Leitung 12 fließt.

Die Verzögerungszeit, welche den Einschaltzcitpunki von PS nach dem Einschalten eines Transistors NIi bc stimmt, läßt sich einstellen durch Bemessung des Grö- ßenvcrhälinisscs der die Inverter /1 und /2 bildenden Transistoren oder durch Hinzufügen einer ganzen Zahl von Invcrtern oder irgendwelcher anderer Vcr/.ögcrungsclemcnte wie z. B. einer Schaltung mit /fC-Zcit- konstante zwischen den Ausgang des Inverters/1 und den Eingang des Inverters /2.

Nach dem Ausschalten aller Transistoren NIi liefert der Stromquellentransistor PS weiterhin einen konstanten Strom /5 in die Verknüpfungsleitung IZ Als Folge wird das Ausgangssignal durch die konstantstrombedingte lineare Aufladung der Ausgangskapazität CL schnell auf Vdd zurückgebracht, wie es für das Intervall h—tf, in Fig.7 gezeigt ist. Sobald V12 dem Potential Vbo innerhalb des einer Schwellenspannung entspre chenden Bereichs nahekommt, wechselt das Ausgangs signal von /ι von hoch auf niedrig, wodurch P3 eingeschaltet wird. Nun trägt sowohl P3 als auch PS dazu bei. das Potential der Leitung 12 wieder auf Vm, zurückzubringen. Da der von hoch nach niedrig gehende Si- gnalübergang am Ausgang von /1 durch den Inverter /2 verstärkt und inverliert wird (mit einer Laufzcilvcrzögerung von /2), wird N2 ausgeschaltet und P2 eingeschaltet. Dies treibt die Gateelektroden der Stromspiegeltransistoren P4 und PS auf Vp₁), wodurch der Stromspiegel ausgeschaltet wird, d. h. der relativ konstante Strom /5 hört auf. Zu diesem Zeitpunkt ist V 12 bei oder sehr nahe an Vdd Volt und hat somit wieder seinen ursprünglichen (Anfangs-)Zustand. Wenn P5 und ein Transistor NIi leitend sind, ist das Potential der Leitung 12 abhängig davon, wieviel Strom der Transistor PS zur Leitung 12 leitet und wieviel Strom der Transistor NIiaus dieser Leitung zieht. Handelt es sich bei dem Inverter / 1 um einen Inverter in

Komplementärbauweise des für /2 gezeigten Typs, dann ist es äußerst wichtig, daß V12 unterhalb der Schwellenspannung Vt der N-Kanal-Transistoren gehalten wird, um ein Schwingen der Schaltung zu verhindern. Bei der Schaltung nach F i g. 6 wird dies dadurch erreicht, daß der Strom /5 in einem bekannten Verhältnis zum Strom /4 bemessen wird, der direkt proportional zu dem über Λ/2 fließenden Strom /2 ist. Der Wert von /2 ist eine Funktion der Spannung zwischen Gate- und Source-Elektrode von WZ Bei leitendem Transistor Λ/2 wird die Gate-Elektrode dieses Transistors normalerweise auf VDD getrieben (wodurch P 2 ausgeschaltet wird), während die Sourceelektrode von A/2 an Masse liegt. Die Gate-Source-Spannung Vcs des Transistors N 2 ist dann ungefähr gleich V_DD, und die Source-Drain-Spannung Vsd des Transistors ist dann kleiner als 1 VoIl Wenn nun ein Transistor NIi eingeschaltet wird, werden ungefähr VOo Volt an seine Gateelektrode gelegt, während seine Sourceelektrode an Masse liegt. Somit ist der eingeschaltete Zustand von N 2 sehr ähnlich dem Zustand eines eingeschalteten Transistors NIi. Ferner sei festgehalten, daß N 2 und die Transistoren NIiVom gleichen Leitfähigkeitstyp sind. Wenn also N 2 und die Transistoren Nials Teile ein und derselben integrierten Schaltung gebildet sind oder ähnliche Fcrtigungstechni- 2s ken angewandt wurden, dann ergeben sich beim Transistor N 2 und bei den Transistoren NIi jeweils gleichartige Änderungen als Funktion der Zeit, Temperatur und Spannung. Somit kann in der Schaltung nach F i g. 6 ein sehr stabiler Betrieb erzielt werden.

In erfindungsgemäßen Schaltungen läßt sich ein Impuls erzeugen, der relativ scharfe Vorder- und Rückflanken aufweist und außerdem einen sehr stabilen Pegeln zwischen den Ranken hat.

Der Lastteil der Schaltung nach F i g. 6 kann modifiziert werden, wie es die F i g. 8 zeigt. Das Lastelement PZ ist Teil eines Inverters /3, der noch einen Transistor Λ/3 vom N-Leitfähigkeitstyp enthält, dessen Drainelektrodc mit der Leitung 12 und dessen Sourceelektrode mit Masse verbunden ist und dessen Gatee'ektrcde an die Gateelektrode von PZ angeschlossen ist. Der Eingang des Inverters /3 (Gateelektroden von PZ und NZ) ist mit dem Ausgang eines zwei Eingänge aufweisenden Verknüpfungsgliedes G 1 verbunden. Je nach der Art der durchzuführenden Logikfunktion kann das Glied 4^ G I ein NAND-Glied oder ein NOR-Glied sein.

Die Ausgangslcitung (Verknüpfungsleitung) ist mit einem Eingang des Gliedes G 1 verbunden, und dem anderen F.ingang dieses Gliedes wird ein Wählsignal angelegt. Wenn G I ein NAND-Glied ist. dann wird dieses Glied bei niedrigem Pegel des Wahlsignals gesperrt, und tier Ausgang lies Gliedes G 1 wird auf Vnn geklemmt. Wenn da.f Wiihlsignal hohen Pegel hat, dann wirkt das Glied G I als Inverter zwischen der Leitung 12 und dem Hingang des Inverters /3. Wenn V12 hohen Pegel hat, dann ist der Ausgang von G 1 niedrig. PZ ist eingeschaltet und N 3 ausgeschaltet. Wenn V12 niedrig ist, dann wird der Ausgang von G 1 hoch. PZ wird gesperrt, während NZ eingeschaltet wird, um die Entladung der Leitung 12 iiiieh Masse /11 imtcrslül/en. w>

Die (Juelle relativ konsianicn Stroms und der Strotn- \|negel können 111 einer Weise gesteuert werden, wie sie 111 I 1 y.. S veranschaulicht ist. Her auf der Verknüpfungsli'itniig 12 erzeugte Vurliuleimpiils wird un die Fühlschaltung und an ilen Speicherten einer Speichermatrix hS gelegt. I 111 auf das Wiihlsignal ansprechender Inverter /7 ist mit \eiue111 Ausgang an die Gatcclcktrodcn zweier I ransisiiiren /'hund /Vh angeschlossen, deren erster vom P-Leitfähigkeitstyp und deren zweiter vom N-Leitfähigkeitstyp isL Die Stromleitungsstrecke von P6 ist in Reihe mit der Stromleitungsstrecke eines Transistors PIA von P-Leilfähigkeitstyp zwischen die Klemmen 16 und den Knotenpunkt 26 geschaltet. Die Stromleitungsstrecken des Transistors Λ/6 und eines Transistors NiA vom N-Leitfähigkcitstyp sind parallel zueinander zwischen den Knotenpunkt 26 und Masse geschaltcL Die Gateelektroden von PXA und NiA sind mit der Leitung 12 verbunden.

Wenn das Wählsignal niedrigen Pegel hat, dann ist der Ausgang des Inverters /7 hoch, und der Knotenpunkt 26 wird auf niedrigen Pegel getrieben, wodurch P 2 eingeschaltet, N 2 ausgeschaltet und der Stromspiegel sowie die Stromquelle nichtleitend gehalten werden. Wenn das Wählsignal hohen Pegel hat, ist der Ausgang des Inverters /7 niedrig, wodurch P6 eingeschaltet.und N6 ausgeschaltet wird. Die Transistoren PiA und iV 1/4 wirken dann als Inverter, der auf das Signal an der Leitung 12 anspricht, und der Ausgang dieses Inverters 3ICUCIl UuIlIl UClI lllllgdllg UCa IIIVCIICI3 I £. Ill αΐΙΙΙΙΙΙ-IICI Weise, wie es für den Inverter /1 in Verbindung mit F i g. 4 beschrieben wurde.

Hierzu 8 Blatt Zeichnungen

Claims (13)

Patentansprüche:

1. Schaltungsanordnung, die auf einer Ausgangsleitung als Antwort auf das Einschalten eines einer s Vielzahl von Eingangstransistoren einen gut definierten Impuls mit relativ steilen Vorder- oder Rückflanken erzeugt wobei die Stromleitungsstrecken der Eingangstransistoren parallel zueinander zwischen die Ausgangsleitung und einen Punkt eines ersten Betriebspotentials geschaltet sind, so daß die Eingangstransistoren im eingeschalteten Zustand die Ausgangsleitung auf dieses erste Potential zu klemmen trachten, und wobei eine Lastschaltung die Ausgangsleitung mit einem Punkt eines zweiten Betriebspotentials verbindet und eine auf die Spannung an der Ausgangsleitung ansprechende Steuerschaltung zur Änderung der Impedanz der Lastschaltung vorgesehen ist, dadurch gekennzeichnet, daß die Steuerschaltung (18,20; /1, 12, N 2, P 4; G1, / 7, PXA. rV XA, PX N 2, P 4, P6, N 6)

a) die Impedanz der Lastschaltung (P X, P2; P3, PS) auf einem ersten hohen Wert hält, wenn alle Eingangstransistoren (NX ... Nm) ausgeschaltet sind;

b) die Impedanz der Lastsrhaltung für eine vorbestimmte Zeitdauer O2—K) auf einen zweiten Wert bringt, der höher ais der erste Wert ist, wenn einer der Eingangstransistoren eingeschaltet wird;

c) die Impedanz der Lastschaltung für eine gegebene Zeitspanne (h—t-· fs—fc) nach der gegebenen Zeitdauer auf einen Wert bringt, der niedriger ais der erste W'-rt ist und bei dem die Lastschaltung stark leitfähig ist (F i g. 2,6,8).

2. Schaltungsanordnung nach Anspruch I, dadurch gekennzeichnet, daß die Lastschaltung steuerbarer Impedanz einen ersten und einen zweiten Lasttransistor (PX.P2; P3, PS) enthält, deren jeder eine Stromleitungsstrecke und eine Steuerelektrode hat, und daß die Stromleitungstrecken des ers;?n und des zweiten Lasttransistors parallel zueinander zwischen die Ausgangsleitung und das zweite Betriebspotential geschaltet sind.

3. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß die Stromleitungsstrecke des ersten Lasttransistors im eingeschalteten Zustand dieses Transistors eine Impedanz hat, die höher als beim zweiten Lasttransistor ist.

4. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß die auf die Spannung an der Ausgangsleitung ansprechende und mit der Lastschaltung gekoppelte Einrichtung folgendes enthält:

a) eine erste, zwischen die Ausgangsleitung und die Steuerelektrode des ersten Lasttransistors (PX; P3) gekoppelte Einrichtung (18, G 1), um an die Steuerelektrode dieses Transistors ein Signal (VX) zu legen, welches außer Phase gegenüber dem Signal auf der Ausgangsleitung ist;

b) eine zweite, auf das Signal an der Ausgangsleitung ansprechende Einrichtung (18, 20; /8. 12. P4; 17. P\A, N 14, P2, /V2. P4. Pf>. Λ/6), die /wischen die Ausgangsleitung und die Steuerelektrode des zweiten Lasttransistors (P2: P5) gekoppelt ist, um an diese Steuerelektrode ein Signal zu legen, welches die gleiche Polarität wie das Signal an der Ausgangsleitung hat und demgegenüber verzögert ist

5. Schaltungsanordnung nach Anspruch^ dadurch gekennzeichnet daß die erste Einrichtung eine ungerade Anzahl von Invertern (IX) enthält die in Kaskade zwischen die Ausgangsleitung und die Steuerelektrode des ersten Transistors geschaltet sind, und daß die zweite Einrichtung eine zusätzliche ungerade Anzahl von Invertern (12,13,14; 12) enthält die in Kaskade zwischen die Steuerelektrode des ersten Transistors und die Steuerelektrode des zweiten Transistors geschaltet sind.

6. Schaltungsanordnung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet daß jeder der Eingangstransistoren durch einen relativ schmalen Impuls (S X; Si) eingeschaltet wird.

7. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet daß die Lastschaltung eine Einrichtung steuerbarer Impedanz (P3) und eine steuerbare Quelle relativ konstanten Stroms (PS) enthält die parallel zueinander zwischen die Ausgangsleitung und das zweite Betriebspotential geschaltet sind, und daß die auf die Spannung an der Ausgangsleitung ansprechende Einrichtung eine Einrichtung {Xb,G X) enthält welche die Einrichtung steuerbarer Impedanz auf den zweiten Impedanzwert umschaltet wenn die Spannung an der Ausgangsleitung auf das erste Betriebspotential geklemmt wird, sowie eine Einrichtung zum Einschalten der Stromquelle nach einer gegebenen Verzögerungszeit (h—h), nachdem die Spannung an der Ausgangsleitung auf das erste Betriebspotential geklemmt worden ist um an die Leitung Strom im Sinne einer Wiederherstellung der Spannung an der Ausgangsleitung auf den Wert des zweiten Betriebspotentials zu liefern.

8. Schaltungsanordnung nach Anspruch 7, dadurch gekennzeichnet, daß die Einrichtung steuerbarer Impedanz einen ersten Transistor (P3) enthält dessen Stromleitungsstrecke zwischen die Ausgangsleitung und das zweite Betriebspotential geschaltet ist, und daß die Konstantstromquelle einen zweiten, einen dritten und einen vierten Transistor (P4, P5, N 2) enthält, deren jeder eine Steuerelektrode hat und eine Source- und eine Drainelektrode aufweist, welche die Enden einer Stromleitungsstrecke definieren, wobei

a) die Stromleitungsstrecke des zweiten Transistors (PS) zwischen die Ausgangsleitung und das zweite Betriebspotential geschaltet ist;

b) die Stromleitungsstrecke des dritten Transistors (P4) zwischen die Gateelektrode und die Sourceelektrode des zweiten Transistors geschaltet ist;

c) die Sourceelektrode des vierten Transistors (N2) mit dem ersten Betriebspotential und die Drainelektrode des vierten Transistors mil der Drain- und der Gateelektrode des dritten Transistors verbunden ist;

d) eine Einrichtung (18; P6, PXA. NiA, N6) vorgesehen ist, um an die Gateelektrode des vierten Transistors ein Signal zu legen, welches die invertierte Form des Signals an der Ausgangsleilung ist.

9. Schaltungsanordnung nach Ansprüche, dadurch gekennzeichnet, daß· die sich im eingeschalteten Zustand des ersten Transistors ergebende Impedanz (Einschaltimpedanz) wesentlich größer ist als die Einschaltimpedanz des zweiten Transistors und daß die Einschaltimpedanz des zweiten Transistors größer ist als die Einschaltitipedanz jedes einzelnen der ersten Vielzahl von Transistoren.

10. Schaltungsanordnung nach Anspruch*), dadurch gekennzeichnet, daß der erste, der zweiie und der dritte Transistor von einem ersten Leitfähigkeitstyp sind und daß die Vielzahl der Eingangstransistccen und der vierte Transistor von einem zweiten Leitfähigkeitstyp sind.

11. Schaltungsanordnung nach Anspruch 8, dadurch gekennzeichnet, daß die auf die Spannung an der Ausgangsleitung ansprechende und mit der Einrichtung steuerbarer Impedanz verbundene Einrichtung einen ersten Inverter (11) enthält und daß die auf die Spannung an der Leitung ansprechende und mit der Stromquelle gekoppelte Einrichtung einen zweiter. Inverter (12) enthält, der zwischen den Ausgang des ersten Inverters und die Stromqtiille geschaltet ist

12. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß Transistoren der Vielzahl von Eingangstransistoren Ober jeweilige Obergangsdetektoren (TDi, TD 2, usw.) mit jeweils einer zugeordneten Eingangsleitung (A 1, A 2, usw.) gekoppelt sind und daß jeder der Obergangsdetektoren einen zugeordneten Eingangstransistor für eine kurze Dauer einschaltet, jedesmal wenn eine Pegeländerung des Signals an der zugeordneten Eingangsleitung vorkommt

13. Verwendung einer Schaltungsanordnung nach Anspruch 12 in einer Speicheranordnung.

enthält einen Transistor Ti vom P-Leitungstyp, dessen Gateelektrode an festes Bezugspotential (Masse oder Erde) angeschlossen ist und der als passive Last wirkt. Die Stromleitungsstrecke (Kanal) dieses Transistors ist zwischen einem Punkt positiven Betriebspotentials von Vdd Volt und eine Ausgangsleitung 12 geschaltet Weitere Transistoren /Vl bis Λ/4 vom N-Leitungstyp, die auf zugeordnete Eingangssignale 51 bis S 4 ansprechen, liegen mit ihren Stromleitungsstrecken parallel zwischen der Leitung 12 und Masse. Die Transistoren N1 bis N4 sind normalerweise gesperrt, während der Transistor Tl in den durchlässigen Zustand gespannt ist, um normalerweise die Leitung 12 auf oder nahe an Vod Volt zu halten. Wenn irgendeiner der Transistoren N1 bis /V4 eingeschaltet wird, leitet er den über Ti in die Leitung 12 fließenden Strom nach Masse und entlädt außerdem eine Kapazität CL nach Massepotential. Auf diese Weise wird ein negativ gerichtete! Impuls erzeugt Wenn die auf Signale ansprechenden Transistoren gesperrt (ausgeschaltet) werden, wird die Leitung 12 über Ti wieder nach Vdd aufgeladen, wor*. rch der negativ gerichtete impuls endet.

Die Schaltung nach Fi g. IA ist in vielen Fällen erfolgreich verwendet worden, sie leidet jedoch unter verschiedenen Problemen, die sich am besten anhand der typischen Ausgangssignalformen erläutern lassen, die in Fig. IB dargestellt sind: