DE2929450C2 - Schaltungsanordnung zur Pegelanpassung - Google Patents

Description

Die Erfindung betrifft eine Schaltungsanordnung zur Pegelanpassung von der im Oberbegriff des Patentanspruches angegebenen Art

Eine derartige Schaltungsanordnung zur Pegelanpassung an einer Leerschaltung ist in der nicht vorveröffentlichten DE-OS 28 03 811 beschrieben. Ferner ist eine Schaltung dieser Art aus der DE-OS 24 25 973 als Verstärkerschaltung, deren Arbeitsp^:.<nkt zur Korrektur von herstellungs- und umgebungsbedingten Schwankungen verschoben werden kann, bekannt. Weiterhin ist aus US-PS 39 16 430 eine Schaltung mit zwei parallel geschalteten Zweigen bekannt, von denen jeder eine Schaltung der eingangs genannten Art darstellt, wobei der Steuercingang eines der Impcdanzelcnicntc jedes Zweiges über Kreuz mil dem Verbindungspunkt der beiden Impcdanzelcmente des anderen Zweiges vcr bunden ist und der Steuereingang des jeweils anderen Impedanzelementes in dem einen Zweig mit dem Eingangssignal und in dem anderen Zweig mit dem invertierten Eingangssignal beaufschlagt ist.

Die Wirkung einer Schaltung dieser Art beruht darauf, daß je nach dem Niveau des Eingangssignal das eine oder andere Impedanzelement gesperrt und das jeweils andere durchgeschaltet ist, oder umgekehrt, wodurch die an den Impedanzelementen anliegende Versorgungsspannung entsprechend unterschiedlich spannungsgeteilt wird und damit das Potential am Verbindungspunkt der beiden Impedanzelemente, d. h. am Signalausgang, sich entsprechend unterschiedlich einstellt.

Bedingt durch die Schaltzeiten der z. B. als Feldeffekttransistoren, insbesondere MOS-FET ausgebildeten Impedanzelemcnte tritt zwischen den Änderungen des Eingangssignals und der dadurch ausgelösten Potentialänderung am Signalausgang unvermeidlich eine Verzögerung ein. Die bekannten Schaltungen haben daher eine relativ lange Ansprechzeit. Bei vielen Anwendungen einer solchen Schaltung, insbesondere wenn es um eine Driftkorrektur des Arbeitspunktes geht, spielt dies keine große Rolle. Ferner kann die genannte Verzögerung, je nach Art der Schaltung, auch dazu führen, daß während der Verzögerungszeit ein Stromweg zwischen den Polen der Versorgungsspannung über zwei durchgeschaltete Impedanzelemente geschaffen wird und ein hoher Verluststrom fließt und die Schaltung bei häufigen Schaltvorgängen eine hohe Leistungsaufnahme hat Der Erfindung liegt die Aufgabe zugrunde, eine Schaltung der genannten Art so auszubilden, daß die Verzögerungszeit zwischen einer Änderung des Eingangssignals und einer entsprechenden Änderung des Ausgangssignals, d. h. die Ansprechzeit, möglichst gering ist und das Fließen hoher Verlustströme wahrend

ίο der Ansprechzeit vermieden wird.

Die Lösung der Aufgabe ist im Patentanspruch angegeben. Durch die direkte Beaufschlagung des Signalausgangs mit dem invertierten Eingangssignal wird erreicht, daß der Beginn des Ansprechens des Ausgangssigiials auf Änderung des Eingangssignals sehr schnell, unabhängig von den Schaltzeiten der Impedanzelemente, erfolgt Andererseits wird durch die Beaufschlagung der Steuereingänge beider Impedanzelemente mit dem Eingangssignal dafür gesorgt, daß eines der beiden Impedanzelemente sehr schnell in den Sperrzustand schaltet, so daß nicht genügend Zeit für den Aufbau eines großen Verluststroms zur Verfugung steht Die Schaltung arbeitet daher mit sehr geringer Leistungsaufnahme.

Ausführungsformen der Erfindung werden anhand der Zeichnungen näher beschrieben. Es zeigt

F i g. 1 das Schaltbild einer bekannten Schaltungsanordnung zur Pegelanpassung gemäß US-PS 39 16 430;
F i g. 2 ein Schaltungsdiagramm einer bevorzugten Ausführungsform der Erfindung;

F i g. 3, 4 und 5 Schaltungsdiagramme von weiteren bevorzugten Ausführungsformen der Erfindung und

F i g. 6a und 6b Ablaufdiagramme der Betriebsweise der Pegelverschiebeschaltung nach F i g. 1 und 2.

F i g. 1 zeigt eine als Pegelverschiebeschaltung verwendete bekannte Transistorschaltung., bei der eine erste Komplementär-FET-Schaltung aus einer Reihenschaltung eines P-Kanal-FETs T₁ und eines N-Kanal-FETs 7j sowie eine zweite Komplementär-FET-Schaltung aus einer Reihenschaltung eines P-Kanal-FETs T₂ und eines N-Kanal-FETs Tt verwendet werden. Dabei ist eine Spannungsquclle Vdu'iüt Zuführung eines positiven Potentials Vom mil den Sourceelektrodcn der beiden P-Kanal-FETs T\ und Ti und die Sourceelektroden der beiden N-Kanal-FETs Tj und T₄ sind mit einer Spannungsquelle V_Ssi zur Zuführung eines negativen Potentials K»2 verbunden, auf das ein Eingangssignal in seinem Pegel verschoben werden soll. Die gemeinsamen Drainverbindungen in den entsprechenden Komplementär-FET-Schaltungen sind mit den Gateelektroden des N-Kanal-FETs Tj bzw. Tt der anderen Komplementä:'-FET-Schaltung verbunden. Ein Eingangssignal mit einem höheren Pegel, dem Potential V_DD, und einem niedrigeren Pegel, dem Potential Vs.si wird über eine Eingangsklemme IN der Gateelektrode des P-Kanal-FETs T\ direkt zugeführt. Dieses Eingangssignal wird jedoch der Gateelektrode des N-Kanal-FETs Tj nicht zugeführt. Dieses Eingangssigna¹ wird nun nach einer Inversion durch einen Inverter /Λ/Κι, der durch die Spannungsquelle Vm> und eine negative Spannungsquelle Kv> ι mit einem vorbestimmten negativen Potential Vssi betrieben wird, der Gateelektrode des P-Kanal-FETs T₂ zugeführt und es wird dann ein Signal an der Drainelektrode des P-K;inal-FETs T^ der Gateclektrode des N-Kanal-FETs Ti zugeführt. Das an der Drainelektrode des N-Kanal-FETs Tj anliegende Signal wird der Gateelektrode eines N-Kanal-FETs T₄ zugeführt. Der Ausgangssignalpegel wird bestimmt durch

den Potentialpegel am Verbindungspunkt der Drainelektroden, der durch den P-Kanal-FET T₂ und den N-Kanal-FET T₄ gebildeten CMOS-Schaltung.

Die bisher bekannte Pegelverschiebeschaltung nach Fig. 1 verwendet im Prinzip die P-Kanal-FETs T₁ und T₂ als aktive Elemente und die N-Kanal-FETs T₃ und T₄ als Lastelemente. Der durch den N-Kanal FET Ta gegebene Lastwiderstand wird durch das Drainpotential des P-Kanal-FETs T und der durch den N-Kanal-FHT T₃ gegebene Lastwiderstand wird durch das Drainpotential des P-Kanal-FETs T₂ gesteuert

Bei dtr bekannten Pegelverschiebeschaltung nach F i g. 1 wird bei einem Eingangssignal mit niedrigem Pegel, also dem Potential Vssu ein Ausgangssignal mit einem auf das Potential V₅S₂ verschobenen niedrigen Pegel geliefert. Wenn ein positiver Potentialpegel V_DD an die EingangskJemme IN als Eingangssignal angelegt wird, so erhäJt man an der Ausgangskiemme OLTTi den positiven Potentialpegel Vdd als Ausgangssignal. Wenn ein erster negativer Potcntialpegel Vssi an die Eingaiigskiemrne IN angelegt wird, so erhält man ein Ausgangssignal mit einem zweiten negativen Potent -ilpegel Vss2- Damit wird der niedrige Pegel des Ausgangssignals vom ersten negativen Potentialpegel Vss\ zum zweiten negativen Potentialpegel Vss₂ verschoben.

Es wird nun anhand von F i g. 6a die Betriebsweise der bekannten Pegelverschiebeschaltung nach F i g. 1 beschrieben. Dabei stellt die Kurvenform /, das der Eingangsklemme IN in F i g. 1 zugeführte Eingangssignal und die Kurvenform Oi das von der Ausgangsklemme OLTi in F i g. 1 abgenommene Ausgangssignal dar.

Wenn sich das über die Eingangsklemme IN an die Gateelektrode des P-Kanal-FETs T₁ angelegte Potential des Eingangssignals /ι auf dem positiven Potentialpegel VDD (Zeitdauer A in F i g. 6) befindet, so befindet sich das an der Gateelektrode des P-Kana!-FETs T₂ anliegende Potential auf einem durch den Inverter INV\ invertierten negativen Potentialpegel Vssi· Damit wird der P-Kanal-FET Ti leitend und der an der Ausgangsklemme OLTi anliegende Potentialpegel des Ausgangssignals Oi befindet sich auf einem positiven Potentialpegel Vm>

Wenn sich andererseits der Potentialpegel des Eingangssignals /ι auf einem ersten negativen Potentialpegcl Vssi (Zeitdauer B in Fig. 6a) befindet, so wird der P-Kanal-FE1 T, leitend und der P-Kanal-FET T₂ nach einer Verzögerungszeit T\ nichtleitend. Damit werden die N-Kanal-FETs Tj und T₄ leitend bzw. nichtleitend, so daß ein Ausgangssignal O₁ mit einem zweiten negativen Potentialpegel V»-| der Ausgangsklemme OLTi zugeführt wird. Damit kann das Eingangssignal I\, dessen Pegel sich aur dem niedrigen Pegel des ersten negativen Potentialpegels V₅Si befindet, in seinem Pegel auf das Ausgangssignal Oi verschoben werden, das einen niedrigen Pegel mit dem zweiten negativen Potentialpegel Vss 2 aufweist.

Die in F i g. 1 dargestellte Pegelverschiebeschaltung, die den oben beschriebenen Pegelverschiebevorgang durchführen kann, nimmt jedoch während der Zeiträume T₁ und T₂ die folgenden Zwischenzustände an.

Wenn der Potentialpegel des Eingangssignals /ι sich auf dem positiven Potentialpegel Vdd befindet, so werden der P-Kanal-FET T, und der N-Kanal-FET T₄ nichtleitend, wohingegen der P-Kanal-FET T₂ und der N-Kanul-FET Tj leitend we^rden. Wenn nun der Potentialpegcl des Eingangssignals I\ auf den niedrigen Pegel des ersten negativen Potential·, Vssi verändert wird, so mit das an der Gateelektrode des P-Kanal-FET? T₂ anliegende Potential einen positiven Potentialpegel Vdd an, und zwar nach einer gewissen Verzögerung, und die P-Kanal-FE1 Ti und T₂ werden leitend bzw. nichtleitend. Nach dieser Änderung im Potentialpegel des Eingangssignals h treten jedoch, aufgrund der in den Streukapazitäten Ci und C₂, die in F i g. 1 mit gestrichelten Linien zwischen den entsprechenden Source- und Drain-Elektroden der N-Kanal-FETs T₃ und T₄ eingezeichnet sind, gespeicherten Ladungen, die Zustandsändenmgen der N-Kanal-FETs T₃ und T₄ nicht gleichzeitig mit den Zustandsänderungen der P-Kanal-FETs Ti und T₂ auf und es werden für eine Weile die vorhergehenden Zustände beibehalten.
Insbesondere, wenn der P-Kanal-FET Ti entsprechend dem Eingangssignal Λ in den leitenden Zustand gebracht wurde, behält der N-Kanal-FET T₃ seinen vorhergehenden leitenden Zustand aufgrund der Streukapazität Ci für eine Weile bei. Nachdem dann das Drainpotential des P-Kana!-FETs T₂ nach Beendigung der Aufladung der Streukapazität Ci auf dao positive Potential Vdd angestiegen ist, wird der N-Ka^ai-FET Ti leitend und das Drainpotential des P-Kanal-r-ETs T₂ erreicht dadurch das zweite negative Potential Vss₂. Diese Übergangsdauer ist die mit Ti in F i g. 1 gekennzeicf.nete Zeitdauer, während der vorübergehend ein Leitungsweg zwiscnen den positiven und negativen Spannungsquellen über den P-Kanal-FETs Ti und den N-Kanal-FET T₃ gebildet wird, so daß ein Strom hindurchfließt und die Leistungsaufnahme der Traniisiorschaltung dadurch erhöht wird. Wenn das an der Eingangsklemme IN anliegende Eingangssignal einer entgegengesetzten Änderung unterzogen wird, d. h. vom PotentiaJpegel Vssi zum Potentialpegel V_DD geändert wird, so fließt der Strom zwischen den positiven und negativen Spannungsquellen Vdd und Vss₂ während der Zeitdauer T₂ durch den P-Kanal-FET Tj und den N-Kanai-FET T₄. Wenn damit die Zyklen des Eingangssignals verkürzt werden, so wird der Zeitabschnitt, während dem der Strom durch die FETs fließt, verlängert, was 7¹J einer beträchtlichen Zunahme des Leistungsverbrauchs führt, insbc-ondere bei einer mit hoher Geschwindigkeit und niedriger Leistungsaufnahme arbeitenden integrierten Halbleiterschaltung, so daß derartige Pegelverschiebeschaltungen nicht verwendet werden können. Darüber hinaus wird das Eingangssignal /ι nicht direkt der Gateelektrode des N-Kanal-FETs Tj, sondern über den Inverter INV₁ der Gateelcktrode des P-Kanal-FETs T₂ zugeführt und es wird dann das an der Drainelektrode des P-Kanal-FETs T₂ erhaltene Signal an die Gateelektrode des N-Kanal-FETs T₃ angelegt. Damit kann das Eingangssignal h nicht direkt den N-Kanal-FET T₃ steuern, so daß die Steuerung des N-Kanal-FETs T₃ nicht schnell f^macht werden kann. Bei einer derartigen Pegelverschiebeschaltung wird der Potentialpegel des Ausgangssignals nich» gleichzeitig mit der Änderung des Eingangssignals bestimmt. Es kann damit kein Hochgeschwindigkeits-Pegelverschiebevorgang erzielt werden.

Eine bevorzugte /.usführungsform der erfindungsge-

bo mäßen Transiitorschaltung ist in F i g. 2 dargestellt. Die folgende Beschreibung bezieht sich auf die Transistorschaltung in ihrer Anwendung auf eine Per^elverschiebeschaltung.

Die Pegelverschiebeschaltung nach F i g. 2 weist einen P-Kanal-FET Tj und einen N-Kanal-FET T_b auf,die in Reihe geschaltet sind. Die Source des P-Kanal-FF.Ts T₅ ist über einen Widerstand /?i von beispielsweise 100 ΚΩ mit einer positiven Spannungsquelle mit dem

Potentialpegel V_Dd und die Source des N-Kanal-FETs T₆ über einen Widerstand R₂ von beispielsweise 100 ΚΩ mit einer negativen Spannungsquelle mit dem negativen Potentialpegel Vs.« verbunden. Darüber hinaus ist ein Verbindungspunkt der Drainelektroden des P-Kanal-FETs T, und des N-Kanal-FETs T₆ mit dem einen Anschluß eines Kondensators Cj verbunden, dessen anderer Anschluß mit dem Ausgang eines Inverters INV₂ verbunden ist. Einer positiven Potentialzuführungsklemme des Inverters INV₂ wird das positive Potential Vod zugeführt, während dessen negativer Potentialzuführungsklemmc ein negatives Potential Vw ι zugeführt wird, da', ein der vorhergehenden Schaitungsstufe zugeführtes negatives Potential oder irgendein vorbestimmtes negatives Potential sein kann. Im nachfolgenden wird das negative Potential Kw ι als erstes negatives Potential Kssi und das negative Potential Vssi als zweites negatives Potential Kw2 bezeichnet. Nun wird das erste negative Potential Vssi so eingestellt, daß es in seinem Absolutwert kleiner ist als das zweite negative Potential Kv.* >· Die Eingangsklemme IN, an der das Eingangssignal anliegt, ist sowohl mit dem Eingang des Inverters INV₂ als auch mit den Gateelektroden des P-Kanal-FETs T₅ und des N-Kanal-FETs T₆ verbunden, während der Verbindungspunkt der Drainelektroden des P-Kanal-FETs T-, und des N-Kanal-FETs T₆ mit einer Ausgangsklemme OUT₂ verbunden ist. Die Kapazität des Kondensators Ci beträgt vorzugsweise 5 pF oder mehr. Diese Kapazität ist in geeigneter Weise entsprechend den Lastimpedanzen und den Sättigungswiderständen in der FETs ausgewählt und eine für eine integrierte Halbleiterschaltung geeignete Kapazität beträgt höchstens etwa 50 pF.

Bei dieser Ausführungsform der Pegelverschiebeschaltung bilden der P-Kanal-FET T-, und der N-Kanal-FET T₆ eine CMOS-Schaltung und der Inverter /AZV₂

ι j ι/ ι » /-· l:u -: γλ:γγ .: ι ι

UIlU UCl rvv/iIUCU3atui i~J unu^ii t-iii'~ ί/ιιινινιιι.ιι.ΐ3ν.ιιοΓ

Eine Grundoperation der Pegelverschiebeschaltung besteht darin, zwei Arten von Ausgangspegeln an der Ausgangsklemme OLfT₂ in Abhängigkeit vom Eingangssignal zu liefern. Der eine Ausgangspegel ist das positive Potential V_no und der andere Ausgangspege! ist das zweite negative Potential Kw2- Wenn nun ein Eingangssignal mit dem positiven Potential V_OL> an die Eingangsklemme IN angelegt wird, so wird der N-Kanal-FET T₆ leitend und an der Ausgangsklemme OUT₂ wird ein Ausgangssignal mit dem zweiten negativen Potential Kw 2 abgenommen. Wenn andererseits ein Eingangssignal mit dem ersten negativen Potential Kw ι der Eingangsklemme iN zugeführt wird, so wird der P-Kanal-FET T₃ leitend und an der Ausgangsklemme OUTi wird ein Ausgangssignai mit dem positiven Potential Vod abgenommen. In diesem Fall wird das Eingangssignal mit positivem Pegel auf ein Ausgangssignal mit dem zweiten negativer. Pegel und das Eingangssignal mit dem ersten negativen Pegel auf das Ausgangssignai mit dem positiven Pegel verschobea

Eine charakteristische Wirkung der oben beschriebenen Pegelverschiebeschaltung tritt zu einem Zeitpunkt auf. wenn der eine Potentialpegel des Eingangssignals in den anderen Potentialpegel verändert wird. Dies wird nun anhand von F i g. 6 näher beschrieben.

Zuerst, wenn sich das Eingangssignal vom ersten negativen Potcntialpcge! Kw₁ zum positiven Poientiaipegel Vim ändert, so w;rd der P-Kanal-FET T? in den nichtleitenden Zustand und der N-Kanal-FET T_b gleichzeitig in den leitenden Zustand gebracht. Damit tritt an der Ausgangsklemme OUT₂ (während der Zeitdauer D in F i g. 6b) das zweite negative Potential Kw₂ auf. Zu diesem Zeitpunkt wird jedoch das dem Inverter INV₂ zugeführte Eingangssignal I₂ durch diesen schnell invertiert, das invertierte Signal durch den nachfolgenden Kondensator Ci differenziert und das differenzierte, ins negative gehende Signal bringt die Ausgangsklemmc OUT₂ abrupt in die Nähe des ersten negativen Potentials Kwι (während der Zeitdauer Tj in F i g. 6b). Danach kann das Potential an der Ausgangsklemme OUT₂ allmählich in die Nähe des gewünschten negativen Potentials Vss₂ (während der Zeitdauer T* in F i g. 6b) gebracht werden. Damit wird die gesamte Verzögerung auf die Summe der Zeitabschnitte Tj und Ta verkürzt, so daß ein Hochgeschwindigkeits-Pegelverschiebevorgang möglich ist. Da die Summe der Zeitabschnitte T₁ und Tt viel kleiner ist als die der Zeitabschnitte Ti oder T₂ in F i g. 6a, wird die Zeitdauer, während der ein Strom durch den P-Kanai-FET T-, und den N-Kanai-FET T_b fließt minimisiert, wodurch der Leistungsverbrauch während der Übergangszeitdauer beträchtlich vermindert werden kann.

Da das Eingangssignal beiden Gateelektroden des P-Kanal-FETs T<, und des N-Kanal-FETs T₆ direkt zugeführt wird, kann die Änderung in den leitenden Zustand der komplementären FETs T; und T₆ mit höherer Geschwindigkeit erreicht werden als bei der bekannten Pegelvefichiebeschaltung nach Fig. 1. Damit kann die Zeitdauer, während der ein Strom durch die FETs T-, und T₆ fließt, weiter vermindert werden. Darüber hinaus ändern sich während der Übergangszeitdauer, bei Änderung des Eingangssignalpegels, die Gatepotentialc der entsprechenden FETs % und T₆ kontinuierlich und es wird zwangsläufig ein Strom durch die beiden FETs geleitet. Da jedoch bei der oben beschriebenen Ausführungsform zwischen den Spannungsquellen und den in D_cju. „_cscu_a!._ciePi pkj-jIfej t. _UPtj NJ-Kana!-FET Tt Widerstände Ri und R₂ geschaltet sind, kann die Größe des zwischen den Spannungsquellen fließenden Stromes klein gemacht werden. Damit kann bei dieser Pegelverschiebeschaltung der Leistungsverbrauch wirkungsvoll vermindert werden.

Wenn nun das an der Eingangsklemme IN anliegende Eingangssignal vom höheren Pegel zum niedrigeren Pegel verändert wird, so wird der P-Kanal-FET T·, leitend, während der N-Kanal-FET T₆ nichtleitend wird. Gleichzeitig nimmt der Ausgang des Inverters INV₂ das dem höheren Pegel entsprechende Potential V»» an, so daß das Potential an der Ausgangsklcmmc OUT₂ aufgrund der Differenzierwirkung des Kondensators Cj (wäh^rend der Zeitdauer Tj 4- T_b in Fig. 6b) schnell in die Nähe des Potentials Vdd gebracht wird. Da damit die Verzögerung im Anstieg des Ausgangssignals Oi sehr kurz ist und auch der N-Kanal-FET T₆ fast gleichzeitig mit der Änderung des Eingangssignalpegels in den nichtleitenden Zustand kommt, ist die Größe des rwischen der positiven und negativen Spannungsquelle Vdd und Kss2 fließenden Stromes klein. Er wird noch durch die Widerstände R\ und /?2 weiter vermindert, so daß der Leistungsverbrauch reduziert werden kann. Bevor sich der FET vom leitenden Zustand in den nichtleitenden Zustand ändert, behält er für eine Weile aufgrund seiner Gatekapazität den leitenden Zustand bei, da die Schwellenwertspannungen der entsprechenden FETs durch die Widerstände R-, und R₂ angehoben werden, so daß der Betrag des zwischen den Spannungsqucllcn fließenden Stromes auf einen kleinen Betrag begrenzt wird und damit der Leistungsverbrauch vermindert werden kann.

Wie bereits oben beschrieben wurde, wird bei dieser Ausführungsform der Erfindung ein zwischen den beiden Spannungsqueilen fließender Strom durch das Einfügen von Impedanzen zwischen den Spannungsqucllen und den Sourccelektrodcn der FETs begrenzt, und zwar aufgrund von äquivalent hohen Schwellwertspannungen dor Feldeffekttransistoren. Darüber hinaus wird ein Ans\ie? oder Abfall des Ausgangssignals O₂ durch Einlegen eines differenzierten Signals von der Differenzierschaltung beschleunigt, was den Vorteil hat, daß ein zwischen den Spannungsquellen fließender Strom vermindert und das Frequenzverhalten bzw. Ansprechverhalten verbessert werden kann.

Bei der oben beschriebenen Ausführungsform der erfindungsgemäßen Pegelverschiebeschaltung wird das Eingangssignal mit dem positiven Potential zum zweiten negativen Potential und das Eingangssignal mit dem ersten negativen Potential zum positiven Potential verschoben. Insbesondere wird die Phase des Ausgangssignals gegenüber der des Eingangssignals verändert bzw. umgekehrt. Wenn jedoch lediglich eine Inverterschaltung vor der Eingangsklemme IN oder nach der Ausgangsklcmmc OUT₂ eingefügt wird, so kann ein Ausgangssignal mit der gleichen Phase wie die des Eingangssignals erhalten werden. Außerdem können die FETs T·, und 7b miteinander vertauscht werden, etwa als N-Kanal-FET T₅' und P-Kanal-FET T₆'. Bei dieser veränderten Ausführungsform sollte eine zweite Gateelektrode oder eine Substratelektrode des N-Kanal-FETs Ti mit Her zweiten negativen Spannungsquelle Vssi und die des P-Kanal-FETs T₆' mit der positiven Spannungsquelle Vdd verbunden werden. Bei dieser veränderten Ausführungsform einer Pegelverschiebeschaltung erhält man ein Ausgangssignal mit keiner Phasenumkehr. Dabei sollte jedoch anstelle des Inverters /AZV₂ ein Widerstand oder ein nichtleitender Verstärker verwendet werden. Bei derartigen Pegelverschiebcscha'turigcn können die Vorteile und Wirkungen der Erfindung in ausreichender Weise erreicht werden.

Die Erfindung ist jedoch nicht auf die oben beschriebene bevorzugte Ausführungsform beschränkt, sondern kann auf verschiedene Weise verändert werden. So können anstelle der als Impedanzelemente in der oben beschriebenen ersten Ausführungsform nach F i g. 2 verwendeten Widerstände R₁ und R_s aktive Elemente, wie etwa ein P-Kanal-FET T₁ und ein N-Kanal-FET Γιο, deren Widerstände in Abhängigkeit von ihrem Eingangspotential verändert werden, anstelle der Widerstände R\ und R] verwendet werden, wie es in F i g. 3 dargestellt ist. Da bei dieser veränderten Ausführungsform der Widerstandswert des N-Kanal-FETs Tjo auf einen hohen Wert eingestellt werden sollte, ergibt sich der Vorteil, daß der zwischen den Spannungsquellen fließende Strom unterdrückt und der Anstieg des Ausgangssignals Oi beschleunigt werden kann.

Alternativ dazu kann, wie in F i g. 4 dargestellt, eine Impedanz Z\ aus einem Widerstand A3 und einem Kondensator Cs und eine Impedanz Zi aus einer Parallelschaltung eines Widerstands Ra, und eines Kondensators Ck anstelle der Widerstände R\ bzw. R2 in der ersten Ausführungsform nach Fig.2 verwendet werden. Wenn sich bei dieser Ausführungsform das Ausgangspotential an der Ausgangsklemme ändert, so kann es aufgrund der Kondensatoren Cs und C₆ noch schneller auf das Potential einer SpannungsqueHc verändert werden, so daß der Anstieg bzw. Abfall des Ausgangssignals beschleunigt wird.

Bei einer weiteren Ausführungsform der Erfindung, die in F i g. 5 dargestellt ist, ist ein N-Kanal-FET 7V> zwischen der negativen Spannungszufiihrungsklemme des Inverters INV₂ und der zweit 1 negativen Spannungsquelle V.s-s· 1 eingefügt, um das Potential der negaliven SpannungsqueHc für den Inverter INV₂ in die Nahe des Potentials V»/>zu bringen, wem-, das Potential des an der Eingangsklemmc IN anliegenden Eingangssignals sich auf dem Potential Vss 1 befindet, bzw. um das Potential der negativen Spannungsquelle in die Nähe des Potentials Vss\ zu bringen, wenn das Potential des Eingangssignals das Potential Vdd ist. Dadurch kann der im Inverter INV₂ verbrauchte Strom reduziert und die Pegelveränderung an der Ausgangsklemme OUT₂ aufgrund der Veränderung des Eingangssignals groß gemacht werden und außerdem der Anstieg bzw. Abfall im Potential an der Ausgangsklemme OUT₂ beschleunigt werden.

Andererseits können auch anstelle der Lastimpedanzen aktive Lasten, wie etwa Kuiisiafiis'u uMiC|Uclieri verwendet werden, bei denen ein Feldeffekttransistor so geschaltet ist, daß er eine Konstantstromquelle bildet.

Die erfindungsgemäße Transistorschaltung ist für integrierte Halbleiterschaltungen für Hochgeschwindigkeitsimpulse bzw. Hoehgeschwindigkeitsumschaltungen sowie für geringen Leistungsverbrauch verwendbar. Selbst wenn die erfindungsgemäße Transistorschaltung für eine Pegelverschiebeschaltung, wie in den oben beschriebenen Ausführungsformen verwendet wird, so kann eine ausreichend hohe Geschwindigkeit ebenso wie ein ausreichend geringer Leistungsverbrauch erreicht werden.

Wenn andererseits das Potential der ersten negativen Spannungsquelle Vssi und das Potential der zweiten negativen Spannungsquelle Vss 2 auf das gleiche negativen Potential eingestellt werden, so kann die Schaltung für verschiedene Transistorschaltungen verwendet werden, •^fja ^t(IIg ^^elieriforrriers^hH^un⁰?¹¹ cd*¹¹* lpvprtprRohaltungen für ein Eingangssignal, Signaldetektorschaltungen oder dgl. In all diesen Transistorschaltungen kann in gleicher Weise eine Hochgeschwindigkeitsverarbeitung und ein geringer Leistungsverbrauch erreicht werden.

Hierzu 3 Blatt Zeichnungen

Claims (1)

1. Patentanspruch:

   Schaltungsanordnung zur Pegelanpassung, mit zwei in Serie an einer Versorgungsspannung liegenden steuerbaren Impedanzelementen, einem mit den Steuereingängen beider Impedanzelemente verbundenen Signaleingang und einem mit dem Verbindungspunkt der Impedanzelemente verbundenen Signalausgang, wobei die Impedanzen der Impedanzelemente in Abhängigkeit von dem am Signaleingang anliegenden Eingangssignal gegensinnig zueinander veränderbar sind, dadurch gekennzeichnet, daß der Signaleingang (IN) mit dem Signalausgang (OUT2) durch eine einen Inverter (INV2) und ein Differenzierglied (C3) enthaltende Schaltung verbunden ist, die den Signalausgang (OUT2) mit der Ableitung des invertierten Eingangssignals beaufschlagt, und daß an dem Inverter (INV2) eilte von der Versorgungsspannung (Vss2) der impedanzeiemenie (T5, TS) verschiedene Versorgungsspannung (Vss\) anliegt