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Die
vorliegende Erfindung betrifft einen CMOS-Ausgangstreiber zur Ansteuerung
einer kapazitiven Last über
einen Leiterzug in Hochgeschwindigkeitsanwendungen.
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Es
gibt viele Anwendungen, in denen ein Ausgangstreiber eine hohe kapazitive
Last über
einen Leiterzug einer Leiterplatine (PWB) ohne Widerstandsabschluss
ansteuern muss. in einem solchen Zustand tritt eine Signalreflektion
auf, die Probleme mit der Signalintegrität aufwirft. Auf Grund von Verlustleistungsbegrenzungen
ist es nicht zweckmäßig, das
Problem mit einem angepaßten
Abschlusswiderstand zu lösen.
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Ein
möglicher
Ansatz zur Verbesserung der Signalintegrität in einer solchen Umgebung
bestünde darin,
einen Seriendämpfungswiderstand
an dem Ausgangspuffer einzufügen.
Dieser Ansatz ist dahingehend erfolgreich, dass er die Signalintegrität verbessert,
aber er erhöht
auf Grund der RC-Zeitkonstante, die sich aus dem Produkt des Wertes
des Serienwiderstands und der Ausgangspufferimpedanz einerseits
und der Summe aus kapazitiver Last und verteilter Leiterzugkapazität andererseits
ergibt, auch die Signalanstiegs- und -abfallzeiten. Die RC-Zeitkonstante
setzt die Maximalfrequenz des Systems, in dem der Ausgangspuffer
verwendet wird, herab.
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Die
vorliegende Erfindung stellt einen CMOS-Ausgangstreiber zur Ansteuerung
einer kapazitiven Last über
einen Leiterzug bereit, der einen Verlust der Signalintegrität verhindert,
ohne die Systemgeschwindigkeit zu beeinträchtigen. Der erfindungsgemäße CMOS-Treiber
umfasst einen Signaleingang, einen Signalausgang und ein Paar Pufferverstärker. Der
erste Pufferverstärker
hat einen Eingang, der mit dem Signaleingang verbunden ist, und einen
Ausgang, der mit dem Signalausgang durch einen Dämpfungswiderstand verbunden
ist. Der zweite Pufferverstärker
hat einen Eingang, der mit dem Signaleingang verbunden ist, und
einen Ausgang, der mit dem Signalausgang durch einen Serienkondensator
verbunden ist. Auf Grund der niedrigen Ausgangsimpedanz des zweiten
Pufferverstärkers
mit seinem Serienausgangskondensator zu dem Zeitpunkt einer plötzlichen
Polaritätsänderung,
d.h. in dem Augenblick des "Schaltens", der parallel mit
dem ersten Pufferverstärker,
der den Serienwiderstand aufweist, geschaltet ist, wird die Gesamtausgangsimpedanz
des Treibers verringert, wodurch das Vorhandensein des Dämpfungswiderstands "versteckt" wird. Aber diese
Verringerung der Gesamtausgangsimpedanz tritt nur kurz auf, da sie
auf die kurze Schaltzeit begrenzt ist. Lediglich ein paar 100 ps
nach dem Schalten (wenn der Serienkondensator im Wesentlichen geladen
ist), ist die Ausgangsimpedanz des zweiten Pufferverstärkers hoch,
und die sich daraus ergebende Gesamtausgangsimpedanz des Treibers wird
hauptsächlich
durch den Wert des Dämpfungswiderstands
bestimmt. Das Ergebnis ist eine verbesserte Signalintegrität ohne einen
nennenswerten Geschwindigkeitsverlust.
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In
der bevorzugten Ausführungsform
stimmt der Widerstandswert des Dämpfungswiderstands
mit der Impedanz des Leiterzugs überein,
und die Kapazität
des Kondensators stimmt mit der Kapazität der kapazitiven Last überein.
Deshalb wird jegliches Überschwingen/Unterschwingen
des Ausgangssignals in Bezug auf Versorgungs- und massesymmetrische
Spannungen vermieden, wodurch der vorgeschlagene Treiber für rauscharme
Anwendungen geeignet ist.
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In
der bevorzugten CMOS-Implementierung hat jeder Pufferverstärker eine
Ausgangsstufe mit einem Paar in Reihe zwischen die Versorgungsschienen
geschalteter komplementärer
MOS-Transistoren. Das Gate jedes MOS-Transistors ist über einen Inverter mit dem
Signaleingang verbunden. Dementsprechend können Standard-Schaltungsentwürfe verwendet
werden, die in CMOS-Technologie leicht implementierbar sind.
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Weitere
Vorteile und Merkmale der Erfindung ergeben sich aus der untenstehenden
Beschreibung einer bevorzugten Ausführungsform und aus den beigefügten Zeichnungen.
Es zeigen:
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1 ein
Schaltbild eines CMOS-Ausgangstreibers gemäß der vorliegenden Erfindung;
und
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2 einen
Graphen, der die Ausgangssignale der beiden Ausgangspuffer in dem
CMOS-Ausgangstreiber gemäß der Erfindung
vergleicht.
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Unter
Bezugnahme auf 1 weist ein CMOS-Ausgangstreiber
einen Eingangsanschluss IN auf, der betrieben werden kann, um ein
Eingangsspannungssignal zu empfangen. Der Eingang IN ist mit dem
Eingang in1 eines ersten Pufferverstärkers und mit dem Eingang in2
eines zweiten Pufferverstärkers
so verbunden, dass der erste Pufferverstärker und der zweite Pufferverstärker parallel
geschaltet sind. Jeder Pufferverstärker umfasst ein Paar Inverter
INV 1 und INV 2 bzw. INV 3 und INV 4. Das Inverterpaar ist sowohl
in dem ersten als auch in dem zweiten Pufferverstärker parallel
geschaltet. Jeder Pufferverstärker
umfasst ebenso zwei Transistoren, einen n-leitenden MOS-Transistor und einen
p-leitenden MOS-Transistor, die gemeinsam ein komplementäres CMOS-Paar
bilden.
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In
dem ersten Pufferverstärker
ist der Eingang in1 mit dem Inverterpaar INV 1 und INV 2 verbunden.
Der Eingang in1 ist mit dem Eingangsanschluss A1 des Inverters INV
1 sowie mit dem Eingangsanschluss A2 des Inverters INV 2 verbunden. Der
Ausgang Y1 des Inverters INV1 ist mit dem Gate eines p-leitenden MOS-Transistors
MP01 verbunden, und der Ausgang Y2 des Inverters INV 2 ist mit dem
Gate eines n-leitenden MOS-Transistors MN02 verbunden. Die Drains
des p-leitenden MOS-Transistors MP01 und des n-leitenden MOS-Transistors MN02
sind beide mit einem Anschluss eines Widerstands R0 verbunden, und
der andere Anschluss des Widerstands R0 ist mit einem Ausgangsanschluss OUT
des CMOS-Ausgangstreibers verbunden. Der Ausgangsanschluss OUT kann
so betrieben werden, dass er ein Signal aus dem Ausgangstreiber
ausgeben kann. Die Sourcen der Transistoren MP01 und MP02 sind mit
den Spannungsversorgungen DVDD bzw. DVSS verbunden.
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In
dem zweiten Pufferverstärker
ist der Eingang in2 mit dem Eingangsanschluss A3 des Inverters INV
3 und ebenfalls mit dem Eingangsanschluss A4 des Inverters INV 4
verbunden. Der Ausgang Y3 des Inverters INV 1 ist mit dem Gate eines
p-leitenden MOS-Transistors MP03 verbunden, und der Ausgang Y4 des
Inverters INV 4 ist mit dem Gate eines n-leitenden MOS-Transistors MN04 verbunden.
Die Drains des p-leitenden MOS-Transistors
MP03 und des n-leitenden MOS-Transistors MN04 sind beide mit einem
Anschluss eines Kondensators C3 verbunden. Wie auch in dem ersten
Pufferverstärker
sind die Sourcen der Transistoren MP03 und MP04 mit den Spannungsversorgungen
DVDD bzw. DVSS verbunden. Der andere Anschluss des Kondensators C3,
der nicht mit den Drains der Transistoren MP03 bzw. MN04 verbunden
ist, ist mit dem Ausgangsanschluss OUT des CMOS-Ausgangstreibers verbunden.
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Somit
ist der erste Pufferverstärker
in Reihe mit einem Widerstand R0 geschaltet, und der zweite Pufferverstärker ist
in Reihe mit einem Kondensator C3 geschaltet, wobei die Ausgänge beider
Pufferverstärkerstufen
parallel mit dem Ausgangsanschluss OUT des Ausgangstreibers so verbunden
sind, dass das Ausgangssignal von dem Anschluss OUT eine Kombination
aus den Ausgangssignalen von dem ersten Pufferverstärker und
dem zweiten Pufferverstärker
ist. Der Ausgangsanschluss OUT des Ausgangstreibers ist mit einer
Last verbunden, die ein kapazitives Bauelement und keinen Abschlusswiderstand
aufweist. Die Last wird durch die Signalausgabe des Ausgangstreibers über einen
PWB-Leiterzug angesteuert. In diesem bestimmten Beispiel beträgt die Impedanz
der durch den PWB-Leiterzug gebildeten Last circa 50 Ohm, und die
kapazitive Last beträgt
circa 30 pF. Die Ausgangsimpedanz des ersten Ausgangspuffers ergibt
sich aus dem Produkt des Widerstandswerts im durchgeschalteten Zustand
Ron der Transistoren MP01 und MN02 und dem
Widerstandswert des Serienwiderstands R0. Der erste Ausgangspuffer
sollte so konfiguriert sein, dass seine Ausgangsimpedanz mit der
Impedanz des PWB-Leiterzugs
so genau wie möglich übereinstimmt;
d.h. die Ausgangsimpedanz des ersten Ausgangspuffers sollte circa
50 Ohm betragen. Des Weiteren sollte die Kapazität des Kondensators C3 in dem
zweiten Pufferverstärker
gleich der kapazitiven Last des PWB-Leiterzugs sein; d.h. 30 pF.
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2 setzt
sich aus den Ausgangssignalen von dem ersten Pufferverstärker alleine
(Output 1) und von den kombinierten Pufferverstärkern (Output 2) zusammen.
Es ist ersichtlich, dass der Serienwiderstand R0 in dem ersten Pufferverstärker als Dämpfungswiderstand
fungiert. Auf Grund der kapazitiven Last an dem Ausgang weist das
Signal Output 1 einen erheblichen Anstieg auf. Dieser wird merklich durch
den zweiten Pufferverstärker
mit dessen Serienkondensator C3 kompensiert.
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Der
in dem zweiten Pufferverstärker
bereitgestellte Serienkondensator C3 fügt dem Gesamtausgangssignal
eine Signalkomponente hinzu, die die Wellenform des Ausgangssignals
verbessert. Daher verringert der in Reihe mit dem Kondensator C3 geschaltete,
zweite Pufferverstärker
den nachteiligen Effekt der RC-Zeitkonstante von dem ersten Ausgangspuffer,
da die beiden Signale Output 1 und Output 2 an dem Ausgang des Treibers
OUT kombiniert werden. Das sich daraus ergebende Ausgangssignal an
dem Ausgangsanschluss des Treibers OUT wird erheblich beschleunigt
und hat eine erheblich schnellere Anstiegszeit als ein Pufferverstärker mit
nur einem verwendeten Seriendämpfungswiderstand.
Da der Serienkondensator jedoch einen niedrigen Wert aufweist, ist
die niedrige Ausgangsimpedanz des zweiten Pufferverstärkers lediglich
während
der Schaltphase des Signals wirksam, so dass der Dämpfungseffekt
durch den Dämpfungswiderstand nicht
betroffen ist.
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Da
die RC-Zeitkonstante von dem Dämpfungsmechanismus
des Serienwiderstands R0 in dem ersten Pufferverstärker verringert
werden kann und das sich ergebende Ausgangssignal eine schnellere Übergangszeit
aufweist, bietet dieser CMOS-Ausgangstreiber den Vorteil, dass höhere Frequenzwerte
für die
maximale Systemfrequenz verwendet werden können. Des Weiteren kann der Ausgangstreiber
in CMOS-Technologie implementiert werden, und er bietet eine hohe
Geschwindigkeit bei verringertem Stromverbrauch und auch bei geringerer
Rauscherzeugung in dem PWB-Leiterzug.
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Obwohl
die vorliegende Erfindung obenstehend unter Bezugnahme auf eine
bestimmte Ausführungsform
beschrieben wurde, ist diese nicht auf diese Ausführungsform
beschränkt,
und dem Fachmann fallen zweifellos weitere Alternativen ein, die
innerhalb des beanspruchten Schutzumfangs der Erfindung liegen.
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Obwohl
zum Beispiel in der oben beschriebenen Ausführungsform die Impedanz des
ersten Pufferverstärkers
mit der Impedanz des PWB-Leiterzugs übereinstimmt und die Kapazität des Kondensators
C3 in dem zweiten Pufferverstärker
mit der kapazitiven Last des PWB-Leiterzugs übereinstimmt, ist dies nicht
wesentlich. Die Anpassung der Impedanzen und Kapazitäten ist
jedoch für
die Verringerung des mit dem Überschwingen
der Versorgungsspannung bzw. dem Unterschwingen der massesymmetrischen
Spannung verbundenen Rauschens vorteilhaft.