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Die
Erfindung betrifft eine integrierte Halbleiterschaltung, die eine
Differenzausgabeschaltung zur Ausgabe von Signalen an weitere integrierte Halbleiterschaltungen
bildet.
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Die
Zusammenfassung der
JP
02-254816 A offenbart eine Halbleiterschaltung mit einem
ersten, zweiten, dritten und vierten MOS-Transistor, wobei der erste
und dritte MOS-Transistor jeweils ein p-Kanal-Transistor und der zweite und vierte
MOS-Transistor jeweils ein n-Kanal-Transistor sind, und eine entsprechende
Ansteuerschaltung für
die Halbleiterschaltung, wobei die Ansteuerschaltung ein Eingangssignal
und logische NAND- bzw.
NOR-Gatter zur Logikbildung eines Eingangssignals mit dem zeitverzögerten Eingangssignal
heranzieht. Des Weiteren ist eine erste Spannungsquelle (oder Stromquelle)
am Sourceanschluss des ersten bzw. dritten MOS-Transistors bekannt.
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Des
Weiteren zeigt 1 eine bekannte Differenzausgabeschaltung.
Die Differenzausgabeschaltung beinhaltet zwei n-Kanal-MOS-Transistoren (nachstehend
als nMOS-Transistor bezeichnet) M1 und M3, zwei p-Kanal-MOS-Transistoren (nachstehend
als pMOS-Transistor bezeichnet) M2 und M4, zwei Konstantstromquellen
J1 und J2 und Ansteuereinrichtungen IN1, IN2, BU1 und BU2. Die Ansteuereinrichtungen
IN1, IN2, BU1 und BU2 empfangen ein gemeinsames Eingangssignal X
zur Erzeugung von jeweiligen Gateelektroden der MOS-Transistoren
M1 bis M4 anzulegenden Steuersignalen A1, A2, B1 und B2. Befindet
sich das Eingangssignal X auf einem niedrigen Pegel (nachstehend
als L-Pegel bezeichnet), sind die Transistoren M1 und M4 angeschaltet, während die
Transistoren M2 und M3 abgeschaltet sind. Befindet sich im Gegensatz
dazu das Eingangssignal X auf einem hohen Pegel (nachstehend als H-Pegel bezeichnet),
sind die Transistoren M1 und M4 abgeschaltet, während die Transistoren M2 und M3
angeschaltet sind. Entsprechend werden logische Signale Y1 und Y2
mit zueinander entgegengesetzten Phasen jeweils von den Knoten N1
und N2 ausgegeben.
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Die
Ausgangssignale Y1 und Y2 werden zu Schaltungen eines weiteren Halbleiterchips über jeweilige Übertragungswege 1 und 2 übertragen.
Ein Widerstand R ist zur Ausführung
der Funktionsweise eines Abschlusswiderstands bezüglich der Übertragungswege 1 und 2 zwischen
den Knoten N1 und N2 angeschlossen.
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Eine
jede der Ansteuereinrichtungen IN1 und IN2 entspricht einer CMOS-Inverterschaltung,
die eine invertierte Logik eines Eingangssignals X ausgibt. Eine
jede der Ansteuereinrichtungen BU1 und BU2 besteht aus zwei in Serie
geschalteten CMOS-Inverterschaltungen und entspricht einer Zwischenspeicherschaltung
bzw. Pufferschaltung zur Ausgabe der gleichen Logik bzw. des gleichen
logischen Werts wie der eines Eingangssignals X.
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2 zeigt
jeweilige Verläufe
der Steuersignale A1, A2, B1 und B2 und der Ausgangssignale Y1 und
Y2. Es wird angenommen, dass die Ansteuereinrichtungen IN1 und IN2
ihren Pegel von einem H-Pegel auf einen L-Pegel zum Zeitpunkt s1
als Reaktion auf eine Änderung
eines Eingangssignals X von einem L-Pegel auf einen H-Pegel geändert haben.
Aufgrund der unterschiedlichen Konfiguration der Ansteuereinrichtungen
BU1 und BU2 hinsichtlich der Konfiguration der Ansteuereinrichtung
IN1 und IN2 ändern
sich die Signale B1 und B2 von dem L-Pegel auf den H-Pegel zum Zeitpunkt
s2, der nach dem Zeitpunkt s1 gemäß der Darstellung von 2 liegt.
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Der
MOS-Transistor M1 wechselt von einem Einschaltzustand zu einem Ausschaltzustand
und der MOS-Transistor M2 wechselt von einem Ausschaltzustand in
einen Einschaltzustand als Reaktion jeweils auf Pegeländerungen
der Signale A1 und A2 zum Zeitpunkt s1 und die Spannung an dem Knoten N1
steigt dann von dem L-Pegel an. Andererseits bleibt der MOS-Transistor
M3 in dem Ausschaltzustand und bleibt der MOS-Transistor M4 in dem
Einschaltzustand bis zum Erreichen des Zeitpunkts s2. Daher steigt
das Potential an dem Knoten N2 mittels des Widerstands R entsprechend
einem Anstieg der Spannung an dem Knoten N1. Nachfolgend wechseln
die MOS-Transistoren M3 und M4 jeweils in den Einschaltzustand und
den Ausschaltzustand als Reaktion auf Pegeländerungen der Signale B1 und
B2 zum Zeitpunkt s2 und fällt
die Spannung an dem Knoten N2. Als Reaktion auf den Abfall fällt die
Spannung an dem Knoten N1 momentan mittels des Widerstands R, jedoch
wird der Knoten N1 durch den MOS-Transistor
M2 wieder zu der hohen Spannung hin angesteuert.
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Wechseln
die Signale A1 und A2 von dem L-Pegel auf den H-Pegel zum Zeitpunkt S3 als Reaktion
auf eine Änderung
des Eingangssignals X von dem H-Pegel zu dem L-Pegel, wechseln die
Signale B1 und B2 von dem H-Pegel auf den L-Pegel zum Zeitpunkt
s4, der nach dem Zeitpunkt s3 liegt. Der MOS-Transistor M1 wechselt von dem Ausschaltzustand
in den Einschaltzustand und der MOS-Transistor M2 wechselt von dem
Einschaltzustand in den Ausschaltzustand als Reaktion auf Pegeländerungen der
Signale A1 und A2 zum Zeitpunkt s3 und die Spannung an dem Knoten
N1 fällt
von dem H-Pegel ab.
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Andererseits
bleibt der MOS-Transistor M3 in dem Einschaltzustand und bleibt
der MOS-Transistor M4 in dem Ausschaltzustand bis der Zeitpunkt
s4 erreicht ist. Daher fällt
das Potential an dem Knoten N2 ebenso mittels des Widerstands R
gemäß dem Abfall
der Spannung an dem Knoten N1. Der MOS-Transistor M3 wechselt in
den Ausschaltzustand und der MOS-Transistor M4 wechselt in den Einschaltzustand
jeweils auf Reaktion auf Pegeländerungen
der Signale B1 und B2 zum Zeitpunkt s4 und die Spannung an dem Knoten
N2 steigt. Die Spannung an dem Knoten N1 steigt momentan mittels
des Widerstands R gemäß dem Anstieg
der Spannung an dem Knoten N2, jedoch wird der Knoten N1 durch den
MOS-Transistor N1
wieder zu der niedrigen Spannung hin angesteuert.
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Wie
vorstehend erläutert
werden die Steuersignale A1, A2, B1 und B2 so erzeugt, dass die
Antwort der Signale B1 und B2 auf das Eingangssignal X im Vergleich
zu der Antwort der Signale A1 und A2 verzögert ist. Folglich ergeben
sich für
das Ausgangssignal Y2 als Reaktion auf Änderungen des logischen Pegels
des Eingangssignals X gemäß der Darstellung
von 2 ein die Spannung des H-Pegels momentan übersteigendes Überschwingen
und ein momentan unter die Spannung des L-Pegels fallendes Unterschwingen.
Ferner ergeben sich für
das Ausgangssignal Y1 ein Abschnitt D1, der momentan seinen Signalverlauf
erniedrigt, und ein Abschnitt D2, der momentan seinen Signalverlauf
erhöht.
Die Verformungen bzw. Verzerrungen der Signalverläufe werden
durch das Auftreten einer Periode verursacht, in der die beiden
MOS-Transistoren M1 und M2 simultan abgeschaltet sind, wenn die
beiden MOS-Transistoren M3 und M4 angeschaltet sind, oder durch
das Auftreten einer Periode verursacht, in der die beiden MOS-Transistoren
M3 und M4 simultan abgeschaltet sind, wenn die beiden MOS- Transistoren M1 und
M2 gemäß Pegeländerungen
des Eingangssignals X angeschaltet sind.
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Derartige
Verformungen in den ausgegebenen Verläufen der Ausgangssignale Y1
und Y2 sind nicht nur offensichtlich ein Problem, sondern werden auch
ein Problem hinsichtlich der Signalübertragungseigenschaft. Obwohl
beispielsweise der Abschlusswiderstand R vorgesehen ist, werden
die Signale Y1 und Y2 in einem bestimmten Maß durch die jeweiligen Enden
bzw. Abschlüsse
der Übertragungswege 1 und 2 reflektiert.
Die Reflexion der verformten bzw. verzerrten Abschnitte der Signalverläufe verursacht
eine weitere Verformung der Verläufe der
Ausgangssignale Y1 und Y2. Entsprechend können die Signale mit genauen
Verläufen
nicht zu ihren Zielen übertragen
werden. Sind ferner weitere Übertragungswege
zu den Übertragungswegen 1 und 2 benachbart
vorhanden, kann die Verdrahtungskapazität zwischen den Übertragungspfaden 1 und 2 und den
benachbarten Übertragungspfaden
eine sogenannte Übersprechstörung bzw.
ein sogenanntes Übersprechrauschen
verursachen, so dass die Verformungen der Signalverläufe das
Auftreten von Rauschen an weiteren benachbarten Übertragungspfaden verursacht.
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Aufgabe
der Erfindung ist die Bereitstellung einer integrierten Halbleiterschaltung,
die Verformungen von Ausgangssignalverläufen unterdrückt, wenn logische
Pegel der Ausgangssignale gemäß einem Eingangssignal
geändert
werden.
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Die
integrierte Halbleiterschaltung gemäß einer Ausgestaltung der Erfindung
liegt wie in Patentanspruch 1 definiert vor.
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Gemäß einer
weiteren Ausgestaltung der Erfindung liegt die integrierte Halbleiterschaltung
wie in Patentanspruch 2 definiert vor.
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Weitere
Entwicklungen der integrierten Halbleiterschaltung liegen wie in
den abhängigen
Patentansprüchen
definiert vor.
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Die
Erfindung wird nachstehend anhand von Ausführungsbeispielen unter Bezugnahme
auf die Zeichnung näher
beschrieben. Es zeigen:
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1 ein
Blockschaltbild zur Veranschaulichung einer bekannten Differenzausgabeschaltung,
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2 eine
Signalverlaufsdarstellung zur Veranschaulichung des Betriebs der
Schaltung von 1,
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3 ein
Blockschaltbild zur Veranschaulichung einer integrierten Halbleiterschaltung
(Differenzausgabeschaltung) gemäß einem
ersten Ausführungsbeispiel
der Erfindung,
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4 ein
Blockschaltbild zur Veranschaulichung der Ansteuerschaltung 12 von 3,
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5 eine
Signalverlaufsdarstellung zur Veranschaulichung des Betriebs der
Ansteuerschaltung 12,
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6 eine
Signalverlaufsdarstellung zur Veranschaulichung des Betriebs der
Differenzausgabeschaltung von 3 und
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7 ein
Blockschaltbild zur Veranschaulichung einer Ansteuerschaltung 40 gemäß einem zweiten
Ausführungsbeispiel
der Erfindung.
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Ausführungsbeispiele
eines erfindungsgemäßen Verfahrens
zum Entwurf einer logischen Schaltung und eines verbindungsgemäßen Computerprogramms
werden nachstehend unter Bezugnahme auf die angefügte Zeichnung
erläutert.
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3 zeigt
einen Aufbau der integrierten Halbleiterschaltung 10 gemäß einem
ersten Ausführungsbeispiel
der Erfindung. Die an einem einzigen Halbleiterchip ausgebildete
integrierte Halbleiterschaltung 10 entspricht einer Differenzausgabeschaltung,
die zwei logische Signale mit logischen Pegeln mit zueinander entgegengesetzten
Phasen von jeweiligen Knoten N1 und N2 ausgibt und die Signale zu
Schaltungen eines weiteren Halbleiterchips über Übertragungswege 1 und 2 überträgt. Die
integrierte Halbleiterschaltung 10 beinhaltet nMOS-Transistoren MA1,
MB1, pMOS-Transistoren MA2, MB2, Konstantstromquellen M5, M6 und
einen Widerstand R.
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Der
nMOS-Transistor MA1 beinhaltet einen mit einem Knoten N3 verbundenen
Sourceanschluss und einen mit dem Knoten N1 Drainanschluss. Der nMOS-Transistor
MB1 beinhaltet einen mit dem Knoten N3 verbundenen Sourceanschluss
und einen mit einem Knoten N2 verbundenen Drainanschluss. Der pMOS-Transistor MA2 beinhaltet
einen mit einem Knoten N4 verbundenen Sourceanschluss und einen mit
dem Knoten N1 verbundenen Drainanschluss. Der pMOS-Transistor MB2
beinhaltet einen mit dem Knoten N4 verbundenen Sourceanschluss und
einen mit dem Knoten N2 verbundenen Drainanschluss.
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Die
Konstantstromquelle M5 ist durch einen pMOS-Transistor gebildet,
der einen mit einer Energieversorgungsspannung VDD beaufschlagten
Sourceanschluss, einen mit dem Knoten N4 verbundenen Drainanschluss
und einen mit einer vorbestimmten Vorspannung beaufschlagten Gateanschluss
beinhaltet, und führt
einen konstanten Strom dem Knoten N4 zu. Die Konstantstromquelle
M6 wird durch einen nMOS-Transistor
gebildet, der einen mit einer Massespannung GND (Spannung null)
beaufschlagten Sourceanschluss, einen mit dem Knoten N3 verbundenen
Drainanschluss und einen mit einer vorbestimmten Vorspannung beaufschlagten
Gateanschluss beinhaltet und führt
einen konstanten Strom dem Knoten N3 zu. Die Konstantstromquelle
M5 und M6 legen das Maß eines
zwischen den Knoten N3 und N4 fließenden Stroms fest und tragen
zu einem geringeren Energieverbrauch bei. Dabei kann lediglich eine
der Konstantstromquellen M5 und M6 vorgesehen sein und es kann eine
Energieversorgungsspannung oder ein Massepotential direkt dem weiteren
der Knoten N3 und N4 zugeführt
werden, auf dessen Seite die Konstantstromquelle nicht vorgesehen ist.
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Der
Widerstand R ist zwischen dem Knoten N1 und dem Knoten N2 als Abschlusswiderstand
der Übertragungswege 1 und 2 angeschlossen.
Der Widerstand R kann außerhalb
des Chips vorgesehen sein.
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Die
integrierte Halbleiterschaltung 10 beinhaltet eine Ansteuerschaltung 12,
die gemäß einem Eingangssignal
X jeweiligen Gateanschlüssen
der MOS-Transistoren MA1, MA2, MB1 und MB2 anzulegende Steuersignale
A1, A2, B1 und B2 erzeugt. In der Ansteuerschaltung 12 wechseln
jeweilige logische Pegel der Steuersignale A1 und A2 von einem L-Pegel zu einem H-Pegel,
während
jeweilige logische Pegel der Steuersignale B1 und B2 von einem H-Pegel
auf einen L-Pegel
gemäß einem
Wechsel des Eingangssignals X von einem H-Pegel auf einen L-Pegel
wechseln. Im Gegensatz dazu wechseln die logischen Pegel der Steuersignale
A1 und A2 von dem H-Pegel auf den L-Pegel, während die logischen Pegel der
Steuersignale B1 und B2 von dem L-Pegel auf den H-Pegel gemäß einem
Pegelwechsel des Eingangssignals X von dem L-Pegel auf den H-Pegel wechseln.
Der H-Pegel entspricht dabei der Energieversorgungsspannung VDD
und der L-Pegel entspricht der Massespannung GND (im weiteren derart festgelegt).
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Gemäß dem ersten
Ausführungsbeispiel steuert
die Ansteuerschaltung 12 gemäß jeweiligen Änderungen
des Eingangssignals X von dem H-Pegel auf den L-Pegel und von dem
L-Pegel auf den H-Pegel Zeitpunkte, bei welchen die logischen Pegel der
Steuersignale A1, A2, B1 und B2 sich ändern, so dass eine Periode
erzeugt wird, in der alle die MOS-Transistoren MA1, MA2, MB1 und
MB2 angeschaltet sind.
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4 zeigt
ein Blockschaltbild der Ansteuerschaltung 12. Die Ansteuerschaltung 12 beinhaltet logische
Schaltungen 21 bis 24, ein Übertragungsgatter 15 und
einen CMOS-Inverter 16.
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Der
Inverter 16 beinhaltet einen pMOS-Transistor, dessen Sourceanschluss
mit der Energieversorgungsspannung VDD beaufschlagt ist, dessen Drainanschluss
mit dem Knoten N6 verbunden ist und dessen Gateanschluss mit einem
Eingangssignal X an dem Knoten N7 beaufschlagt ist, und einen nMOS-Transistor,
dessen Sourceanschluss mit der Massespannung GND beaufschlagt ist,
dessen Drainanschluss mit dem Knoten N6 verbunden ist und dessen
Gateanschluss mit dem Eingangssignal X an dem Knoten N7 beaufschlagt
ist. Der Inverter 16 gibt dann logisch invertierte Signale
des Eingangssignals X an den Knoten N6 aus. Das Übertragungsgatter 15 beinhaltet
einen nMOS-Transistor, dessen Gateanschluss mit einer Energieversorgungsspannung
VDD beaufschlagt ist, um zu jeder Zeit zu leiten, und einen pMOS-Transistor,
dessen Gateanschluss mit einer Massespannung GND beaufschlagt ist,
um zu jeder Zeit zu leiten. Der nMOS-Transistor und der pMOS-Transistor
sind parallel zwischen den Knoten N5 und N7 angeschlossen. Das Übertragungsgatter empfängt ein
Eingangssignal X und gibt seinen logischen Pegel ohne Änderung
an den Knoten N5 aus. Die Änderung
des logischen Pegels an dem Knoten N5 tritt jedoch bezüglich der Änderung
des logischen Pegels des Eingangssignals X mit einer Verzögerung auf.
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Die
logische Schaltung 21 gibt das Steuersignal A1 auf der
Grundlage eines Signals an dem Knoten N5 aus. Im einzelnen beinhaltet
die logische Schaltung 21 eine Verzögerungsschaltung 30,
die das Signal an dem Knoten N5 verzögert, und ein logisches NAND-Gatter 31,
das eine NAND-Logik
des Signals an dem Knoten N5 und der Signalausgabe der Verzögerungsschaltung 30 ausgibt.
Die logische Schaltung 22 gibt das Steuersignal A2 auf
der Grundlage des Signals an dem Knoten N5 aus. Im einzelnen beinhaltet
die logische Schaltung 22 eine Verzögerungsschaltung 32,
die das Signal an dem Knoten N5 verzögert, und ein logisches NOR-Gatter 33,
das eine NOR-Logik des Signals an dem Knoten N5 und der Signalausgabe
der Verzögerungsschaltung 32 ausgibt.
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Die
logische Schaltung 23 gibt das Steuersignal B1 auf der
Grundlage eines Signals an dem Knoten N6 aus und beinhaltet die
gleiche Schaltungskonfiguration wie die logische Schaltung 21.
Im einzelnen beinhaltet die logische Schaltung 23 eine Verzögerungsschaltung 34,
die das Signal an den Knoten N6 verzögert, und ein logisches NAND-Gatter,
das eine NAND-Logik des Signals an den Knoten N6 und der Signalausgabe
der Verzögerungsschaltung 34 ausgibt.
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Die
logische Schaltung 24 gibt das Steuersignal B2 auf der
Grundlage des Signals an dem Knoten N6 aus und hat die gleiche Schaltungskonfiguration
wie die logische Schaltung 22. Im einzelnen beinhaltet
die logische Schaltung 24 eine Verzögerungsschaltung 36,
die das Signal an den Knoten N6 verzögert, und ein logisches NOR-Gatter 37,
das eine NOR-Logik
des Signals an dem Knoten N6 und der Signalausgabe der Verzögerungsschaltung 36 ausgibt.
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Jede
der Verzögerungsschaltungen 30, 32, 34 und 36 hat
eine zu den weiteren Schaltungen gleichartige Schaltungskonfiguration
und ist mit einer geradzahligen Anzahl von CMOS-Invertern (zwei Einheiten
gemäß der Fig.)
ausgestattet, welche jeweils identisch zu dem Inverter 16 sind
und kaskadenartig verbunden sind. Daher erhöht eine größere Zahl an Stufen von den
Wandlern die Verzögerungsdauer
in jeder der Verzögerungsschaltungen.
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Zur
Erleichterung des Entwurfs kann ein Eingang mit jeweiligen Ausgängen der
logischen Gatter 31, 33, 35 und 37 verbunden
sein, können
Zwischenspeicherschaltungen bzw. Pufferschaltungen daran angeschlossen
sein, die von diesen logischen Gattern ausgegebene Signale Puffern
bzw. zwischenspeichern, und können
Ausgaben der Pufferschaltungen jeweils als Steuersignale A1, A2,
B1 und B2 festgelegt sein.
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Die
Zeitdarstellung in 5 zeigt Verläufe der Signale an dem Knoten
N5, dem Knoten N6 und die Steuersignale A1, A2, B1 und B2 bezüglich dem Eingangssignal
X. Dabei wird angenommen, dass das Eingangssignal X zum Zeitpunkt
t0 von dem H-Pegel auf den L-Pegel wechselt und zum Zeitpunkt t4
von dem L-Pegel auf den H-Pegel wechselt.
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Das
Signal an dem Knoten N6 wechselt von einem L-Pegel auf einen H-Pegel
durch den Inverter 16 als Reaktion auf eine Änderung
des Eingangssignals X von einem H-Pegel auf einen L-Pegel. Das Signal
an dem Knoten N6 beginnt den Wechsel von dem L-Pegel auf den H-Pegel
zum Zeitpunkt t1 (t1 > t0)
in Folge einer Ansprechverzögerung
des Inverters 16. Andererseits tritt ein verzögertes Signal
des Eingangssignals X in Folge des Übertragungsgatters 15 an
dem Knoten N5 auf.
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Das Übertragungsgatter 15 ist
so aufgebaut, dass eine Signalverzögerung durch das Übertragungsgatter 15 im
wesentlichen gleich zu einer Ansprechverzögerung des Inverters 16 wird
und das Signal an dem Knoten N5 den Wechsel von dem H-Pegel zu dem
L-Pegel zum Zeitpunkt t1 beginnt.
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Die
Steuersignale A1 und A2 zeigen bis zu dem Zeitpunkt t1 jeweils den
L-Pegel und die Steuersignale B1 und B2 zeigen dabei jeweils den
H-Pegel. Das NAND-Gatter 31 ändert das Steuersignal A1 von dem
L-Pegel auf den H-Pegel als Reaktion auf eine Änderung des Signals an dem
Knoten N5 von dem H-Pegel auf den L-Pegel, jedoch beginnt der Pegel des
Signals sich in Folge einer Ansprechverzögerung des NAND-Gatters 31 zum
Zeitpunkt t2 (t2 > t1)
zu ändern.
Andererseits verzögert
die Verzögerungsschaltung 32 die Änderung
des Signals an dem Knoten N5 von dem H-Pegel auf den L-Pegel zum
Beaufschlagen des NOR-Gatters 33 mit dem verzögerten Signal,
daher befindet sich das Steuersignal A2 zum dem Zeitpunkt t2 noch
auf dem L-Pegel.
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Das
NOR-Gatter 37 ändert
das Steuersignal B2 von dem H-Pegel
auf den L-Pegel als Reaktion auf eine Änderung des Signals an dem
Knoten N6 von dem L-Pegel auf den H-Pegel, jedoch beginnt die Änderung
des Pegels des Signals in Folge einer Ansprechverzögerung des
NOR-Gatters 37 zum Zeitpunkt t2. Andererseits verzögert die
Verzögerungsschaltung 34 die Änderung
des Signals an dem Knoten N6 von dem L-Pegel auf den H-Pegel zur
Beaufschlagung des NAND-Gatters 35 mit dem verzögerten Signal,
daher befindet sich das Steuersignal B1 zum Zeitpunkt t2 auf dem
H-Pegel.
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Beaufschlagen
die Verzögerungsschaltungen 32 und 34 jeweils
das NOR-Gatter 33 und das NAND-Gatter 35 mit den Änderungen
hinsichtlich der Pegel an den Knoten N5 und N6, ändert sich jeweils der logische
Pegel des Steuersignals A2 von dem L-Pegel auf den H-Pegel und der logische
Pegel des Steuersignals B1 ändert
sich von dem H-Pegel auf den L-Pegel.
Die beiden logischen Pegel der Steuersignale A2 und B1 beginnen
die Änderung
in Folge von Signalverzögerungen
der Verzögerungsschaltungen 32 und 34 zu
einem Zeitpunkt t3 (t3 > t2).
Eine Zeitdauer (t3 – t2)
entspricht einer durch die Verzögerungsschaltungen 32 und 34 erzeugten
Verzögerungsdauer.
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Umgekehrt ändert sich
das Signal an dem Knoten N6 von dem H-Pegel auf den L-Pegel in Folge
des Inverters 16 als Reaktion auf eine Änderung des Eingangssignals
X von dem L-Pegel
auf den H-Pegel zum Zeitpunkt t4. Die Änderung des Pegels des Signals
beginnt jedoch in Folge einer Ansprechverzögerung des Inverters 16 zu
einem Zeitpunkt t5 (t5 > t4).
Andererseits beginnt die Änderung
des Signals an dem Knoten N5 von dem L-Pegel auf den H-Pegel in
Folge einer Signalverzögerung
durch das Übertragungsgatter 15 zum
Zeitpunkt t5.
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Die
Steuersignale A1 und A2 befinden sich bis zu dem Zeitpunkt t5 auf
dem H-Pegel und die Steuersignale B1 und B2 befinden sich bis zum
Zeitpunkt t5 auf dem L-Pegel. Das logische NOR-Gatter 33 ändert das
Steuersignal A2 von dem H-Pegel auf den L-Pegel als Reaktion auf
eine Änderung
des Signals an dem Knoten N5 von dem L-Pegel auf den H-Pegel. Die Änderung
des Pegels des Signals beginnt jedoch in Folge einer Ansprechverzögerung des
logischen NOR-Gatters 33 zum Zeitpunkt t6 (t6 > t5). Andererseits
verzögert
die Verzögerungsschaltung 30 die Änderung
des Signals an dem Knoten N5 von dem L-Pegel auf den H-Pegel zur
Beaufschlagung des logischen NAND-Gatters 31 mit dem verzögerten Signal,
weshalb das Steuersignal A1 zum Zeitpunkt t6 sich noch auf den H-Pegel
befindet.
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Das
logische NAND-Gatter 35 ändert das Steuersignal B1 von
dem L-Pegel auf den H-Pegel als Reaktion auf eine Änderung
des Signals an dem Knoten N6 von dem H-Pegel auf den L-Pegel. Die Änderung
des Pegels des Signals beginnt jedoch infolge einer Ansprechverzögerung des
logischen NAND-Gatters 35 zum Zeitpunkt T6. Andererseits verzögert die
Verzögerungsschaltung 36 die Änderung
des Signals an dem Knoten N6 von dem H-Pegel auf den L-Pegel zur
Beaufschlagung des logischen NOR-Gatters 37 mit dem verzögerten Signal, weshalb
das Steuersignal B2 zum Zeitpunkt t6 noch auf dem L-Pegel liegt.
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Beaufschlagen
die Verzögerungsschaltungen 30 und 36 das
NAND-Gatter 31 und das NOR-Gatter 37 jeweils mit
den Änderungen
der Pegel an den Knoten N5 und N6, ändert sich jeweils der logische
Pegel des Steuersignals A1 von dem H-Pegel auf den L-Pegel und ändert sich
der logische Pegel des Steuersignals B2 von dem L-Pegel auf den H-Pegel.
Die Änderung
der logischen Pegel der Steuersignals A1 und B2 beginnt infolge
von Signalverzögerungen
der Verzögerungsschaltungen 30 und 36 zum
Zeitpunkt t7 (t7 > t6).
Die Dauer (t7 – t6)
entspricht einer durch die Verzögerungsschaltungen 32 und 34 erzeugten
Verzögerungsdauer
und weist die gleiche Länge
wie die Zeitdauer (t3 – t2)
auf.
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Die
Zeitdarstellung von 6 zeigt die jeweiligen Anschalt-/Abschalt-Übergänge der
MOS-Transistoren MA1, MA2, MB1 und MB2 von 3 und zeigt
Verläufe
der Ausgangssignale Y1 und Y2.
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Befinden
sich die Steuersignale A1 und A2 auf dem L-Pegel und die Steuersignale
B1 und B2 auf dem H-Pegel, sind die MOS-Transistoren MA1 und MB2
abgeschaltet, während
die MOS-Transistoren
MA2 und MB2 angeschaltet sind. Dabei befindet sich das Ausgangssignal
Y1 auf dem H-Pegel, während
das Ausgangssignal Y2 sich auf dem L-Pegel befindet.
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Gemäß der Beschreibung
für 5 beginnt die Änderung
des Steuersignals A1 von dem L-Pegel auf den H-Pegel durch die Ansteuerschaltung 12 zum Zeitpunkt
t2 und beginnt zur gleichen Zeit die Änderung des Steuersignals B2
von dem H-Pegel
auf den L-Pegel. Die Änderung
des Steuersignals A2 von dem L-Pegel auf den H-Pegel beginnt zum
Zeitpunkt t3, der nach dem Zeitpunkt t2 liegt, und gleichzeitig beginnt
die Änderung
des Steuersignals B1 von dem H-Pegel auf den L-Pegel. Die MOS-Transistoren MA1
und MB2 werden gleichzeitig als Reaktion auf die Steuersignale A1
und B2 zum Zeitpunkt t10 (t10 > t2)
von einem Ausschaltzustand in einen Einschaltzustand gebracht. Der
Zeitpunkt t10 entspricht dabei dem Zeitpunkt, bei welchem die Spannung
an dem Gate-Anschluss des MOS-Transistors MA1 von der Massespannung
auf die bzw. zu der Schwellenspannung ansteigt und entspricht dem
Zeitpunkt, bei welchem die Spannung an dem Gate-Anschluss des MOS-Transistors
MB2 von der Energieversorgungsspannung auf die bzw. zu der Schwellenspannung absinkt.
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Die
MOS-Transistoren MA2 und MB1 verbleiben im Einschaltzustand, jedoch
erhöht
der angeschaltete MOS-Transistor
MB2 die Spannung an dem Knoten N2 von dem L-Pegel gleichzeitig dazu, wenn der zum
Zeitpunkt t10 angeschaltete MOS-Transistor MA1 die Spannung an dem
Knoten N1 von dem H-Pegel aus verringert.
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Die
MOS-Transistoren MA2 und MB1 werden als Reaktion auf die Steuersignale
A2 und B1 zum Zeitpunkt t11 (t11 > t3 > t10) aus einem Einschaltzustand
in einen Ausschaltzustand gebracht. Der Zeitpunkt t11 entspricht
dem Zeitpunkt, bei welchem die Spannung an dem Gate-Anschluss des MOS-Transistors MA2 von
der Energieversorgungsspannung auf die bzw. zu der Schwellenspannung fällt, und
entspricht dem Zeitpunkt, bei welchem die Spannung an dem Gate-Anschluss
des MOS-Transistors MB1 auf die bzw. zu der Schwellenspannung ansteigt.
Durch Abschalten der MOS-Transistoren MA2
und MB1 verringert der eingeschaltete MOS-Transistor MA1 die Spannung an dem Knoten N1
auf den L-Pegel
und erhöht
der eingeschaltete MOS-Transistor MB2 die Spannung an dem Knoten N2
auf den H-Pegel.
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Alle
die MOS-Transistoren MA1, MA2, MB1 und MB2 werden zum Zeitpunkt
t10 während
einer Änderung
des Eingangssignals von dem H-Pegel auf den L-Pegel angeschaltet.
Selbst wenn daher das Potential an dem Knoten N2 ansteigt, erhöht dieser Anstieg
nicht weiter das Potential an dem Knoten N1 von dem H-Pegel über den
Widerstand R. Selbst wenn umgekehrt dazu das Potential an dem Knoten N1
fällt,
verringert dieser Abfall nicht weiter das Potential an dem Knoten
N2 von dem L-Pegel über
den Widerstand R.
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Daher
wechselt das Ausgangssignal Y1 von dem H-Pegel auf den L-Pegel ohne
dem Auftreten eines Überschwingens
und wechselt das Ausgangssignal Y2 von dem L-Pegel auf den H-Pegel ohne Auftreten
eines Unterschwingens gemäß einer Änderung
des Eingangssignals X von dem H-Pegel auf den L-Pegel. Somit können Signalverlaufsverformungen
der Ausgangssignale Y1 und Y2 unterdrückt werden.
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Folglich
beginnt die Änderung
des Steuersignals A2 von dem H-Pegel auf den L-Pegel zum Zeitpunkt
t6, und beginnt gleichzeitig die Änderung des Steuersignals B1
von dem L-Pegel
auf den H-Pegel. Zum Zeitpunkt t7, der nach dem Zeitpunkt t6 liegt,
beginnt die Änderung
des Steuersignals A1 von dem H-Pegel auf den L-Pegel, und beginnt
gleichzeitig die Änderung
des Steuersignals B2 von dem L-Pegel
auf den H-Pegel. Die MOS-Transistoren MA2 und MB1 werden als Reaktion
auf die Steuersignale A2 und B1 zum Zeitpunkt t12 (t12 > t6) gleichzeitig von
einem Ausschaltzustand in einen Einschaltzustand gebracht. Der Zeitpunkt
t12 entspricht dem Zeitpunkt, bei welchem die Spannung an dem Gate-Anschluss des
MOS-Transistors MA2 von der Massespannung auf die Schwellenspannung
ansteigt, und entspricht dem Zeitpunkt, bei welchem die Spannung
an dem Gate-Anschluss des MOS-Transistors MB1 von der Energieversorgungsspannung
auf die Schwellenspannung abfällt.
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Die
MOS-Transistoren MA1 und MB2 bleiben eingeschaltet, jedoch senkt
der angeschaltete MOS-Transistor MB1 die Spannung an dem Knoten N2
von dem H-Pegel simultan dazu ab, wenn der angeschaltete MOS-Transistor
MA2 die Spannung an dem Knoten N1 zum Zeitpunkt t12 von dem L-Pegel anhebt.
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Die
MOS-Transistoren MA1 und MB2 werden als Reaktion auf die Steuersignale
A1 und B2 zum Zeitpunkt t13 (t13 > t7 > t12) aus einem Einschaltzustand
in einen Ausschaltzustand gebracht. Der Zeitpunkt t13 entspricht
einem Zeitpunkt, bei dem die Spannung an dem Gate-Anschluss des MOS-Transistors
MB2 von der Energieversorgungsspannung auf die Schwellenspannung
fällt,
und entspricht einem Zeitpunkt, bei dem die Spannung an dem Gate-Anschluss
des MOS-Transistors
MA1 von der Massespannung auf die Schwellenspannung ansteigt. Durch
Abschalten der MOS-Transistoren
MA1 und MB2 hebt der eingeschaltete MOS-Transistor MA2 die Spannung an dem Knoten
N1 auf den H-Pegel
und senkt der eingeschaltete MOS-Transistor MB1 die Spannung an
dem Knoten N2 auf den L-Pegel.
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Alle
die MOS-Transistoren MA1, MA2, MB1 und MB2 sind während der Änderung
des Eingangssignals von dem L-Pegel auf den H-Pegel zum Zeitpunkt
t12 angeschaltet. Selbst wenn daher das Potential an dem Knoten
N2 abfällt,
senkt dieser Abfall das Potential an dem Knoten N1 von dem L-Pegel über den
Widerstand R nicht weiter ab. Selbst wenn umgekehrt das Potential
an dem Knoten N1 ansteigt, hebt dieser Anstieg das Potential an
dem Knoten N2 von dem H-Pegel über
den Widerstand R nicht weiter an.
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Daher ändert sich
das Ausgangssignal Y1 von dem L-Pegel auf den H-Pegel ohne Auftreten
eines Unterschwingens, und ändert
sich das Ausgangssignal Y2 von dem H-Pegel auf den L-Pegel ohne
Auftreten eines Überspringens
gemäß einer Änderung
des Eingangssignals X von dem L-Pegel auf den H-Pegel. Somit können Signalverlaufsverformungen
der Ausgangssignale Y1 und Y2 unterdrückt werden.
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Gemäß vorstehender
Erläuterung
werden in dem ersten Ausführungsbeispiel
die Steuersignale A1, A2, B1 und B2 so erzeugt, dass alle die MOS-Transistoren
MA1, MA2, MB1 und MB2 gemäß einer
Pegeländerung
des Signals X angeschaltet sind. Ein Überschwingen und ein Unterschwingen, das
in den Ausgangssignalen Y1 und Y2 auftritt, wird unterdrückt, indem
eine Periode nicht erzeugt wird, in der nur die MOS-Transistoren MA1
und MB1 oder nur die MOS-Transistoren MA2 und MB2 angeschaltet sind.
Daher können
Signalverlaufsverformungen wie etwa ein Überschwingen oder ein Unterschwingen, wie
sie im Stand der Technik auftreten, verhindert werden.
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Gemäß dem ersten
Ausführungsbeispiel können die
Ausgangssignale der logischen Schaltungen 21, 22, 23 und 24 von 4 so
geändert
werden, dass sie jeweiligen Gate-Anschlüssen der MOS-Transistoren
MA2, MA1, MB2 und MB1 angelegt werden. Dabei gibt es eine Zeitdauer,
in der alle die MOS-Transistoren MA1, MA2, MB1 und MB2 abgeschaltet
sind, selbst bei Änderungen
des Signals X von dem L-Pegel auf den H-Pegel oder von dem H-Pegel
auf den L-Pegel. Beispielsweise wird angenommen, dass die MOS-Transistoren
MA1 und MB2 angeschaltet sind, die MOS-Transistoren MA2 und MB1
angeschaltet sind und sich die Knoten N1 und N2 jeweils auf dem
L-Pegel und dem H-Pegel befinden. Ändert sich der logische Pegel
des Eingangssignals X, werden alle die vier MOS-Transistoren abgeschaltet.
Daraus folgt, dass ein Zustand nicht auftritt, in dem nur die MOS-Transistoren
MB1 und MB2 angeschaltet sind oder nur die MOS-Transistoren MA1
und MA2 angeschaltet sind, so dass Signalverlaufsverformungen verhindert
werden können,
die nach dem Stand der Technik auftreten. Werden jedoch alle die
MOS-Transistoren MM, MA2, MB1 und MB2 angeschaltet, werden die Knoten
N1 und N2 in einen Zustand ohne festes Potential gebracht. In diesem
Fall muss die Möglichkeit
beachtet werden, dass Rauschen infolge von externen Faktoren auftreten kann.
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Ferner
wird bevorzugt, dass eine Verzögerung
infolge des Übertragungsgatters 15 mit
einer Ansprechverzögerung
des Inverters 16 übereinstimmt.
Besteht keine Übereinstimmung
zwischen den Verzögerungen,
stimmen die jeweiligen Zeitpunkte der Pegeländerungen zwischen den Steuersignalen
A1 und A2 und der Zeitpunkte der Pegeländerungen zwischen den Steuersignalen
A2 und B1 miteinander nicht überein.
Die Verzögerung
infolge des Übertragungsgatters 15 und
die Ansprechverzögerung
des Inverters 16 können
sich jedoch voneinander in einem Maß unterscheiden, dass zwei
nachstehende Fälle
sichergestellt sind. (1) Eine zeitliche Überlappung zwischen einem Abschnitt
einer Zeitdauer von dem Zeitpunkt, bei welchem die Änderung des
Steuersignals A1 von dem L-Pegel auf den H-Pegel beginnt, bis zu
dem Zeitpunkt, bei welchem die Änderung
des Steuersignals A2 von dem L-Pegel auf den H-Pegel beginnt, und
eines Abschnitts, einer Zeitdauer von dem Zeitpunkt, bei welchem
die Änderung
des Steuersignals B2 von dem H-Pegel auf den L-Pegel beginnt, bis
zu dem Zeitpunkt, bei welchem die Änderung des Steuersignals B1
von dem H-Pegel auf den L-Pegel
beginnt. (2) Eine zeitliche Überlappung
zwischen einem Abschnitt einer Zeitdauer von dem Zeitpunkt, bei
welchem die Änderung
des Steuersignals A2 von dem H-Pegel auf den L-Pegel beginnt, bis
zu dem Zeitpunkt, bei welchem die Änderung des Steuersignals A1
von dem H-Pegel auf den L-Pegel beginnt, und eines Abschnitts einer
Zeitdauer von dem Zeitpunkt, bei welchem die Änderung des Steuersignals B1
von dem L-Pegel auf den H-Pegel beginnt, bis zu dem Zeitpunkt, bei
welchem die Änderung
des Steuersignals B2 von dem L-Pegel auf den H-Pegel beginnt.
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Auch
in diesem Fall ergibt sich in Verbindung mit Änderungen des logischen Pegels
des Eingangssignals X eine Zeitdauer, in der die MOS-Transistoren
MA1, MA2, MB1 und MB2 gleichzeitig angeschaltet sind. Jedoch kann
der Zustand verhindert werden, in dem nur die MOS-Transistoren MA1
und MA2 angeschaltet sind oder nur die MOS-Transistoren MB1 und
MB2 angeschaltet sind, was nach dem Stand der Technik auftritt.
Entsprechend können
im Vergleich zu dem Stand der Technik in einem bestimmten Maß ein Überschwingen
und ein Unterschwingen oder dergleichen hinsichtlich der Ausgangssignale
Y1 und Y2 unterdrückt
werden, womit Signalverlaufsverformungen der Ausgangssignale verringert
werden.
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Das
Blockschaltbild von 7 zeigt eine weitere Ansteuerschaltung 40,
die anstelle der Ansteuerschaltung 12 von 3 verwendet
wird. Die Ansteuerschaltung 40 beinhaltet die logischen
Schaltungen 21 und 22, die jeweils den gleichen
Aufbau wie in 4 haben (obwohl das Eingangssignal
X an den Knoten N5 angelegt ist), ein Übertragungsgatter 41,
das eine Signalausgabe des logischen NAND-Gatters 31 an
ihrem Eingang empfängt
und ein Steuersignal A1 von ihrem Ausgang ausgibt, ein Übertragungsgatter 42,
das eine Signalausgabe des logischen NOR-Gatters 33 an
seinem Eingang empfängt
und ein Steuersignal A2 von seinem Ausgang ausgibt, einen CMOS-Inverter 44,
der eine Signalausgabe des logischen NAND-Gatters 31 an seinem Eingang
empfängt
und ein Steuersignal B2 von seinem Ausgang ausgibt, und einen CMOS-Inverter 43, der
eine Signalausgabe des logischen NOR-Gatters 33 an seinem
Eingang empfängt
und ein Steuersignal B1 von seinem Ausgang ausgibt.
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Die
CMOS-Inverter 43 und 44 haben den gleichen Aufbau
wie der Inverter 16 von 4 und die Übertragungsgatter 41 und 42 haben
den gleichen Aufbau wie das Übertragungsgatter 15 von 4.
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Bei
der Ansteuerschaltung 40 ändert sich als Reaktion auf
eine Änderung
eines Eingangssignals X von dem H-Pegel auf den L-Pegel in der gleichartigen Weise
wie in 4 das Steuersignal A1 von einem L-Pegel auf einen
H-Pegel zu einem ersten Zeitpunkt, während sich das Steuersignal
A2 von einem L-Pegel auf einen H-Pegel zu einem zweiten Zeitpunkt
wechselt, wobei der letztgenannte Zeitpunkt nach dem ersten Zeitpunkt
liegt. Ferner ändert
sich das Steuersignal B2 von einem H-Pegel auf einen L-Pegel bei
einem dritten Zeitpunkt, der identisch zu dem ersten Zeitpunkt ist,
während
das Steuersignal B1 sich von einem H-Pegel auf einen L-Pegel bei
einem vierten Zeitpunkt ändert,
der identisch zu dem zweiten Zeitpunkt ist, welcher nach dem dritten
Zeitpunkt liegt. Eine Zeitdauer zwischen dem ersten Zeitpunkt und
dem zweiten Zeitpunkt und eine Zeitdauer zwischen dem dritten Zeitpunkt
und dem vierten Zeitpunkt überlappen
einander.
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Als
Reaktion auf eine Änderung
des Eingangssignals X von dem L-Pegel auf den H-Pegel ändert sich
das Steuersignal A2 von dem H-Pegel auf den L-Pegel bei einem fünften Zeitpunkt,
während das
Steuersignal A1 sich von dem H-Pegel auf den L-Pegel bei einem sechsten
Zeitpunkt ändert,
der nach dem fünften
Zeitpunkt liegt. Ferner ändert
sich das Steuersignal B1 von dem L-Pegel auf den H-Pegel bei einem
siebten Zeitpunkt, der identisch zu dem fünften Zeitpunkt ist, während das
Steuersignal B2 sich von dem L-Pegel auf den H-Pegel bei einem achten
Zeitpunkt ändert,
der identisch zu dem sechsten Zeitpunkt ist, welcher nach dem siebten
Zeitpunkt liegt. Eine Zeitdauer zwischen dem fünften Zeitpunkt und dem sechsten
Zeitpunkt und eine Zeitdauer zwischen dem siebten Zeitpunkt und
dem achten Zeitpunkt überlappen
einander.
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Zur
Erleichterung des Entwurfs kann ein Eingang mit jeweiligen Ausgängen der Übertragungsgatter 41, 42 und
den Wandlern 43, 44 verbunden sein, können daran
Pufferschaltungen angeschlossen sein, die von den Wandlern ausgegebene
Signale Puffern bzw. zwischenspeichern, und können die Ausgaben der Pufferschaltungen
jeweils als die Steuersignale A1, A2, B1 und B2 festgelegt sein.
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Bei
der Ansteuerschaltung 40 ergibt sich kein Überschwingen
und kein Unterschwingen, selbst wenn der logische Pegel des Eingangssignals
X sich wie in dem ersten Ausführungsbeispiel ändert. Die Ansteuerschaltung 40 ist
im Vergleich zu der Ansteuerschaltung 12 mit einer geringeren
Zahl an Transistoren ausgebildet. Das logische NAND-Gatter und das
logische NOR-Gatter sind jeweils im allgemeinen mit zwei NMOS-Transistoren
und zwei PMOS-Transistoren ausgebildet. Ferner ist die Ansteuerschaltung 40 im
allgemeinen mit 24 Transistoren weniger im Vergleich zu
der Ansteuerschaltung 12 ausgebildet, wobei 12 der PMOS-Transistoren und
12 der NMOS-Transistoren weniger vorhanden sind.
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Die
Erfindung stellt eine integrierte Halbleiterschaltung bereit, mit
einem ersten MOS-Transistor einer ersten Leitfähigkeitsart, dessen Drainanschluss mit
einem ersten Knoten verbunden ist, einem zweiten MOS-Transistor
einer zweiten von der ersten Leitfähigkeitsart unterschiedlichen
Leitfähigkeitsart, dessen
Drainanschluss mit dem ersten Knoten verbunden ist, einem dritten
MOS-Transistor der ersten Leitfähigkeitsart,
dessen Drainanschluss mit einem zweiten Knoten verbunden ist und
dessen Sourceanschluss mit dem Sourceanschluss des ersten MOS-Transistors
verbunden ist, und einem vierten MOS-Transistor der zweiten Leitfähigkeitsart,
dessen Drainanschluss mit dem zweiten Knoten verbunden ist und dessen
Sourceanschluss mit dem Sourceanschluss des zweiten MOS-Transistors
verbunden ist. Bei der integrierten Halbleiterschaltung erzeugen den
jeweiligen Gateanschlüssen
des ersten bis vierten MOS-Transistors
angelegte Steuersignale eine Zeitdauer, in der der erste bis vierte
MOS-Transistor als Reaktion auf logische Pegeländerungen des Eingangssignals
gemeinsam angeschaltet oder abgeschaltet sind. Daher kann ein Auftreten
eines Überschwingens
oder eines Unterschwingens hinsichtlich des ersten und des zweiten
Knotens unterdrückt
werden, was die Überdrückung von
Signalverlaufsverformungen von von dem ersten und dem zweiten Knoten
ausgegebenen Signalen ermöglicht.
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Obwohl
die Erfindung unter Bezugnahme auf bestimmte Ausführungsbeispiele
zur Offenbarung beschrieben wurde, sind die angefügten Ansprüche nicht
darauf beschränkt,
sondern beinhalten auch alle für
einen Fachmann mögliche
Modifikationen und alternative Aufbauten gemäß der Erfindung.
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Wie
vorstehend angeführt,
wird eine Ansteuerschaltung bereitgestellt, die zwei Steuersignale
erzeugt. Die zwei Steuersignale ändern
sich von einem niedrigen Pegel auf einen hohen Pegel gemäß einer Änderung
eines Eingangssignals von einem hohen Pegel zu einem niedrigen Pegel
und ändern
sich von einem hohen Pegel auf einen niedrigen Pegel gemäß einer Änderung
des Eingangssignals von einem niedrigen Pegel auf einen hohen Pegel.
Die Ansteuerschaltung erzeugt ebenso weitere zwei Steuersignale,
die sich von einem hohen Pegel auf einen niedrigen Pegel gemäß einer Änderung
des Eingangssignals von einem hohen Pegel auf einen niedrigen Pegel ändern und
sich von einem niedrigen Pegel auf einen hohen Pegel gemäß einer Änderung
des Eingangssignals von einem niedrigen Pegel auf einen hohen Pegel ändern. Die
Ansteuerschaltung führt diese
vier Ansteuersignale Gateanschlüssen
von vier MOS-Transistoren zu. Zeitverläufe von Änderungen der logischen. Pegel
der vier Steuersignale sind so gesteuert, dass eine Zeitdauer erzeugt
wird, in der die vier MOS-Transistoren
gleichzeitig angeschaltet oder abgeschaltet sind.