JP4795805B2

JP4795805B2 - 差動信号制御回路

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Publication number: JP4795805B2
Application number: JP2006028135A
Authority: JP
Inventors: 啓道吉
Original assignee: Ricoh Co Ltd
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Publication date: 2011-10-19
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Description

本発明は、ＵＳＢ（Universal Serial Bus）やＩＥＥＥ１３９４（Institute of Electrical and Electronic Engineers 1394）、Ｒａｍｂｕｓ（登録商標）、ＤＤＲ−ＤＲＡＭ（Double Data Rate Dynamic Random Access Memory）等で用いられる差動信号の転送制御を行う回路に係り、特に、差動入力信号間の位相ズレを改善すると共に、出力回路の貫通電流を完全に無くすのに好適な回路に関するものである。

ＵＳＢやＩＥＥＥ１３９４、Ｒａｍｂｕｓ（登録商標）、ＤＤＲ−ＤＲＡＭ等においては、信号転送の高速化、低電圧化、ノイズ耐性等に優れた差動方式による信号の転送が行われており、そのインタフェース部分においては、差動信号制御回路が用いられている。

図４は、従来の差動信号制御回路の構成例を示す回路図である。この制御回路は、差動入力信号Ａi、Ｂiを差動出力信号Ａo、Ｂoとして出力する差動信号ドライブ回路である。

差動入力信号Ａiは、インバータ１３とバッファ回路１６の入力に接続されている。また、差動入力信号Ｂiは、インバータ１５とバッファ回路１４の入力に接続されている。

インバータ１３の出力はＰＭＯＳトランジスタＰ１のゲートに、バッファ回路１４の出力はＮＭＯＳトランジスタＮ１のゲートに、インバータ１５の出力はＰＭＯＳトランジスタＰ２のゲートに、バッファ回路１６の出力はＮＭＯＳトランジスタＮ２のゲートに接続されている。

ＰＭＯＳトランジスタＰ１のソースは電源Ｖddに、ドレインはＮＭＯＳトランジスタＮ１のドレインに接続され、ＮＭＯＳトランジスタＮ１のソースは接地Ｖssされて、プッシュプル回路を構成している。差動出力信号Ａoは両トランジスタの共通ドレインから出力されている。差動出力信号Ｂoを出力するプッシュプル回路も全く同じ構成である。

図５は、図４における差動信号ドライブ回路の動作例を示す説明図であり、差動入力信号Ａi、Ｂiのタイミングチャートと、各タイミングにおけるプッシュプル回路の各トランジスタ(Ｐ１、Ｎ１、Ｐ２、Ｎ２)のオン／オフ状態を記入したものである。

図５(ａ)は、差動入力信号Ａi、Ｂiの位相が揃っている場合である。この場合は、差動出力信号のレベルが反転する際に、極短時間ではあるが出力回路のインピーダンスが低下し貫通電流が発生する。

図５(ｂ)は、差動入力信号Ａi、Ｂiの位相がずれている場合である。この場合は、区間Ｄ１において、プッシュプル回路を構成している全てのトランジスタがオンしており、大きな貫通電流が発生する。

このような差動信号ドライブ回路に発生する貫通電流問題に対処するための従来技術として、例えば、特許文献１に記載のものがある。この技術は、次の図６で説明するようにして、大きな貫通電流を改善したものである。

図６は、従来の差動信号制御回路の他の構成例を示す回路図である。この差動信号制御回路（「相補型バッファ回路」）は、インバータ６１，６３、遅延回路（図中「Ｄｅｌａｙ」と記載）６２，６４、ＮＭＯＳトランジスタＱ１〜Ｑ８，Ｑ１１，Ｑ１２、ＰＭＯＳトランジスタＱ９，Ｑ１０で構成されている。

差動入力信号Ｂiは、インバータ６１の入力とＮＭＯＳトランジスタＱ４およびＱ５のゲートに接続されている。インバータ６１の出力は、遅延回路６２の入力とＮＭＯＳトランジスタＱ１２のゲートに接続されている。また、遅延回路６２の出力はＮＭＯＳトランジスタＱ３とＱ６のゲートに接続されている。

差動入力信号Ａiは、インバータ６３の入力とＮＭＯＳトランジスタＱ１およびＱ８のゲートに接続されている。インバータ６３の出力は、遅延回路６４の入力とＮＭＯＳトランジスタＱ１１のゲートに接続されている。また、遅延回路６４の出力はＮＭＯＳトランジスタＱ２とＱ７のゲートに接続されている。

ＮＭＯＳトランジスタＱ１〜Ｑ４は、電源ＶddとＶss間に順に直列接続されている。同様に、ＮＭＯＳトランジスタＱ５〜Ｑ８も電源ＶddとＶss間に順に直列接続されている。

ＮＭＯＳトランジスタＱ１とＱ８は、差動入力信号Ａiによりオン／オフ制御され、ＮＭＯＳトランジスタＱ２とＱ７は、遅延回路６４の出力信号によりオン／オフ制御され、ＮＭＯＳトランジスタＱ４とＱ５は、差動入力信号Ｂiによりオン／オフ制御され、ＮＭＯＳトランジスタＱ３とＱ６は、遅延回路６２の出力信号によりオン／オフ制御される。

さらに、ＮＭＯＳトランジスタＱ２とＱ３の接続点は差動出力信号Ｂoの出力端子に接続されており、ＮＭＯＳトランジスタＱ６とＱ７の接続点は差動出力信号Ａoの出力端子に接続されている。

ＰＭＯＳトランジスタＱ９のソースは電源Ｖddに接続され、ドレインはＮＭＯＳトランジスタＱ１１のドレインに接続されると共に、差動出力信号Ｂoの出力端子に接続されている。またゲートはＰＭＯＳトランジスタＱ１０のドレインに接続されている。

ＰＭＯＳトランジスタＱ１０のソースは電源Ｖddに接続され、ドレインはＮＭＯＳトランジスタＱ１２のドレインに接続されると共に、差動出力信号Ａoの出力端子に接続されている。またゲートはＰＭＯＳトランジスタＱ９のドレインに接続されている。

この回路の動作は、差動入力信号（Ａi，Ｂi）の一方の立ち上りエッジタイミングが他方の立下りエッジタイミングより早い場合に、一方の信号が立ち上がった時点で、他の差動出力信号を反転させるようにしている。

その結果、図４の制御回路のように、出力トランジスタが全てオンして、大きな貫通電流が流れるのを防止できる。

しかしながら、この回路においても、差動出力信号（Ａo，Ｂo）が反転する際に発生する短時間の貫通電流までは改善されていない。

例えば、差動出力信号Ｂoがハイレベルからローレベルに変化する場合を考察する。差動出力信号Ｂoがハイレベルの状態では、ＰＭＯＳトランジスタＱ９がオン、ＮＭＯＳトランジスタＱ１１がオフである。

差動入力信号Ａiがハイレベルからローレベルになると、インバータ３を介してＮＭＯＳトランジスタＱ１１がオンになるが、ＰＭＯＳトランジスタＱ９がオフになるのは、差動出力信号Ｂoが低下して、ＰＭＯＳトランジスタＱ１０がオンとなり、その結果ＰＭＯＳトランジスタＱ９のゲート電圧を引き上げてからである。

そのため、短時間ではあるが、ＮＭＯＳトランジスタＱ１１とＰＭＯＳトランジスタＱ９が同時にオンの期間が発生する。同様の動作は、ＰＭＯＳトランジスタＱ１０とＮＭＯＳトランジスタＱ１２の間でも発生する。

特開２００１−２７４６６９号公報

解決しようとする問題点は、従来の技術では、差動信号制御回路において、差動出力信号が反転する際に発生する極短時間の貫通電流を無くすことができない点である。

本発明の目的は、これら従来技術の課題を解決し、差動信号制御回路における貫通電流を完全に排除し、しかも、位相の揃った差動出力信号を出力することを可能とすることである。

上記目的を達成するため、本発明では、差動入力信号（Ａi，Ｂi）を入力して差動出力信号（Ａo，Ｂo）の各々を出力するための２つのプッシュプル回路（Ｐ１，Ｎ１，Ｐ２，Ｎ２）を備えた差動信号制御回路において、差動出力信号の出力レベルが反転する際に、各プッシュプル回路が必ずハイインピーダンス状態を経由するようにした。具体的には、一方の差動入力信号を遅延する第１の遅延回路（１１）と、他方の差動入力信号を遅延する第２の遅延回路（１２）と、これらの第１，第２の遅延回路（１１，１２）の出力と差動入力信号とを入力して各プッシュプル回路を制御するための制御信号を出力する条件判定回路（１０）を備えた。さらに、この第１，第２の遅延回路の遅延時間は、差動入力信号の最大位相ズレ時間より長くした。また、条件判定回路（１０）は、差動入力信号が同時に変化した場合と、差動入力信号の一方の信号がローレベルからハイレベルに変化したときに他方の信号がハイレベルの場合、および、差動入力信号の一方の信号がハイレベルからローレベルに変化したときに他方の信号がローレベルの場合に、一方の信号のレベルが変化した時点から、第１，第２の遅延回路（１１，１２）の遅延時間の間、各プッシュプル回路をハイインピーダンスにするための制御信号を出力するようにした。

本発明によれば、差動出力信号（Ａo、Ｂo）が反転する際に、出力のプッシュプル回路を構成している全てのトランジスタ（Ｐ１，Ｎ１，Ｐ２，Ｎ２）を、遅延回路（１１，１２）で設定された所定の時間オフするようにしたので、極短時間の貫通電流も完全に排除でき、しかも差動入力信号（Ａi，Ｂi）に位相ズレが有っても、位相の揃った差動出力信号（Ａo，Ｂo）を出力することができる。

以下、図を用いて本発明を実施するための最良の形態例を説明する。図１は、本発明に係る差動信号制御回路の構成例を示すブロック図であり、図２は、図１における差動信号制御回路の動作例を示す説明図、図３は、図１における差動信号制御回路の動作例を説明するタイミングチャートである。

図１に示す差動信号制御回路は、本発明に係る保持手段を構成する遅延回路１１，１２と条件判定回路１０を具備し、さらに、インバータ１３，１５とバッファ回路１４，１６、それぞれプッシュプル回路を構成するＰＭＯＳトランジスタＰ１，Ｐ２およびＮＭＯＳトランジスタＮ１，Ｎ２を具備した差動信号ドライブ回路である。

遅延回路１１，１２は、差動入力信号Ａi，Ｂiの条件判定回路１０への入力を所定の時間だけ遅延させる。尚、この遅延時間は、差動入力信号Ａiと差動入力信号Ｂiの最大位相ズレ時間より長く設定されている。

条件判定回路１０は、差動入力信号Ａi，Ｂi、および、これらの信号を所定の時間遅延した遅延信号Ａd，Ｂdを入力して、入力した４つの信号をデコードして、プッシュプル回路を構成している各トランジスタＰ１，Ｎ１，Ｐ２，Ｎ２を制御するための制御信号を出力する。

デコードの基本動作では、差動入力信号Ａiがハイレベルの場合は、ＰＭＯＳトランジスタＰ１をオン、ＮＭＯＳトランジスタＮ１をオフにし、差動入力信号Ａiがローレベルの場合は、ＰＭＯＳトランジスタＰ１をオフ、ＮＭＯＳトランジスタＮ１をオンにする。

同様に、差動入力信号Ｂiがハイレベルの場合は、ＰＭＯＳトランジスタＰ２をオン、ＮＭＯＳトランジスタＮ２をオフにし、差動入力信号Ｂiがローレベルの場合は、ＰＭＯＳトランジスタＰ２をオフ、ＮＭＯＳトランジスタＮ２をオンにする。

ただし、差動入力信号Ａiと差動入力信号Ｂiが同時に変化した場合と、差動入力信号Ａiと差動入力信号Ｂiの一方の信号がローレベルからハイレベルに変化したときに、他方の信号がハイレベルの場合、および、差動入力信号Ａiと差動入力信号Ｂiの一方の信号がハイレベルからローレベルに変化したときに、他方の信号がローレベルの場合は、一方の信号のレベルが変化した時点から、遅延時間経過する間、各プッシュプル回路を構成している全てのトランジスタＰ１，Ｎ１，Ｐ２，Ｎ２をハイインピーダンスにするための、制御信号を出力する。これにより、差動信号ドライブ回路における極短時間の貫通電流も完全に排除でき、しかも差動入力信号（Ａi，Ｂi）に位相ズレが有っても、位相の揃った差動出力信号（Ａo，Ｂo）を出力することができる。

図２は、図１に示す差動信号ドライブ回路における条件判定回路１０での真理値表である。条件判定回路１０は、各入力信号（差動入力信号Ａi，遅延信号Ａd，差動入力信号Ｂi，遅延信号Ｂd）の入力に対して真理値表に示される対応付けに応じた各出力信号（Ｄo１，Ｄo２，Ｄo３，Ｄo４）を出力する論理回路からなる。尚、この真理値表は、差動信号ドライブ回路の回路構成で変化する。さらに、この真理値表中の網掛けしてある条件(Ｎo.０，５，１０，１５)は、通常の動作では発生しない条件の組合せである。

図３は、図１における差動信号ドライブ回路の動作タイミングチャートである。図中の網掛け部分は、条件判定回路１０により、プッシュプル回路の全てのトランジスタがオフしている期間である。

図３(ａ)は、差動入力信号Ａiと差動入力信号Ｂiの位相が揃っている場合の例を示している。区間Ａ１では、差動入力信号Ａiと遅延信号Ａdがローレベル（「０」）で、差動入力信号Ｂiと遅延信号Ｂdがハイレベル（「１」）なので、条件判定回路１０は、図２に示す真理値表の「Ｎｏ．１２」の条件に基づき、出力「Ｄo１＝０」、出力「Ｄo２＝１」、出力「Ｄo３＝１」、出力「Ｄo４＝０」を出力する。その結果、ＰＭＯＳトランジスタＰ１はオフ、ＮＭＯＳトランジスタＮ１はオン、ＰＭＯＳトランジスタＰ２はオン、ＮＭＯＳトランジスタＮ２はオフになっている。

区間Ａ２になると、差動入力信号Ａiがハイレベルに、差動入力信号Ｂiがローレベルに変化するが、遅延信号Ａd，Ｂdはまだ変化していない（遅延信号Ａdがローレベル、遅延信号Ｂdがハイレベル）ので、条件判定回路１０は、図２に示す真理値表の「Ｎｏ．９」の条件に基づき、出力「Ｄo１＝０」、出力「Ｄo２＝０」、出力「Ｄo３＝０」、出力「Ｄo４＝０」を出力し、トランジスタ(Ｐ１，Ｎ１，Ｐ２，Ｎ２)を全てオフにして、これらのトランジスタ(Ｐ１，Ｎ１，Ｐ２，Ｎ２)からなるプッシュプル回路をハイインピーダンスにする。

遅延時間が経過して区間Ａ３に入ると、差動入力信号Ａiと遅延信号Ａdがハイレベルで、差動入力信号Ｂiと遅延信号Ｂdがローレベルとなるので、条件判定回路１０は、図２に示す真理値表の「Ｎｏ．３」の条件に基づき、出力「Ｄo１＝１」、出力「Ｄo２＝０」、出力「Ｄo３＝０」、出力「Ｄo４＝１」を出力する。その結果、ＰＭＯＳトランジスタＰ１はオン、ＮＭＯＳトランジスタＮ１はオフ、ＰＭＯＳトランジスタＰ２はオフ、ＮＭＯＳトランジスタＮ２はオンになる。

さらに、区間Ａ４になると、差動入力信号Ａiがローレベルに、差動入力信号Ｂiがハイレベルに変化するが、遅延信号Ａd，Ｂdはまだ変化していない（遅延信号Ａdがハイレベル、遅延信号Ｂdがローレベル）ので、条件判定回路１０は、図２に示す真理値表の「Ｎｏ．６」の条件に基づき、出力「Ｄo１＝０」、出力「Ｄo２＝０」、出力「Ｄo３＝０」、出力「Ｄo４＝０」を出力し、区間Ａ２と同様、トランジスタ(Ｐ１，Ｎ１，Ｐ２，Ｎ２)を全てオフにして、これらのトランジスタ(Ｐ１，Ｎ１，Ｐ２，Ｎ２)からなるプッシュプル回路をハイインピーダンスにする。

そして、区間Ａ５は区間Ａ１と同じであり、以下同様の動作を繰り返す。

図３(ｂ)は、差動入力信号Ａiの位相が差動入力信号Ｂiより進んでいる場合の例を示している。区間Ｂ１では、差動入力信号Ａiと遅延信号Ａdがローレベル（「０」）で、差動入力信号Ｂiと遅延信号Ｂdがハイレベル（「１」）なので、図３（ａ）における区間Ａ１と同様、条件判定回路１０は、図２に示す真理値表の「Ｎｏ．１２」の条件に基づき、出力「Ｄo１＝０」、出力「Ｄo２＝１」、出力「Ｄo３＝１」、出力「Ｄo４＝０」を出力し、その結果、ＰＭＯＳトランジスタＰ１はオフ、ＮＭＯＳトランジスタＮ１はオン、ＰＭＯＳトランジスタＰ２はオン、ＮＭＯＳトランジスタＮ２はオフになっている。

区間Ｂ２になると、差動入力信号Ａiのみがローレベルからハイレベルになるが、遅延信号Ａdおよび差動入力信号Ｂiと遅延信号Ｂdは区間Ｂ１と同じであり（遅延信号Ａdがローレベル、差動入力信号Ｂiと遅延信号Ｂdがハイレベル）、条件判定回路１０は、図２に示す真理値表の「Ｎｏ．１３」の条件に基づき、出力「Ｄo１＝０」、出力「Ｄo２＝０」、出力「Ｄo３＝０」、出力「Ｄo４＝０」を出力し、トランジスタ(Ｐ１，Ｎ１，Ｐ２，Ｎ２)を全てオフにして、これらのトランジスタ(Ｐ１，Ｎ１，Ｐ２，Ｎ２)からなるプッシュプル回路をハイインピーダンスにする。

区間Ｂ３では、差動入力信号Ｂiがローレベルになるが、まだ、遅延回路１１，１２の遅延時間が経過していないので、差動入力信号Ａiがハイレベル、遅延信号Ａdがローレベル、遅延信号Ｂdがハイレベルのままであり、条件判定回路１０は、図２に示す真理値表の「Ｎｏ．９」の条件に基づき、出力「Ｄo１＝０」、出力「Ｄo２＝０」、出力「Ｄo３＝０」、出力「Ｄo４＝０」を出力する。その結果、トランジスタ(Ｐ１，Ｎ１，Ｐ２，Ｎ２)は全てオフのままであり、これらのトランジスタ(Ｐ１，Ｎ１，Ｐ２，Ｎ２)からなるプッシュプル回路はハイインピーダンスのままである。

区間Ｂ４では、遅延回路１１の遅延時間が経過し、遅延信号Ａdがローレベルからハイレベルになり、差動入力信号Ａiがハイレベル、差動入力信号Ｂiがローレベル、遅延信号Ｂdがハイレベルとなり、条件判定回路１０は、図２に示す真理値表の「Ｎｏ．１１」の条件に基づき、出力「Ｄo１＝１」、出力「Ｄo２＝０」、出力「Ｄo３＝０」、出力「Ｄo４＝１」を出力する。その結果、ＰＭＯＳトランジスタＰ１はオン、ＮＭＯＳトランジスタＮ１はオフ、ＰＭＯＳトランジスタＰ２はオフ、ＮＭＯＳトランジスタＮ２はオンとなる。

区間Ｂ５では、遅延回路１２の遅延時間が経過し、遅延信号Ｂdがハイレベルからローレベルになり、差動入力信号Ａiと遅延信号Ａdがハイレベル、差動入力信号Ｂiがローレベルであり、条件判定回路１０は、図２に示す真理値表の「Ｎｏ．３」の条件に基づき、区間Ｂ４と同様、出力「Ｄo１＝１」、出力「Ｄo２＝０」、出力「Ｄo３＝０」、出力「Ｄo４＝１」を出力し、その結果、ＰＭＯＳトランジスタＰ１はオン、ＮＭＯＳトランジスタＮ１はオフ、ＰＭＯＳトランジスタＰ２はオフ、ＮＭＯＳトランジスタＮ２はオンのままとなる。

区間Ｂ６では、差動入力信号Ａiがハイレベルからローレベルに変化し、遅延信号Ａdがハイレベル、差動入力信号Ｂiと遅延信号Ｂdがローレベルであり、条件判定回路１０は、図２に示す真理値表の「Ｎｏ．２」の条件に基づき、出力「Ｄo１＝０」、出力「Ｄo２＝０」、出力「Ｄo３＝０」、出力「Ｄo４＝０」を出力し、トランジスタ(Ｐ１，Ｎ１，Ｐ２，Ｎ２)を全てオフにして、これらのトランジスタ(Ｐ１，Ｎ１，Ｐ２，Ｎ２)からなるプッシュプル回路をハイインピーダンスにする。

区間Ｂ７では、差動入力信号Ｂiがローレベルからハイレベルになるが、まだ遅延回路１１，１２の遅延時間が経過していないので、差動入力信号Ａiがローレベル、遅延信号Ａdがハイレベル、遅延信号Ｂdがローレベルのままであり、条件判定回路１０は、図２に示す真理値表の「Ｎｏ．６」の条件に基づき、区間Ｂ６と同様、出力「Ｄo１＝０」、出力「Ｄo２＝０」、出力「Ｄo３＝０」、出力「Ｄo４＝０」を出力し、トランジスタ(Ｐ１，Ｎ１，Ｐ２，Ｎ２)を全てオフのままであり、これらのトランジスタ(Ｐ１，Ｎ１，Ｐ２，Ｎ２)からなるプッシュプル回路はハイインピーダンスのままである。

そして、区間Ｂ８では、遅延回路１１の遅延時間が経過し、遅延信号Ａdがハイレベルからローレベルになり、差動入力信号Ａiがローレベル、差動入力信号Ｂiがハイレベル、遅延信号Ｂdがローレベルであり、条件判定回路１０は、図２に示す真理値表の「Ｎｏ．４」の条件に基づき、出力「Ｄo１＝０」、出力「Ｄo２＝１」、出力「Ｄo３＝１」、出力「Ｄo４＝０」を出力し、ＰＭＯＳトランジスタＰ１はオフ、ＮＭＯＳトランジスタＮ１はオン、ＰＭＯＳトランジスタＰ２はオン、ＮＭＯＳトランジスタＮ２はオフとなる。

区間Ｂ９では、遅延回路１２の遅延時間が経過し、遅延信号Ｂdがローレベルからハイレベルになり、差動入力信号Ａiがローレベル、遅延信号Ａdがローレベル、差動入力信号Ｂiがハイレベルであり、条件判定回路１０は、図２に示す真理値表の「Ｎｏ．１２」の条件に基づき、区間８と同様、出力「Ｄo１＝０」、出力「Ｄo２＝１」、出力「Ｄo３＝１」、出力「Ｄo４＝０」を出力し、ＰＭＯＳトランジスタＰ１はオフ、ＮＭＯＳトランジスタＮ１はオン、ＰＭＯＳトランジスタＰ２はオン、ＮＭＯＳトランジスタＮ２はオフとなる。この区間Ｂ９の動作は区間Ｂ１と同じであり、以下同様の動作を繰り返す。

図３(ｃ)は、差動入力信号Ａiの位相が差動入力信号Ｂiより遅れている場合の例を示している。区間Ｃ１では、差動入力信号Ａiと遅延信号Ａdがローレベルで、差動入力信号Ｂiと遅延信号Ｂdがハイレベルであり、図３（ａ），（ｂ）における区間Ａ１、Ｂ１と同様、条件判定回路１０は、図２に示す真理値表の「Ｎｏ．１２」の条件に基づき、出力「Ｄo１＝０」、出力「Ｄo２＝１」、出力「Ｄo３＝１」、出力「Ｄo４＝０」を出力し、その結果、ＰＭＯＳトランジスタＰ１はオフ、ＮＭＯＳトランジスタＮ１はオン、ＰＭＯＳトランジスタＰ２はオン、ＮＭＯＳトランジスタＮ２はオフとなる。

区間Ｃ２になると、差動入力信号Ｂiがハイレベルからローレベルになるが、差動入力信号Ａiはまだローレベルで、遅延信号Ａdがローレベル、遅延信号Ｂdがハイレベルであり、条件判定回路１０は、図２に示す真理値表の「Ｎｏ．８」の条件に基づき、出力「Ｄo１＝０」、出力「Ｄo２＝０」、出力「Ｄo３＝０」、出力「Ｄo４＝０」を出力し、トランジスタ(Ｐ１，Ｎ１，Ｐ２，Ｎ２)を全てオフにして、これらのトランジスタ(Ｐ１，Ｎ１，Ｐ２，Ｎ２)からなるプッシュプル回路をハイインピーダンスにする。

区間Ｃ３では、差動入力信号Ａiがローレベルからハイレベルになるが、まだ遅延回路１１，１２の遅延時間が経過していないので、遅延信号Ａdがローレベル、差動入力信号Ｂiがローレベル、遅延信号Ｂdがハイレベルであり、条件判定回路１０は、図２に示す真理値表の「Ｎｏ．９」の条件に基づき、出力「Ｄo１＝０」、出力「Ｄo２＝０」、出力「Ｄo３＝０」、出力「Ｄo４＝０」を出力し、その結果、各トランジスタ(Ｐ１，Ｎ１，Ｐ２，Ｎ２)は全てオフのままであり、これらのトランジスタ(Ｐ１，Ｎ１，Ｐ２，Ｎ２)からなるプッシュプル回路はハイインピーダンスのままである。

区間Ｃ４では、遅延回路１２の遅延時間が経過し、遅延信号Ｂdがハイレベルからローレベルになり、差動入力信号Ａiがハイレベル、遅延信号Ａdがローレベル、差動入力信号Ｂiがローレベルであり、条件判定回路１０は、図２に示す真理値表の「Ｎｏ．１」の条件に基づき、出力「Ｄo１＝１」、出力「Ｄo２＝０」、出力「Ｄo３＝０」、出力「Ｄo４＝１」を出力し、その結果、ＰＭＯＳトランジスタＰ１はオン、ＮＭＯＳトランジスタＮ１はオフ、ＰＭＯＳトランジスタＰ２はオフ、ＮＭＯＳトランジスタＮ２はオンとなる。この状態は、区間Ｃ５まで続く。

すなわち、区間Ｃ５では、遅延時間１１の遅延時間が経過し、遅延信号Ａdがローレベルからハイレベルになり、差動入力信号Ａiがハイレベル、差動入力信号Ｂiと遅延信号Ｂdがローレベルであり、条件判定回路１０は、図２に示す真理値表の「Ｎｏ．３」の条件に基づき、出力「Ｄo１＝１」、出力「Ｄo２＝０」、出力「Ｄo３＝０」、出力「Ｄo４＝１」を出力し、その結果、ＰＭＯＳトランジスタＰ１はオン、ＮＭＯＳトランジスタＮ１はオフ、ＰＭＯＳトランジスタＰ２はオフ、ＮＭＯＳトランジスタＮ２はオンとなる。

区間Ｃ６では、差動入力信号Ｂiがハイレベルに変化するが、差動入力信号Ａiはまだハイレベルであり、かつ、遅延信号Ａdがハイレベル、遅延信号Ｂdがローレベルであり、条件判定回路１０は、図２に示す真理値表の「Ｎｏ．７」の条件に基づき、出力「Ｄo１＝０」、出力「Ｄo２＝０」、出力「Ｄo３＝０」、出力「Ｄo４＝０」を出力し、トランジスタ(Ｐ１，Ｎ１，Ｐ２，Ｎ２)を全てオフにして、これらのトランジスタ(Ｐ１，Ｎ１，Ｐ２，Ｎ２)からなるプッシュプル回路をハイインピーダンスにする。

区間Ｃ７では、差動入力信号Ａiがローレベルになるが、まだ遅延回路１１，１２の遅延時間が経過していないので、遅延信号Ａdがハイレベル、差動入力信号Ｂiがハイレベル、遅延信号Ｂdがローレベルであり、条件判定回路１０は、図２に示す真理値表の「Ｎｏ．６」の条件に基づき、出力「Ｄo１＝０」、出力「Ｄo２＝０」、出力「Ｄo３＝０」、出力「Ｄo４＝０」を出力し、その結果、トランジスタ(Ｐ１，Ｎ１，Ｐ２，Ｎ２)を全てオフのままであり、これらのトランジスタ(Ｐ１，Ｎ１，Ｐ２，Ｎ２)からなるプッシュプル回路はハイインピーダンスのままである。

そして、区間Ｃ８では、遅延回路１２の遅延時間が経過し、遅延信号Ｂdがローレベルからハイレベルになると、差動入力信号Ａiがローレベル、遅延信号Ａdがハイレベル、差動入力信号Ｂiがハイレベルであり、条件判定回路１０は、図２に示す真理値表の「Ｎｏ．１４」の条件に基づき、出力「Ｄo１＝０」、出力「Ｄo２＝１」、出力「Ｄo３＝１」、出力「Ｄo４＝０」を出力し、その結果、ＰＭＯＳトランジスタＰ１はオフ、ＮＭＯＳトランジスタＮ１はオン、ＰＭＯＳトランジスタＰ２はオン、ＮＭＯＳトランジスタＮ２はオフとなる。この状態は、区間Ｃ９まで続く。

すなわち、区間Ｃ９では、遅延時間１２の遅延時間が経過し、遅延信号Ａdがハイレベルからローレベルになり、差動入力信号Ａiがローレベル、差動入力信号Ｂiと遅延信号Ｂdがハイレベルであり、条件判定回路１０は、図２に示す真理値表の「Ｎｏ．１２」の条件に基づき、出力「Ｄo１＝０」、出力「Ｄo２＝１」、出力「Ｄo３＝１」、出力「Ｄo４＝０」を出力し、その結果、ＰＭＯＳトランジスタＰ１はオフ、ＮＭＯＳトランジスタＮ１はオン、ＰＭＯＳトランジスタＰ２はオン、ＮＭＯＳトランジスタＮ２はオフとなる。尚、この区間Ｃ９の動作は区間Ｃ１と同じなので、以下同様の動作を繰り返す。

以上、図１〜図３を用いて説明したように、本例では、差動出力信号Ａo，Ｂoが反転する際に、出力のプッシュプル回路を構成している全てのトランジスタＰ１，Ｎ１，Ｐ２，Ｎ２を、遅延回路１１，１２で設定された所定の時間だけオフするようにした。これにより、極短時間の貫通電流も完全に排除でき、しかも差動入力信号Ａiと差動入力信号Ｂiに位相ズレがあっても、位相の揃った差動出力信号Ａoと差動出力信号Ｂoを出力することができる。

尚、本発明は、図１〜図３を用いて説明した例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。

本発明に係る差動信号制御回路（差動信号ドライブ回路）の構成例を示すブロック図である。図１における差動信号制御回路（差動信号ドライブ回路）の動作例を示す説明図である。図１における差動信号制御回路（差動信号ドライブ回路）の動作例を説明するタイミングチャートである。従来の差動信号制御回路（差動信号ドライブ回路）の構成例を示す回路図である。図４における差動信号制御回路の動作例を示す説明図である。従来の差動信号制御回路（相補型バッファ回路）の他の構成例を示す回路図である。

符号の説明

１０：条件判定回路、１１，１２：遅延回路（「Ｄｅｌａｙ」）、１３，１５：インバータ、１４，１６：バッファ回路、Ｐ１，Ｐ２：ＰＭＯＳトランジスタ、Ｎ１，Ｎ２：ＮＭＯＳトランジスタ、Ａi，Ｂi：差動入力信号、Ａo，Ｂo：差動出力信号、Ａd，Ｂd：遅延信号、Ｄo１〜Ｄｏ４：制御信号、Ｎ１Ｇ，Ｎ２Ｇ，Ｐ１Ｇ，Ｐ２Ｇ：ゲート信号、Ｖdd：電源、Ｖss：接地、６１，６３：インバータ、６２，６４：遅延回路（「Ｄｅｌａｙ」）、Ｑ１〜Ｑ８，Ｑ１１，Ｑ１２：ＮＭＯＳトランジスタ、Ｑ９，Ｑ１０：ＰＭＯＳトランジスタ。

Claims

各々差動入力信号を入力して差動出力信号を出力する２つのプッシュプル回路を具備した差動信号制御回路であって、
前記差動出力信号の出力レベルが反転する際に、前記プッシュプル回路のそれぞれをハイインピーダンス状態に一時保持する保持手段を有し、
前記保持手段は、
一方の差動入力信号を遅延する第１の遅延回路と、
他方の差動入力信号を遅延する第２の遅延回路と、
前記差動入力信号と前記第１，第２の遅延回路の出力を入力して前記プッシュプル回路のそれぞれを制御するための制御信号を生成する条件判定回路とを備えており、
前記条件判定回路は、
前記差動入力信号が同時に変化した場合と、
前記差動入力信号の一方の信号がローレベルからハイレベルに変化したときに他方の信号がハイレベルの場合、および、
前記差動入力信号の一方の信号がハイレベルからローレベルに変化したときに他方の信号がローレベルの場合に、
前記一方の信号のレベルが変化した時点から前記遅延時間の間だけ前記プッシュプル回路のそれぞれをハイインピーダンスにするための前記制御信号を生成して、該制御信号を前記プッシュプル回路へ出力することを特徴とする差動信号制御回路。
請求項１に記載の差動信号制御回路であって、
前記第１，第２の遅延回路の遅延時間は、前記差動入力信号の最大位相ズレ時間より長くしたことを特徴とする差動信号制御回路。