KR100650775B1 - 출력신호를 스위칭할 수 있는 차동 증폭기 - Google Patents

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Abstract

본 발명은 차동 증폭기에 관한 것으로, 보다 상세하게는 SDR 방식이나 DDR 방식으로 선택적으로 동작하는 콤보 메모리에 사용할 수 있는 차동 증폭기에 관한 것이다.
본 발명의 차동 증폭기는 디디알(DDR) 기능 구동회로와 에스디알(SDR) 기능 구동회로를 포함하는 콤보 메모리에 사용되는 차동 증폭기로서, 클록에 의해 인에이블되며, 데이터 신호와 데이터바 신호의 전압차를 증폭하는 하나의 차동 증폭기의 출력신호를 출력선택신호에 따라 DDR 출력부 또는 SDR 출력부로 입력하여 소정 레벨의 신호로 변환하여 DDR 기능 구동회로나 SDR 기능 구동회로로 선택적으로 출력한다.
SDR(Single Data Rate), DDR(Souble Data Rate), 콤보 DRAM, 차동 증폭기

Description

출력신호를 스위칭할 수 있는 차동 증폭기{differential amplifier for switching output signal}
도1은 종래 콤보 DRAM에 사용되는 차동 증폭기를 도시한 도면,
도2는 종래 다른 콤보 DRAM에 사용되는 차동 증폭기를 도시한 도면,
도 3은 본 발명의 일실시예에 따라 출력신호를 스위칭할 수 있는 차동 증폭기의 블록 구성도,
도 4는 도 3의 차동 증폭기의 상세 회로도이다.
본 발명은 차동 증폭기에 관한 것으로, 보다 상세하게는 SDR 방식이나 DDR 방식으로 선택적으로 동작하는 콤보 메모리에 사용할 수 있는 차동 증폭기에 관한 것이다.
일반적으로 차동 증폭기(Differential Amplifier)란 두개의 입력단 전압의 차만을 증폭하며, 두개의 입력단에 공통으로 입력되는 전압은 출력에 영향을 주지 않는 증폭기를 말한다. 전기적 환경이 동일한 1쌍의 신호선을 차동 증폭기의 입력 으로 사용하면 신호선에 공통으로 유기되는 전기적 잡음은 출력에 아무런 영향을 미치지 못하고 차동 신호만을 증폭할 수 있어 DRAM(Dynamic Random Acess Momory) 등의 회로에 널리 이용된다.
한편 SDR SDRAM(Single Data Rate Synchronous DRAM)은 시스템 클록(CLK)이 메모리를 운용할 수 있게 메모리에 클록을 입력하고 모든 입출력 신호를 클록의 라이징 에지(Rising Edge)에 동기되게 제어(한 클록당 하나의 데이터를 전송함)하여 종래 ADRAM(Asynchronous DRAM)에서 데이터의 입출력을 시스템 클록에 동기시키기 위해 필요한 지연을 제거한 메모리이다.
또한 DDR SDRAM(Double Data Rate Synchronous DRAM)은 시스템 전반에 걸쳐 큰 변화가 요구되는 Direct Rambus DRAM, Sync Link DRAM 등의 고속 DRAM에 대항하여 점진적인 개선을 통해 고속 DRAM을 개발하고자한 노력의 결실로 JEDEC 등을 통해 표준화된 메모리이다. DDR SDRAM은 모든 입출력 신호를 클록의 라이징 에지(Rising Edge)와 폴링 에지(Falling Edge)에 동기되게 제어하여 한 클록당 두개의 데이터를 전송할 수 있다.
SDR SDRAM에서 DDR SDRAM으로 메모리가 진화하는 과정에서 SDR SDRAM과 DDR SDRAM 기능으로 혼용하여 동작할 수 있는 메모리인 콤보 DRAM(Combo DRAM)이 생산되고 있다. 콤보 DRAM에서 DRAM을 SDR 기능으로 구동하는 회로와 DDR 기능으로 구동하는 회로가 별도로 설치되어 있기 때문에, DRAM 회로에 널리 사용되는 차동 증폭기를 효율적을 활용하는 방안이 다양하게 모색되고 있다.
도1은 종래 콤보 DRAM에 사용되는 차동 증폭기를 도시한다. 도1에 도시된 바 를 참조하면, 종래 콤보 DRAM은 DDR 기능 구동회로에 사용되는 제1 차동 증폭기(10)와 SDR 기능 구동회로에 사용되는 제2 차동 증폭기(20), 즉 2개의 차동 증폭기(10,20)를 구비한다.
종래 콤보 DRAM의 제1 차동 증폭기(10)와 제2 차동 증폭기(20)는 DDR로 동작하는 경우와 SDR로 동작하는 경우를 구분하는 동작선택신호(DDR)에 의해 선택적으로 구동된다.
즉, 동작선택신호(DDR)가 '하이(HIGH)'로 입력되면 제1 차동 증폭기(10)의 nMOS 트랜지스터(N1)가 턴온되며, 입력되는 클록(CLK)과 데이터(DATA)의 상태에 따라 정상적으로 구동되는 반면, 제2 차동 증폭기의 nMOS 트랜지스터(N1')는 턴오프되어 제2 차동 증폭기(20)는 동작되지 않는다.
또한 동작선택신호(DDR)가 '로우(LOW)'로 입력되면 제2 차동 증폭기(20)의 nMOS 트랜지스터(N1')가 턴온되며, 클록(CLK)과 데이터(DATA)의 상태에 따라 정상적으로 구동되는 반면, 제1 차동 증폭기(10)의 nMOS 트랜지스터(N1)는 턴오프되어 제1 차동 증폭기(10)는 동작되지 않는다.
그러나 종래 콤보 DRAM은 SDR 및 DDR 동작 각각에 사용되는 2개의 차동 증폭기를 구비하고 있어 추가적으로 면적이 많이 필요하며 클록, 데이터 등의 입력 신호의 부하가 두배가 되어 전류 소모량이 많아지게 되는 문제점이 있다.
도2는 종래 다른 콤보 DRAM에 사용되는 차동 증폭기를 도시한다. 도2에 도시된 바를 참조하면, 종래 다른 콤보 DRAM은 하나의 차동 증폭기(30), DDR 기능 구동 회로로 차동 증폭기(30)의 출력신호를 연결하는 제1 메탈부(32) 및 SDR 기능 구동 회로로 차동 증폭기(30)의 출력신호를 연결하는 제2 메탈부(34)를 구비한다.
종래 다른 콤보 DRAM에서 차동 증폭기(30)는 제1 메탈부(32)와 제2 메탈부(34)에 의해 SDR 기능 구동회로 또는 DDR 기능 구동회로에 연결된다. 즉, 제1 메탈부(32)가 닫히고(close) 제2 메탈부(32)가 열린(open) 상태로 마스킹되면 차동 증폭기(30)는 DDR 기능 구동회로로 출력신호를 출력한다. 또한 도시되지는 않았지만, 제1 메탈부(32)가 열리고(open) 제2 메탈부 닫힌(close) 상태로 마스킹되면 차동 증폭기(30)는 SDR 기능 구동회로로 출력신호를 출력한다.
그러나 종래 다른 콤보 DRAM은 하나의 차동 증폭기를 SDR 및 DDR 동작에 공통적으로 사용하지만 2개의 메탈 레이어(metal layer)를 사용함에 따른 비용 상승 문제와 회로의 플렉서빌러티(flexibility)가 떨어지는 문제점이 있다.
본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 콤보 DRAM에서 CMOS 레벨의 로직을 이용하여 하나의 차동 증폭기의 출력이 SDR 기능 구동회로와 DDR 기능 구동회로에 선택적으로 출력되도록 하는 기술을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명은 디디알(DDR) 기능 구동회로와 에스디알(SDR) 기능 구동회로를 포함하는 콤보 메모리에 사용되는 차동 증폭기로서, 클 록에 의해 인에이블되며, 데이터 신호와 데이터바 신호의 전압차를 증폭하여 증폭신호를 출력하는 차동 증폭부, 출력선택신호에 의해 상기 증폭신호를 소정 레벨의 상기 데이터 신호로 변환하여 상기 DDR 기능 구동회로로 출력하는 DDR 출력부 및 상기 출력선택신호에 의해 상기 증폭신호를 소정 레벨의 상기 데이터 신호로 변환하여 상기 SRD 기능 구동회로로 출력하는 SDR 출력부를 포함한다.
여기서, 상기 출력선택신호가 인에이블 되면 상기 DDR 출력부가 구동되고, 상기 출력선택신호가 디제이블 되면 상기 SDR 출력부가 구동된다.
또한, 상기 소정의 레벨은 상기 데이터 신호가 '하이(HIGH)' 레벨일 때, 전원전압 레벨이고, 상기 데이터 신호가 '로우(LOW)' 레벨일 때, 접지전압 레벨인 것이 바람직하다.
또한, 상기 증폭신호는 제1 증폭신호와 제2 증폭신호를 포함하고, 상기 차동 증폭부는 상기 데이터 신호가 '하이(HIGH)' 레벨로 입력되면, '로우(LOW)' 레벨의 상기 제1 증폭신호와 '하이(HIGH)' 레벨의 상기 제2 증폭신호를 출력하고, 상기 데이터 신호가 '로우(LOW)' 레벨로 입력되면, '하이(HIGH)' 레벨의 상기 제1 증폭신호와 '로우(LOW)' 레벨의 상기 제2 증폭신호를 출력하는 것이 바람직하다.
또한, 상기 DDR 출력부는 전원전압(VCC)이 인가되는 소스를 구비하는 제1 풀업 트랜지스터, 접지전압(VSS)이 인가되는 소스를 구비하는 제1 풀다운 트랜지스터, 상기 출력신택신호와 상기 제1 증폭신호를 입력받아 상기 제1 풀업 트랜지스터를 구동하는 DDR 풀업 구동회로 및 상기 출력신택신호와 상기 제2 증폭신호를 입력받아 상기 제1 풀다운 트랜지스터를 구동하는 DDR 풀다운 구동회로를 포함한다.
또한, 상기 DDR 풀업 구동회로는 상기 출력신택신호를 반전하는 제1 인버터, 상기 제1 인버터의 출력신호와 상기 제1 증폭신호를 입력받아 노아 연산하는 제1 노아 게이트 및 상기 제1 노아 게이트의 출력신호를 반전하여 상기 제1 풀업 트랜지스터를 구동하는 제2 인버터를 포함한다.
또한 상기 DDR 풀다운 구동회로는 상기 출력신택신호를 반전하는 제3 인버터와 상기 제3 인버터의 출력신호와 상기 제2 증폭신호를 입력받아 노아 연산하는 제2 노아 게이트를 포함한다.
또한, 상기 SDR 출력부는 전원전압이 인가되는 소스를 구비하는 제2 풀업 트랜지스터, 접지전압이 인가되는 소스를 구비하는 제2 풀다운 트랜지스터, 상기 출력신택신호와 상기 제1 증폭신호를 입력받아 상기 제2 풀업 트랜지스터를 구동하는 SDR 풀업 구동회로 및 상기 출력신택신호와 상기 제2 증폭신호를 입력받아 상기 제2 풀다운 트랜지스터를 구동하는 SDR 풀다운 구동회로를 포함한다.
또한, 상기 SDR 풀업 구동회로는 상기 출력신택신호와 차동 증폭부의 상기 제1 증폭신호를 입력받아 노아 연산하는 제3 노아 게이트와 상기 제3 노아 게이트의 출력신호를 반전하여 상기 제2 풀업 트랜지스터를 구동하는 제4 인버터를 포함한다.
또한, 상기 SDR 풀다운 구동회로는 상기 출력신택신호와 상기 제2 증폭신호를 입력받아 노아 연산하는 제4 노아 게이트를 포함한다.
이하 도면을 참조하여 본 발명의 실시예에 대하여 보다 구체적으로 설명한 다.
도 3은 본 발명의 일실시예에 따라 출력신호를 스위칭할 수 있는 차동 증폭기의 블록 구성도이고, 도 4는 도 3의 차동 증폭기의 상세 회로도이다.
도 3 및 도 4에 도시된 바와 같이, 본 발명의 일실시예에 따라 출력신호를 스위칭할 수 있는 차동 증폭기(100)는 차동 증폭부(110), DDR 출력부(120) 및 SDR 출력부(130)를 포함하며, 클록(CLK), 데이터 신호(DATA) 및 출력선택신호(DDRsig)에 의해 구동된다.
여기서 출력선택신호(DDRsig)는 DDR 출력부를 구동할 것인지 SDR 출력부를 구동할 것인지를 결정하는 신호이다. 본 발명의 일실시예에 따라 출력신호를 스위칭할 수 있는 차동 증폭기는 SDR 및 DDR로 동작하는 콤보 DRAM에 사용될 수 있다.
상기 차동 증폭부(110)는 외부로부터 입력되는 클록(CLK)을 인에이블 신호로 하여 입력되는 데이터 신호(DATA)와 데이터바 신호(DATAB)의 전압차를 증폭하여 출력신호(out1, out2)로 출력한다.
차동 증폭부(110)는 게이트가 클록(CLK)을 인가받고, 소스가 접지전원(VSS)에 연결되는 NMOS 트랜지스터(N1), 게이트가 데이터 신호(DATA)를 입력받고 소스가 NMOS 트랜지스터(N1)의 드레인에 연결되는 NMOS 트랜지스터(N2), 소스가 NMOS 트랜지스터(N2)의 드레인에 연결되는 NMOS 트랜지스터(N4), 드레인이 NMOS 트랜지스터(N4)의 드레인에 연결되고, 소스가 전원전압(VCC)에 연결되는 PMOS 트랜지스터(P1), 게이트가 인버터(INV1)를 통해 반전된 데이터 신호인 데이터바 신호(DATAB)를 입력받고 소스가 NMOS 트랜지스터(N1)의 드레인에 공통 연결되는 NMOS 트랜지스 터(N3), 소스가 NMOS 트랜지스터(N3)의 드레인에 연결되는 NMOS 트랜지스터(N5) 및 드레인이 NMOS 트랜지스터(N5)의 드레인에 공통 연결되고, 소스가 전원전압(VCC)에 연결되는 PMOS 트랜지스터(P2)를 포함한다.
NMOS 트랜지스터(N4,N5)는 게이트와 드레인이 상호 크로스 연결되어 크로스 커플(Cross Couple)된다. PMOS 트랜지스터(P1,P2)는 게이트와 소스가 상호 크로스 연결되어 크로스 커플(Cross Couple)된다.
PMOS 트랜지스터(P1)의 드레인과 NMOS 트랜지스터(N2)의 드레인이 공통 연결되는 노드 A는 차동 증폭부의 출력신호(out1)를 출력하는 출력단으로 동작한다.또한 PMOS 트랜지스터(P2)의 드레인과 NMOS 트랜지스터(N5)의 드레인이 공통 연결되는 노드 B는 차동 증폭부의 출력신호(out2)를 출력하는 출력단으로 동작한다.
차동 증폭부(110)는 클록(CLK)에 의해 출력단인 노드 A와 노드 B를 전원전압(VCC) 레벨로 프리차지하는 프리차지 회로를 더 포함하는 것이 바람직하다. 프리 차지회로는 게이트가 클록(CLK)을 인가받고 소스가 전원전압(VCC)에 연결되며 드레인이 각각 노드 A와 노드 B에 연결되는 PMOS 트랜지스터(P3,P4)와 게이트가 클록(CLK)을 인가받아 노드 A와 노드 B의 전위차를 이퀄라이즈하는 PMOS 트랜지스터(P5)를 포함한다.
본 실시예에서 차동 증폭부는 크로스 커플 차동 증폭회로를 포함하는 경우를 예시하여 설명하였지만, 이에 한정되는 것이 아니며, 동일한 기능을 수행하는 다른 형태의 차동 증폭회로 예를 들면, 커런트 미러(current mirror) 차동 증폭회로 등을 포함할 수 있다.
상기 DDR 출력부(120)는 출력선택신호(DDRsig)가 인에이블(enable)되면, 차동 증폭부(110)의 출력단인 노드 A와 노드 B로부터 출력신호(out1,out2)를 입력받아 DDR 기능 구동회로로 출력신호(out2DDR)를 출력한다.
DDR 출력부(120)는 소스가 전원전압(VCC)을 인가받는 풀업 트랜지스터(P6), 소스가 접지전압(VSS)을 인가받는 풀다운 트랜지스터(N6), 출력신택신호(DDRsig)와 차동 증폭부(110)의 노드 A로부터 출력신호(out1)를 입력받아 풀업 트랜지스터(P6)를 구동하는 DDR 풀업 구동회로 및 출력신택신호(DDRsig)와 차동 증폭부(110)의 노드 B로 부터 출력신호(out2)를 입력받아 풀다운 트랜지스터(N6)를 구동하는 DDR 풀다운 구동회로를 포함한다.
DDR 풀업 구동회로는 출력신택신호(DDRsig)를 반전하는 인버터(INV2), 인버터(INV2)의 출력신호와 차동 증폭부의 출력신호(out1)을 입력받아 노아 연산하는 노아 게이트(NOR1) 및 노아 게이트(NOR1)의 출력신호를 반전하여 풀업 트랜지스터(P6)를 구동하는 인버터(INV3)를 포함한다. 여기서 노아 게이트(NOR1)와 풀업 트랜지스터(P6)의 게이트와 연결부분을 노드 C라 한다.
DDR 풀다운 구동회로는 출력신택신호(DDRsig)를 반전하는 인버터(INV4)와 인버터(INV4)의 출력신호와 차동 증폭부의 출력신호(out2)를 입력받아 노아 연산하는 노아 게이트(NOR2)를 포함한다. 여기서 노아 게이트(NOR2)와 풀다운 트랜지스터(N6)의 게이트의 연결부분을 노드 D라 한다.
DDR 출력부(120)는 출력신호(out2DDR)를 래치하여 DDR 기능 구동회로로 출력하는 래치(INV6,INV7)를 더 포함하는 것이 바람직하다.
상기 SDR 출력부(130)는 출력선택신호(DDRsig)가 디제이블(disable)되면, 차동 증폭부(110)의 출력단인 노드 A와 노드 B로부터 출력신호(out1,out2)를 입력받아 SDR 기능 구동회로로 출력신호(out2SDR)를 출력한다.
SDR 출력부(130)는 소스가 전원전압(VCC)을 인가받는 풀업 트랜지스터(P7), 소스가 접지전압(VSS)을 인가받는 풀다운 트랜지스터(N7), 출력신택신호(DDRsig)와 차동 증폭부의 노드 A로부터 출력신호(out1)를 입력받아 풀업 트랜지스터(P7)를 구동하는 SDR 풀업 구동회로 및 출력신택신호(DDRsig)와 차동 증폭부(110)의 노드 B로 부터 출력신호(out2)를 입력받아 풀다운 트랜지스터(N7)를 구동하는 SDR 풀다운 구동회로를 포함한다.
SDR 풀업 구동회로는 출력신택신호(DDRsig)와 차동 증폭부(110)의 출력신호(out1)을 입력받아 노아 연산하는 노아 게이트(NOR3) 및 노아 게이트(NOR3)의 출력신호를 반전하여 풀업 트랜지스터(P7)를 구동하는 인버터(INV5)를 포함한다. 여기서 노아 게이트(NOR3)와 풀업 트랜지스터(P7)의 게이트와 연결부분을 노드 C라 한다.
SDR 풀다운 구동회로는 출력신택신호(DDRsig)와 차동 증폭부(110)의 출력신호(out2)를 입력받아 노아 연산하는 노아 게이트(NOR4)를 포함한다. 여기서 노아 게이트(NOR4)와 풀다운 트랜지스터(N7)의 게이트와 연결부분을 노드 D라 한다.
SDR 출력부(130)는 출력신호(out2SDR)를 래치하여 SDR 기능 구동회로로 출력하는 래치(INV8,INV9)를 더 포함하는 것이 바람직하다.
이하 본 발명의 일실시예에 따라 출력신호를 스위칭할 수 있는 차동 증폭기의 동작을 설명한다. 본 발명의 일실시예에 따른 차동 증폭기는 출력선택신호(DDRsig)에 의해 DDR 기능 구동회로로 출력신호(out2DDR)를 출력하거나 SRD 기능 구동회로로 출력신호(outSDR)를 출력할 수 있다.
먼저 출력선택신호(DDRsig)가 '하이(HIGH)'로 인에이블되어, 본 실시예의 차동 증폭기가 DDR 기능 구동회로로 출력신호(out2DDR)를 출력하는 경우를 설명한다.
출력선택신호(DDRsig)가 '하이(HIGH)'로 인에이블되면, DDR 풀업 구동부와 DDR 풀다운 구동부의 노아 게이트(NOR1,NOR2)는 한쪽 입력단으로 인버터(INV2,INV4)에 의해 반전된 출력선택신호(DDRsig) 즉, '로우(LOW)'레벨의 전압이 인가된다. 따라서, DDR 풀업 구동부와 DDR 풀다운 구동부의 노아 게이트(NOR1,NOR2)는 다른 한쪽 입력단으로 인가되는 차동 증폭부의 출력신호(out1,out2)의 전압 레벨에 따라 풀업 트랜지스터(P6)와 풀다운 트랜지스터(N6)을 구동시킬 수 있다.
예를들면, 차동 증폭부의 출력신호(out1)가 '로우(LOW)' 레벨(노드 A의 상태)이고, 차동 증폭부의 출력신호(out2)가 '하이(HIGH)' 레벨(노드 B의 상태)이면, 노드 C 는 '로우(LOW)' 레벨이 되어 풀업 트랜지스터(P6)는 턴온되고, 노드 D는 '로우(LOW)' 레벨이 되어 풀다운 트랜지스터(N6)는 턴오프된다. 따라서 DDR 기능 구동회로로 '하이(HIGH)' 레벨의 출력신호(out2DDR)가 출력된다. 출력신호(out2DDR)는 래치(INV6,INV7)의 피드백 효과에 의해 전원전압(VCC) 레벨로 재생되어 DDR 기능 구동회로로 전송될 수 있다.
반면, 차동 증폭부의 출력신호(out1)가 '하이(HIGH)' 레벨(노드 A의 상태)이고, 차동증폭부의 출력신호(out2)가 '로우(LOW)' 레벨(노드 B의 상태)이면, 노드 C 는 '하이(HIGH)' 레벨이 되어 풀업 트랜지스터(P6)는 턴오프되고, 노드 D는 '하이(HIGH)' 레벨이 되어 풀다운 트랜지스터(N6)는 턴온된다. 따라서 DDR 기능 구동회로로 '로우(LOW)' 레벨의 출력신호(out2DDR)가 출력된다. 출력신호(out2DDR)는 래치(INV6,INV7)의 피드백 효과에 의해 접지전압(VSS) 레벨로 재생되어 DDR 기능 구동회로로 전송될 수 있다.
한편, 출력선택신호(DDRsig)가 '하이(HIGH)'로 인에이블되면, SDR 풀업 구동부와 SDR 풀다운 구동부의 노아 게이트(NOR3,NOR4)는 한쪽 입력단으로 출력선택신호(DDRsig) 즉, '하이(HIGH)' 레벨의 전압이 인가된다. 따라서, SDR 풀업 구동부와 SDR 풀다운 구동부의 노아 게이트(NOR3,NOR4)는 다른 한쪽 입력단으로 인가되는 입력전압의 레벨에 상관없이 풀업 트랜지스터(P7)와 풀다운 트랜지스터(N7)을 구동시킬 수 없게된다.
다음으로 출력선택신호(DDRsig)가 '로우(LOW)' 레벨로 디제이블되는 경우를 설명한다. 출력선택신호(DDRsig)가 '로우(LOW)' 레벨로 디제이블되는 경우는 출력선택신호(DDRsig)가 '하이(HIGH)' 레벨로 인에이블되는 경우와는 반대로 본 실시예의 차동 증폭기는 SDR 기능 구동회로로 출력신호(out2SDR)를 출력한다.
즉, 출력선택신호(DDRsig)가 '로우(LOW)' 레벨로 디제이블되면, DDR 풀업 구동부와 DDR 풀다운 구동부의 노아 게이트(NOR1,NOR2)는 한쪽 입력단으로 인버터(INV2,INV4)에 의해 반전된 출력선택신호(DDRsig) 즉, '하이(HIGH)' 레벨의 전압이 인가된다. 따라서, DDR 풀업 구동부와 DDR 풀다운 구동부의 노아 게이트(NOR1,NOR2)는 다른 한쪽 입력단으로 인가되는 입력전압의 레벨에 상관없이 풀업 트랜지스터(P6)와 풀다운 트랜지스터(N6)을 구동시킬 수 없게된다.
반면 출력선택신호(DDRsig)가 '로우(LOW)' 레벨로 디제이블되면, SDR 풀업 구동부와 SDR 풀다운 구동부의 노아 게이트(NOR3,NOR4)는 한쪽 입력단으로 출력선택신호(DDRsig) 즉, '로우(LOW)' 레벨의 전압이 인가된다. 따라서, SDR 풀업 구동부와 SDR 풀다운 구동부의 노아 게이트(NOR3,NOR4)는 다른 한쪽 입력단으로 인가되는 입력전압의 레벨에 따라 풀업 트랜지스터(P7)와 풀다운 트랜지스터(N7)을 구동시킬 수 있다.
SDR 풀업 구동부와 SDR 풀다운 구동부가 풀업 트랜지스터(P7)와 풀다운 트랜지스터(N7)를 구동시키는 동작은 DDR 풀업 구동부와 DDR 풀다운 구동부가 풀업 트랜지스터(P6)와 풀다운 트랜지스터(N6)를 구동시키는 원리와 동일하므로 상세한 설명은 생략한다.
다음으로 차동 증폭부의 동작과정을 설명한다.
클록(CLK)이 '로우(LOW)' 레벨로 입력되는 경우, 프리차지 회로의 PMOS 트랜지스터(P3,P4,P5)는 턴온되어 차동 증폭부의 출력단인 노드 A와 노드 B를 전원전압(VCC) 레벨 즉 '하이(HIGH)' 레벨로 프리차지한다. 또한 NMOS 트랜지스터(N1)는 턴오프되어 데이터(DATA) 레벨 상태에 관계없이 노드 A와 노드 B는 '하이(HIGH)' 레벨을 유지한다. 따라서 노드 A와 노드 B에 게이트가 연결된 NMOS 트랜지스터(N4,N5)는 턴온 상태에 있게 된다.
이때 차동 증폭부의 출력신호(out1,out2)는 모두 '하이(HIGH)' 레벨이 되며, DDR 출력부와 SDR 출력부의 풀업 트랜지스터(P6,P7)와 풀다운 트랜지스터(N6,N7)는 모두 턴오프되어 본 실시예의 차동 증폭기는 오프상태가 된다.
클록(CLK)이 '하이(HIGH)' 레벨로 입력되는 경우, 차동 증폭부는 입력되는 데이터 신호(DATA)의 레벨 상태에 따라 동작한다. 클록(CLK)이 '하이(HIGH)' 레벨이고 데이터 신호(DATA)가 '하이(HIGH)' 레벨이면, 게이트에 클록(CLK)이 입력되는 프리차지 회로의 PMOS 트랜지스터(P3,P4,P5)가 오프되고, NMOS 트랜지스터(N1)는 턴온된다. 또한 게이트에 데이터 신호(DATA)가 입력되는 NMOS 트랜지스터(N2)가 턴온되어 노드 A로부터 접지전원(VSS) 사이에 형성된 전류 패스를 통하여 전류가 흐르게 된다.
따라서 노드 A는 전위가 '로우(LOW)' 레벨로 떨어지고 노드 A에 게이트가 연결된 PMOS 트랜지스터(P2)는 턴온되어 노드 B는 '하이(HIGH)' 레벨이 된다. 이때 차동 증폭부의 노드 A의 출력단은 '로우(LOW)' 레벨의 출력신호(out1)를 출력하고, 노드 B의 출력단은 '하이(HIGH)' 레벨의 출력신호(out2)를 출력한다.
클록(CLK)이 '하이(HIGH)' 레벨이고 데이터 신호(DATA)가 '로우(LOW)' 레벨이면, 게이트에 클록(CLK)이 입력되는 NMOS 트랜지스터(N1)와 게이트에 데이터바 신호(DATAB)가 입력되는 NMOS 트랜지스터(N3)가 턴온되어 노드 B로부터 접지전원(VSS) 사이에 형성된 전류 패스를 통하여 전류가 흐르게 된다.
따라서 노드 B는 전위가 '로우(LOW)' 레벨로 떨어지고 노드 B에 게이트가 연결된 PMOS 트랜지스터(P1)는 턴온되어 노드 A는 '하이(HIGH)' 레벨이 된다. 이때 차동 증폭부의 노드 A의 출력단은 '하이(HIGH)' 레벨의 출력신호(out1)를 출력하고, 노드 B의 출력단은 '로우(LOW)' 레벨의 출력신호(out2)를 출력한다.
다시 설명하면, 차동 증폭부는 클록(CLK)이 '로우(LOW)' 레벨 상태인 경우 오프(off)되며, 클록(CLK)이 '하이(HIGH)' 레벨 상태인 경우 데이터 신호(DATA)의 레벨 상태에 따라 출력신호(out1, out2)를 생성하여, 생성된 출력신호(out1,out2)를 DDR 풀업 드라이버 구동부, DDR 풀다운 드라이버 구동부, SDR 풀업 드라이버 구동부 및 SDR 풀다운 드라이버 구동부로 입력한다.
이상에서 설명한 바와 같이, 본 발명의 출력신호를 스위칭할 수 있는 차동 증폭기는 콤보 DRAM에서 CMOS 레벨의 로직을 이용하여 하나의 차동 증폭기의 출력이 SDR 기능 구동회로와 DDR 기능 구동회로에 선택적으로 출력되도록 함으로써, 종래 콤보 DRAM에서 SDR 및 DDR 동작 각각에 사용되는 2개의 차동 증폭기를 구비하는 경우에 비해 면적이 줄어들고, 입력 신호의 부하가 따른 전류 소모가 줄어드는 효과가 있다. 또한 종래 콤보 DRAM에서 2개의 메탈 레이어를 사용하는 경우에 비해 제작 비용이 감소되고 회로의 플렉서빌러티(flexibility)가 향상되는 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (10)

  1. 디디알(DDR) 기능 구동회로와 에스디알(SDR) 기능 구동회로를 포함하는 콤보 메모리에 사용되는 차동 증폭기로서,
    클록에 의해 인에이블되며, 데이터 신호와 데이터바 신호의 전압차를 증폭하여 증폭신호를 출력하는 차동 증폭부;
    출력선택신호에 의해 상기 증폭신호를 소정 레벨의 상기 데이터 신호로 변환하여 상기 DDR 기능 구동회로로 출력하는 DDR 출력부;
    상기 출력선택신호에 의해 상기 증폭신호를 소정 레벨의 상기 데이터 신호로 변환하여 상기 SRD 기능 구동회로로 출력하는 SDR 출력부;
    를 포함하는 차동 증폭기.
  2. 제1항에 있어서,
    상기 출력선택신호가 인에이블 되면 상기 DDR 출력부가 구동되고,
    상기 출력선택신호가 디제이블 되면 상기 SDR 출력부가 구동되는
    차동 증폭기.
  3. 제1항에 있어서, 상기 소정의 레벨은
    상기 데이터 신호가 '하이(HIGH)' 레벨일 때, 전원전압 레벨이고,
    상기 데이터 신호가 '로우(LOW)' 레벨일 때, 접지전압 레벨인
    차동 증폭기.
  4. 제 1 항에 있어서,
    상기 증폭신호는 제1 증폭신호와 제2 증폭신호를 포함하고,
    상기 차동 증폭부는
    상기 데이터 신호가 '하이(HIGH)' 레벨로 입력되면, '로우(LOW)' 레벨의 상기 제1 증폭신호와 '하이(HIGH)' 레벨의 상기 제2 증폭신호를 출력하고,
    상기 데이터 신호가 '로우(LOW)' 레벨로 입력되면, '하이(HIGH)' 레벨의 상기 제1 증폭신호와 '로우(LOW)' 레벨의 상기 제2 증폭신호를 출력하는
    차동 증폭기.
  5. 제 4 항에 있어서, 상기 DDR 출력부는
    전원전압(VCC)이 인가되는 소스를 구비하는 제1 풀업 트랜지스터,
    접지전압(VSS)이 인가되는 소스를 구비하는 제1 풀다운 트랜지스터,
    상기 출력신택신호와 상기 제1 증폭신호를 입력받아 상기 제1 풀업 트랜지스터를 구동하는 DDR 풀업 구동회로 및
    상기 출력신택신호와 상기 제2 증폭신호를 입력받아 상기 제1 풀다운 트랜지스터를 구동하는 DDR 풀다운 구동회로를 포함하는
    차동 증폭기.
  6. 제 5 항에 있어서, 상기 DDR 풀업 구동회로는
    상기 출력신택신호를 반전하는 제1 인버터,
    상기 제1 인버터의 출력신호와 상기 제1 증폭신호를 입력받아 노아 연산하는 제1 노아 게이트 및
    상기 제1 노아 게이트의 출력신호를 반전하여 상기 제1 풀업 트랜지스터를 구동하는 제2 인버터를 포함하는
    차동 증폭기.
  7. 제 5 항에 있어서, 상기 DDR 풀다운 구동회로는
    상기 출력신택신호를 반전하는 제3 인버터와
    상기 제3 인버터의 출력신호와 상기 제2 증폭신호를 입력받아 노아 연산하는 제2 노아 게이트를 포함하는
    차동 증폭기.
  8. 제 4 항에 있어서, 상기 SDR 출력부는
    전원전압이 인가되는 소스를 구비하는 제2 풀업 트랜지스터,
    접지전압이 인가되는 소스를 구비하는 제2 풀다운 트랜지스터,
    상기 출력신택신호와 상기 제1 증폭신호를 입력받아 상기 제2 풀업 트랜지스터를 구동하는 SDR 풀업 구동회로 및
    상기 출력신택신호와 상기 제2 증폭신호를 입력받아 상기 제2 풀다운 트랜지스터를 구동하는 SDR 풀다운 구동회로를 포함하는
    차동 증폭기.
  9. 제 8 항에 있어서, 상기 SDR 풀업 구동회로는
    상기 출력신택신호와 차동 증폭부의 상기 제1 증폭신호를 입력받아 노아 연산하는 제3 노아 게이트와
    상기 제3 노아 게이트의 출력신호를 반전하여 상기 제2 풀업 트랜지스터를 구동하는 제4 인버터를 포함하는
    차동 증폭기.
  10. 제 8 항에 있어서,
    상기 SDR 풀다운 구동회로는 상기 출력신택신호와 상기 제2 증폭신호를 입력받아 노아 연산하는 제4 노아 게이트를 포함하는
    차동 증폭기.
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