KR20010047533A - 동기식 메모리장치 - Google Patents

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Abstract

본 발명은 동기식 메모리장치에 관한 것으로, 특히 뱅크 압축 테스트모드에서 리드동작시 사용되지 않는 글로벌 라이트 입·출력라인을 단일 글로벌 리드 입·출력라인과 같이 사용하여 이중 글로벌 리드 입·출력라인의 역할을 대신하도록 데이타 센스앰프의 드라이버부를 구성하므로써, 기존에 사용된 동기식 메모리장치에 비해 사용되는 입·출력라인의 수를 절반으로 줄여 설계면적 부담 및 테스트 비용을 대폭 감소시키도록 한 동기식 메모리장치에 관한 것이다.

Description

동기식 메모리장치{Synchronous memory device}
본 발명은 동기식 메모리장치에 관한 것으로, 보다 상세하게는 뱅크 압축 테스트모드에서 리드동작시 사용되어지지 않는 글로벌 라이트 입·출력라인을 단일 글로벌 리드 입·출력라인과 같이 사용하여 이중 글로벌 리드 입·출력라인의 역할을 수행하도록 데이타 버스 센스앰프를 구성하므로써, 요구되는 입·출력라인의 수를 절반으로 줄여 설계면적 부담 및 테스트 비용을 대폭 감소시킨 동기식 메모리장치에 관한 것이다.
도 1 은 종래의 단일 글로벌 리드 입·출력라인을 사용하는 동기식 메모리장치에서의 데이타 버스 센스앰프(DB S/A)를 도시한 회로 구성도로, 푸쉬-풀(push-pull)방식의 3-상태 버퍼링부(10)를 풀-업 및 풀-다운 드라이버(MP11과 MN11)로 사용하되, 상기 풀-업 및 풀-다운 드라이버(MP11, MN11)는 단일 글로벌 리드 입·출력라인(GR I/O)에 의해 접속되는 구성을 하고 있다.
동 도면에 도시된 구성을 갖는 데이타 버스 센스앰프(DB S/A)를 사용해 뱅크 압축 테스트(Bank Compress Test: 이하, 'BCT'라 칭함) 동작을 수행할 경우, 각 뱅크내 동일 어드레스에 라이트되어 있는 데이타가 같을 경우에는 '로직하이' 및 '로직로우'의 데이타를 상기 단일 글로벌 리드 입·출력라인(GR I/O)으로 출력하게 되지만, 각 뱅크내 라이트되어 있는 데이타가 각각 다른 값의 신호일 경우에는 상기 풀-업 및 풀-다운 드라이버(MP11, MN11)가 모두 턴-온되면서 불필요한 직류 경로(direct current path)가 형성되게 된다.
이에 따라, 페일(fail) 발생을 나타내는 하이-임피던스(Hi-Z)상태를 출력하는 것이 어려워지게 되면서 데이타를 제대로 리드할 수 없게 되어 오동작을 유발하는 문제점이 발생한다.
또한, 프리차지(precharge)를 이용한 오픈-드레인(open-drain)방식의 드라이버를 사용하는 경우에는 각 뱅크내 저장되어 있는 데이타가 서로 다를 경우 1가지의 데이타값만을 리드해 낼 수 있게 되어 정상적인 BCT 동작을 수행하는 데는 제한이 따르게 되는 문제점이 발생한다. 이 경우, 이중 글로벌 리드 입·출력라인(GR I/O, /GR I/O)을 사용하게 되면 아무런 문제없이 BCT를 수행할 수 있게 된다.
도 2 는 종래의 이중 글로벌 리드 입·출력라인을 사용하는 동기식 메모리장치에서의 뱅크 압축 테스트 구조를 도시한 블럭 구성도로, 각 글로벌 리드 입·출력라인(GR I/O, /GR I/O)마다 각 뱅크(Bank0내지 Bank3)에 연결된 데이타 버스 센스앰프(DB S/A0 내지 DB S/A3)의 드라이버단이 각각 연결되어 있는 구성을 나타낸다.
상기 구성에 의해, 일반 리드동작시에는 4개의 뱅크(Bank0 내지 Bank3) 중 하나의 데이타 버스 센스앰프만이 활성화되어 센싱동작하게 되지만, 뱅크 압축 테스트 제어부(BCT 제어부)에 의해 BCT모드로 진입하게 되는 경우에는 4개의 뱅크(Bank0내지 Bank3)에 연결된 4개의 데이타 버스 센스앰프(DB S/A0 내지 DB S/A3)가 모두 센싱동작하게 된다.
이때, 각 뱅크에 라이트되어 저장된 데이타가 모두 동일할 경우에는 상기 이중 글로벌 리드 입·출력라인(GR I/O, /GR I/O) 중 하나만 '로직로우'로 전이되어져 데이타 입·출력 핀(DQ pin)을 통해 '로직하이' 및 '로직로우'의 데이타를 출력하게 된다.
한편, 4개의 뱅크에 라이트된 데이타값이 서로 다를 경우에는 상기 이중 글로벌 리드 입·출력라인(GR I/O, /GR I/O)이 모두 '로직로우'로 전이되면서, 상기 데이타 입·출력 핀(DQ pin)을 하이-임피던스(Hi-Z)상태로 만들게 된다.
도 3 은 도 2 에 도시된 데이타 버스 센스앰프의 회로 구성도를 도시한 것으로, 전류-미러 구조의 차동 증폭기로 구성되며, 양측 출력단(N1, N2) 전위가 각각의 게이트단으로 인가되는 한편 오픈 드레인구조의 소오스단이 접지된 각각의 엔모스 트랜지스터(MN31, MN32)로 이루어진 드라이버(30)를 구비하여 구성된다.
또한, 상기 엔모스 트랜지스터(MN31, MN32)의 각 드레인단으로 상기 이중 글로벌 리드 입·출력라인(GR I/O, /GR I/O)에 각각 접속되어 구성된다.
동 도면을 통해 알 수 있듯이, 각 드라이버단이 오픈-드레인방식의 엔모스 트랜지스터(MN31, MN32)로 구성되어지기 때문에, 상기 이중 글로벌 리드 입·출력라인(GR I/O, /GR I/O)이 각각 '로직하이'로 프리차지되어 있는 상태에서 입력 데이타가 '로직하이'인 경우 진위 글로벌 리드 입·출력라인(GR I/O)이 '로직로우'로 전이되는 한편, 상기 입력 데이타가 '로직로우'로 전달되면 보수 글로벌 리드 입·출력라인(/GR I/O)이 '로직로우'로 전이되게 된다.
상기 동작에 의해, 이중 글로벌 리드 입·출력라인(GR I/O, /GR I/O)을 사용하게 될 경우, 뱅크 압축 테스트(BCT)동작을 수행하는데 있어 아무런 문제가 발생하지 않게 되지만, 단일 글로벌 리드 입·출력라인을 사용하는 경우에 비해 데이타 폭이 증가될수록 칩상에 깔리는 데이타 버스라인의 수가 급증하게 되면서 칩의 면적을 크게 증가시켜 설계면적 부담으로 작용하는 문제점이 있다.
이와 같은 현상은 결국 테스트 비용증가를 야기하게 된다.
본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 리드동작시 사용하지 않는 라이트용 글로벌 입·출력라인을 뱅크 압축 테스트 모드시 단일 글로벌 리드 입·출력라인과 같이 사용하여 이중 글로벌 리드 입·출력라인의 동작을 대체하도록 제어하므로써, 칩의 설계면적 부담 및 테스트 비용을 대폭 감소시킨 동기식 메모리장치를 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명은 다수의 뱅크와, 상기 다수의 뱅크마다 접속되어 각각 접속된 해당 뱅크에 저장되어 있는 데이타를 전달받아 센싱 증폭하는 다수의 데이타 버스 센스앰프를 구비하는 동기식 메모리장치에 있어서;
상기 데이타 버스 센스앰프는 해당 뱅크에 저장된 데이타를 전달받아 증폭하는 전류 미러형의 차동 증폭부와,
상기 차동 증폭부의 양측 출력단 전위를 전달받아 래치시키는 래치부와,
상기 래치부의 출력신호와 뱅크 압축 테스트 모드로의 진입여부를 나타내는 제어신호의 조합에 의해 구동제어되어 라이트용 입·출력라인에 데이타를 싣는 제1 드라이버부와,
상기 래치부의 출력신호 및 상기 뱅크 압축 테스트모드로의 진입여부를 제어하는 제어신호를 입력받아 풀-업 및 풀-다운동작하여 리드용 단일 입·출력라인으로 데이타를 싣는 제2 드라이버부를 구비하는 것을 특징으로 한다.
도 1 은 종래의 단일 글로벌 리드 입·출력라인을 사용하는 동기식 메모리장치에서의 데이타 버스 센스앰프를 도시한 회로 구성도
도 2 는 종래의 이중 글로벌 리드 입·출력라인을 사용하는 동기식 메모리장치에서의 뱅크 압축 테스트 구조를 도시한 블럭 구성도
도 3 은 도 2 에 도시된 데이타 버스 센스앰프의 회로 구성도
도 4 는 본 발명에 따른 단일 글로벌 리드 입·출력라인을 사용하는 동기식 메모리장치에서의 뱅크 압축 테스트 구조를 도시한 블럭 구성도
도 5 는 도 4 에 도시된 데이타 버스 센스앰프의 회로 구성도
< 도면의 주요부분에 대한 부호의 설명 >
10, 30, 54, 56: 드라이버 50: 차동 증폭부
52: 래치부
Bank0∼Bank3: 뱅크
DB S/A0∼DB S/A3: 데이타 버스 센스앰프
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 4 는 본 발명에 따른 단일 글로벌 리드 입·출력라인을 사용하는 동기식 메모리장치에서의 뱅크 압축 테스트 구조를 도시한 블럭 구성도로, 단일 글로벌 리드 입·출력라인(GR I/O)과 단일 글로벌 라이트 입·출력라인(GW I/O)마다 각 뱅크(Bank0 내지 Bank3)에 연결된 데이타 버스 센스앰프(DB S/A0 내지 DB S/A3)의 드라이버단이 각각 접속되어 있는 것을 나타낸다.
상기 구성에 의해, 일반 리드동작시에는 4개의 뱅크(Bank0내지 Bank3) 중 하나의 데이타 버스 센스앰프만이 활성화되어 센싱동작하게 되지만, 뱅크 압축 테스트 제어부(BCT 제어부)에 의해 BCT모드로 진입하게 되면 4개의 뱅크(Bank0내지 Bank3)에 연결된 4개의 데이타 버스 센스앰프(DB S/A0 내지 DB S/A3)가 모두 센싱동작하게 된다.
이때, 각 뱅크에 라이트되어 저장된 데이타가 모두 동일할 경우에는 단일 글로벌 리드 입·출력라인(GR I/O) 및 단일 라이트 입·출력라인(GW I/O) 중 하나만을 '로직로우'로 전이시켜 데이타 입·출력 핀(DQ pin)을 통해 '로직하이' 및 '로직로우'의 데이타를 출력하게 된다.
한편, 4개의 뱅크에 라이트된 데이타값이 서로 다를 경우에는 상기 단일 글로벌 리드 입·출력라인(GR I/O) 및 단일 글로벌 라이트 입·출력라인(GW I/O)이 모두 '로직로우'로 전이되면서, 상기 데이타 입·출력 핀(DQ pin)을 하이-임피던스(Hi-Z)상태로 만들게 된다.
도 5 는 도 4 에 도시된 데이타 버스 센스앰프의 회로 구성도를 도시한 것으로, 다수의 뱅크(Bank0 내지 Bank3) 각각에 저장된 데이타를 전달받아 증폭하는 전류 미러형의 차동 증폭부(50)와, 상기 차동 증폭부(50)의 양측 출력단(N1, N2) 전위를 전달받아 래치시키는 래치부(52)와, 상기 래치부(52)의 출력단(N3) 신호와 뱅크 압축 테스트 모드로의 진입여부를 나타내는 제어신호(bct)의 조합에 의해 구동제어되어 라이트용 입·출력라인(GW I/O)에 데이타를 싣는 제1 드라이버부(54)와, 상기 래치부(52)의 출력단(N3) 신호 및 상기 뱅크 압축 테스트모드로의 진입여부를 제어하는 제어신호(bct)를 입력받아 풀-업 및 풀-다운동작하여 리드용 단일 입·출력라인(GR I/O)으로 데이타를 싣는 제2 드라이버부(56)를 구비하여 구성된다.
상기 래치부(52)는 2개의 낸드 게이트(NAND51, NAND52)로 이루어진 RS 플립-플롭 구성을 하고 있다.
상기 제1 드라이버부(54)는 상기 뱅크 압축 테스트(Bank Compress Test) 모드로의 진입여부를 나타내는 제어신호(bct)와 상기 래치부(52)의 일측 출력단(N3) 신호를 노아조합하는 게이트소자(NOR51)와, 상기 게이트소자의 출력신호를 버퍼링하는 상호 직렬연결된 2개의 인버터(IV451, IV52)와, 상기 최종 인버터(IV52)의 출력단이 게이트단에 접속되며 상기 라이트용 입·출력라인(GW I/O)과 접지단 사이에 접속된 엔모스 트랜지스터(MN52)를 구비하여 구성된다.
한편, 상기 제2 드라이버부(56)는 상기 뱅크 압축 테스트 모드로의 진입여부를 나타내는 제어신호(bct)에 의해 턴-온되어 상기 리드용 입·출력라인(GR I/O)의 전위를 풀-업시키는 풀-업용 모스 트랜지스터(MP51)와, 상기 래치부(52)를 거쳐 전달된 데이타신호값에 의해 턴-온 제어되어 상기 리드용 입·출력라인(GR I/O)의 전위를 풀-다운시키는 풀-다운용 모스 트랜지스터(MN51)를 구비하여 구성된다.
또한, 상기 뱅크 압축 테스트 모드로의 진입여부를 나타내는 제어신호(bct)가 활성화상태로 인가시 상기 풀-업용 모스 트랜지스터(MN51)의 턴-온을 방지하기 위해 상기 제어신호(bct)의 반전신호 및 데이타 버스 센스앰프 인에이블 제어신호(dbenz)를 전달받아 낸드조합한 신호가 게이트단으로 인가되는 엔모스 트랜지스터(MN53)를 상기 풀-업용 모스 트랜지스터(MP51)의 게이트단 전단에 별도로 구비하여 구성된다.
이하, 동 도면을 참조하며 일반 리드동작 및 BCT모드시의 리드동작에 관해 자세히 살펴보기로 한다.
우선, 일반 리드동작시에는 상기 제어신호(bct)가 '로직로우'로 인가되어지기 때문에, 상기 제1 드라이버부(54)가 활성화되지 않게 되면서 도 1 에 도시된 센스앰프에서와 마찬가지로 일반적인 데이타 리드동작을 수행하게 된다.
그러나, 뱅크 압축 테스트(Bank Compress Test: 이하, 'BCT'라 칭함) 동작을 수행할 경우에는 상기 제어신호(bct)가 '로직하이'로 활성화되어 인가되어지기 때문에, 상기 제1 드라이버부(54)내 엔모스 트랜지스터(MN52)가 턴-온되면서 데이타 버스 센스앰프를 거쳐 센싱된 데이타를 라이트용 입·출력라인(GW I/O)으로 전달하게 된다.
한편, 상기 제어신호(bct)가 '로직하이'의 상태로 활성화되어 인가되어지는 관계로, 상기 제2 드라이버부(56)내 엔모스 트랜지스터(MN53)가 턴-온되면서 후단의 풀-업용 피모스 트랜지스터(MP51)를 턴-오프시키게 된다.
이와 같은 동작에 의해, 각 뱅크내 라이트되어 저장되있는 데이타가 각각 다른 값일 경우, 상기 제2 드라이버부(56)내 풀-업 및 풀-다운용 모스 트랜지스터(MP51, MN51)가 모두 턴-온되므로써 야기되었던 불필요한 직류경로의 형성을 막을 수 있게 되며, 이에 따라 단일의 리드용 입·출력라인(GR I/O)을 사용하는 경우에도 페일(fail)을 나타내는 하이-임피던스(Hi-Z)상태를 출력하는 것이 가능해지는 것이다.
이상에서 설명한 바와같이 본 발명에 따른 동기식 메모리장치에 의하면, 단일 글로벌 리드 입·출력라인을 사용해서도 뱅크 압축 테스트동작이 가능하여 기존에 사용된 동기식 메모리장치에 비해 사용되는 입·출력라인의 수를 절반을 줄일 수 있게 되므로써, 이에 따른 설계면적 부담 및 테스트 비용을 대폭 감소시킬 수 있는 매우 뛰어난 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (4)

  1. 다수의 뱅크와, 상기 다수의 뱅크마다 접속되어 각각 접속된 해당 뱅크에 저장되어 있는 데이타를 전달받아 센싱 증폭하는 다수의 데이타 버스 센스앰프를 구비하는 동기식 메모리장치에 있어서;
    상기 데이타 버스 센스앰프는 해당 뱅크에 저장된 데이타를 전달받아 증폭하는 전류 미러형의 차동 증폭부와,
    상기 차동 증폭부의 양측 출력단 전위를 전달받아 래치시키는 래치부와,
    상기 래치부의 출력신호와 뱅크 압축 테스트 모드로의 진입여부를 나타내는 제어신호의 조합에 의해 구동제어되어 라이트용 입·출력라인에 데이타를 싣는 제1 드라이버부와,
    상기 래치부의 출력신호 및 상기 뱅크 압축 테스트모드로의 진입여부를 제어하는 제어신호를 입력받아 풀-업 및 풀-다운동작하여 리드용 단일 입·출력라인으로 데이타를 싣는 제2 드라이버부를 구비하는 것을 특징으로 하는 동기식 메모리장치.
  2. 제 1 항에 있어서,
    상기 제1 드라이버부는 상기 뱅크 압축 테스트 모드로의 진입여부를 나타내는 제어신호와 상기 래치부 출력신호를 논리조합한 신호가 게이트단으로 인가되며, 상기 라이트용 입·출력라인과 접지단 사이에 접속된 모스 트랜지스터를 구비하는 것을 특징으로 하는 동기식 메모리장치.
  3. 제 1 항에 있어서,
    상기 제2 드라이버부는 상기 뱅크 압축 테스트 모드로의 진입여부를 나타내는 제어신호에 의해 턴-온되어 상기 리드용 입·출력라인의 전위를 풀-업시키는 풀-업용 모스 트랜지스터와,
    상기 래치부를 거쳐 전달된 데이타신호값에 의해 턴-온되어 상기 리드용 입·출력라인의 전위를 풀-다운시키는 풀-다운용 모스 트랜지스터를 구비하는 것을 특징으로 하는 동기식 메모리장치.
  4. 제 3 항에 있어서,
    상기 풀-업용 트랜지스터의 게이트단 접속노드와 접지단 사이에 접속되어 상기 뱅크 압축 테스트 모드로의 진입여부를 나타내는 제어신호가 활성화상태로 인가시 상기 풀-업용 트랜지스터를 턴-오프시키는 모스 트랜지스터를 추가로 구비하는 것을 특징으로 하는 동기식 메모리장치.
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