JPH0748306B2 - 集積回路素子の出力フィードバック制御回路 - Google Patents
集積回路素子の出力フィードバック制御回路Info
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- JPH0748306B2 JPH0748306B2 JP1227633A JP22763389A JPH0748306B2 JP H0748306 B2 JPH0748306 B2 JP H0748306B2 JP 1227633 A JP1227633 A JP 1227633A JP 22763389 A JP22763389 A JP 22763389A JP H0748306 B2 JPH0748306 B2 JP H0748306B2
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- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
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- Engineering & Computer Science (AREA)
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、集積回路素子の出力フィードバック制御回
路に関し、より詳しくは高密度集積回路素子（以下、IC
素子と称する）内の単位セルで生じる微弱な出力が、外
部雑音により状態遷移を誘起する場合、上記のIC素子の
外部に接続された他の素子に、より大きなエラー信号を
供給しないように、上記のIC素子の最終の出力状態によ
りICの出力段の動作をフィードバック制御する回路に関
する。
路に関し、より詳しくは高密度集積回路素子（以下、IC
素子と称する）内の単位セルで生じる微弱な出力が、外
部雑音により状態遷移を誘起する場合、上記のIC素子の
外部に接続された他の素子に、より大きなエラー信号を
供給しないように、上記のIC素子の最終の出力状態によ
りICの出力段の動作をフィードバック制御する回路に関
する。
半導体製造分野で、VLSI級以上の高密度ICを開発するよ
うになった動機は、チップに対する集積度を高めてIC素
子当たりの価格を下げるためであり、これを実現するた
めにトランジスタの構造やセルの設計を改良して基本セ
ルの占有面積をさせることになった。
うになった動機は、チップに対する集積度を高めてIC素
子当たりの価格を下げるためであり、これを実現するた
めにトランジスタの構造やセルの設計を改良して基本セ
ルの占有面積をさせることになった。
一例として、書込・読出可能なメモリ素子であるRAMセ
ルの設計の段階は、フリップ・フロップで導かれる動的
４−トランジスタのセルからセルのフィードバック通路
を共有する３−トランジスタセルに、その次には、一つ
のMOSトランジスタと電荷を貯えるキャパシタンスで形
成された１−トランジスタセルまで進行して来た。しか
し、このように所定の機能ブロックを形成する基本セル
の占有面積や構造を単純化して集積度を高める過程で
は、構造が単純であるため種々の問題が生じる。例え
ば、１−トランジスタセルで形成されたRAMの場合、ゲ
ートキャパシタンスがそれ自体としては貯蔵キャパシタ
として不足すると言う点等を挙げ得る。このような理由
で、出力を読み出す時にセルに貯蔵されていた情報が壊
されてしまう危険性もあり、出力電圧が低いので大変敏
感な再生増幅器が必要になる問題があった（Stein,K.U.
et al.,1972,“Storage Array and Sense/Refresh Circ
uit for Single Transistor Memory Cells",IEEE Journ
al of Solid State Circuits,SC−7,No.5,pp.336−40.
参照）。
ルの設計の段階は、フリップ・フロップで導かれる動的
４−トランジスタのセルからセルのフィードバック通路
を共有する３−トランジスタセルに、その次には、一つ
のMOSトランジスタと電荷を貯えるキャパシタンスで形
成された１−トランジスタセルまで進行して来た。しか
し、このように所定の機能ブロックを形成する基本セル
の占有面積や構造を単純化して集積度を高める過程で
は、構造が単純であるため種々の問題が生じる。例え
ば、１−トランジスタセルで形成されたRAMの場合、ゲ
ートキャパシタンスがそれ自体としては貯蔵キャパシタ
として不足すると言う点等を挙げ得る。このような理由
で、出力を読み出す時にセルに貯蔵されていた情報が壊
されてしまう危険性もあり、出力電圧が低いので大変敏
感な再生増幅器が必要になる問題があった（Stein,K.U.
et al.,1972,“Storage Array and Sense/Refresh Circ
uit for Single Transistor Memory Cells",IEEE Journ
al of Solid State Circuits,SC−7,No.5,pp.336−40.
参照）。
ところが、微弱なセルの出力電圧を高増幅度で増幅する
増幅器を用いても、この増幅器が静的増幅器（static a
mplifier）で構成されている場合、セルの出力電圧に外
部雑音が混入すると、上記の静的増幅器が外部雑音で変
化したセルの出力電圧をそのまま増幅し、希望しない信
号を持続的に出力する現象を誘発する。
増幅器を用いても、この増幅器が静的増幅器（static a
mplifier）で構成されている場合、セルの出力電圧に外
部雑音が混入すると、上記の静的増幅器が外部雑音で変
化したセルの出力電圧をそのまま増幅し、希望しない信
号を持続的に出力する現象を誘発する。
この発明の課題は、所定の機能ブロックのセルで発生す
る出力が外部雑音により状態遷移することを抑制するた
めに、上記セルの出力を予めラッチし、データの流れを
遮断すると共に、データセンス増幅器の動作を止めて、
データ入力を随意状態にすることにより、微弱なセル出
力信号に外部雑音が入力しても、ブロックの最終出力が
外部雑音の影響を受けないようにした集積回路素子の出
力フィードバック制御回路を提供することにある。
る出力が外部雑音により状態遷移することを抑制するた
めに、上記セルの出力を予めラッチし、データの流れを
遮断すると共に、データセンス増幅器の動作を止めて、
データ入力を随意状態にすることにより、微弱なセル出
力信号に外部雑音が入力しても、ブロックの最終出力が
外部雑音の影響を受けないようにした集積回路素子の出
力フィードバック制御回路を提供することにある。
この発明の他の課題は、素子の最終出力ノードの出力が
定常的な動作過程により状態遷移を起こした時にデータ
センス増幅器の動作と止めてデータセンス増幅器での電
力損失を減少させる集積回路素子の出力フィードバック
制御回路を提供することにある。
定常的な動作過程により状態遷移を起こした時にデータ
センス増幅器の動作と止めてデータセンス増幅器での電
力損失を減少させる集積回路素子の出力フィードバック
制御回路を提供することにある。
上記の課題は、この発明により次の構成で解決されてい
る。
る。
セルで出力されて発生して微弱信号は、一時的にI/0ラ
インセンス増幅器およびリードドライバーによって増幅
された後に、データラッチ／伝送ブロックを通じてデー
タ出力バッファーに伝送され、状態遷移検出ブロックは
データラッチ／伝送ブロックの出力ノードでの状態遷移
を検出して、例えば正論理で論理「０」に該当するクロ
ックを発生する。発生したこのクロックはフィードバッ
クされてデータラッチ／伝送ブロックでデータの流れを
遮断すると共にI/0ラインセンス増幅器をディスエーブ
ルさせる。また、新たなサイクルでデータの流れチェー
ンを活性化させるプリチャージクロックによってデータ
プリチャージブロックが動作して、上記データ／伝送ブ
ロックの出力ノードを一定のレベルにプリチャージさ
せ、これにより状態遷移検出ブロックは上記フィードバ
ック制御クロックのレベルを更に論理「１」に転換し
て、更にセンス増幅器とリードドライバ、そしてデータ
ラッチブロックを活性化させる。
インセンス増幅器およびリードドライバーによって増幅
された後に、データラッチ／伝送ブロックを通じてデー
タ出力バッファーに伝送され、状態遷移検出ブロックは
データラッチ／伝送ブロックの出力ノードでの状態遷移
を検出して、例えば正論理で論理「０」に該当するクロ
ックを発生する。発生したこのクロックはフィードバッ
クされてデータラッチ／伝送ブロックでデータの流れを
遮断すると共にI/0ラインセンス増幅器をディスエーブ
ルさせる。また、新たなサイクルでデータの流れチェー
ンを活性化させるプリチャージクロックによってデータ
プリチャージブロックが動作して、上記データ／伝送ブ
ロックの出力ノードを一定のレベルにプリチャージさ
せ、これにより状態遷移検出ブロックは上記フィードバ
ック制御クロックのレベルを更に論理「１」に転換し
て、更にセンス増幅器とリードドライバ、そしてデータ
ラッチブロックを活性化させる。
添付図を参照して、以下にこの発明を詳細に説明する。
第１図は、一般的なMOS型メモリ素子の一つであるDRAM
の基本構成を示す。この図面には、説明の便宜のため、
種々の制御信号ラインを図示しない。信号の流れとして
は、アドレス信号ADを外部のアドレッシングクロックに
同期して、ロウアドレスバッファーRABとカラムアドレ
スバッファーCABに受けてラッチし、ロウアドレスデコ
ーダーRADで一つのロードラインを選択的に駆動してセ
ルアレイCA内で上記のロードラインに接続されたメモリ
セルを選択する。選択されたメモリセルの情報はビット
ラインに伝送され、ビットラインセンス増幅器SA0で増
幅される。次いで、カラムアドレスバッファーCABから
カラムアドレス信号を受け取ったカラムアドレスデコー
ダーCADはビットラインセンス増幅器SA0とI/0ラインセ
ンス増幅器SAを一緒に選択する。選択されたビットライ
ンセンス増幅器SA0で出力された情報は、I/0データライ
ンを介してI/0ラインセンス増幅器SAで更に増幅された
後、リードドライバーRDを経由して出力バッファーDOB
に供給される。第１図で破線で区画された入力バッファ
ーIBとライトドライバーWDおよびバスラインは、データ
入力Diをメモリセルに書き込む時に使用されるもので、
第１図でデータ入力を書き込む手段を除外すれば、前述
の構成はROMの機能表現とほぼ同じであることが判る。
の基本構成を示す。この図面には、説明の便宜のため、
種々の制御信号ラインを図示しない。信号の流れとして
は、アドレス信号ADを外部のアドレッシングクロックに
同期して、ロウアドレスバッファーRABとカラムアドレ
スバッファーCABに受けてラッチし、ロウアドレスデコ
ーダーRADで一つのロードラインを選択的に駆動してセ
ルアレイCA内で上記のロードラインに接続されたメモリ
セルを選択する。選択されたメモリセルの情報はビット
ラインに伝送され、ビットラインセンス増幅器SA0で増
幅される。次いで、カラムアドレスバッファーCABから
カラムアドレス信号を受け取ったカラムアドレスデコー
ダーCADはビットラインセンス増幅器SA0とI/0ラインセ
ンス増幅器SAを一緒に選択する。選択されたビットライ
ンセンス増幅器SA0で出力された情報は、I/0データライ
ンを介してI/0ラインセンス増幅器SAで更に増幅された
後、リードドライバーRDを経由して出力バッファーDOB
に供給される。第１図で破線で区画された入力バッファ
ーIBとライトドライバーWDおよびバスラインは、データ
入力Diをメモリセルに書き込む時に使用されるもので、
第１図でデータ入力を書き込む手段を除外すれば、前述
の構成はROMの機能表現とほぼ同じであることが判る。
ここで、上記I/0ラインセンス増幅器SAを静的センス増
幅器で構成すると、セルから読出された信号はセンス増
幅器SA,リードドライバーRDと出力バッファーDOBを経由
してデータ出力端子D0に伝達されるので、データ出力が
維持されている限り、センス増幅器SAに印加される入力
信号も継続的に維持される。この場合、セルから読み出
されてセンス増幅器SAに入力される微弱信号が雑音等の
影響で変化すると、これが静的なデータ流れチェーンを
介してデータ出力端子D0にも及び、データ出力も変化す
る。また、データ流れチェーンが駆動されている間、静
的なセンス増幅器は継続的に直流の電力を消費する。
幅器で構成すると、セルから読出された信号はセンス増
幅器SA,リードドライバーRDと出力バッファーDOBを経由
してデータ出力端子D0に伝達されるので、データ出力が
維持されている限り、センス増幅器SAに印加される入力
信号も継続的に維持される。この場合、セルから読み出
されてセンス増幅器SAに入力される微弱信号が雑音等の
影響で変化すると、これが静的なデータ流れチェーンを
介してデータ出力端子D0にも及び、データ出力も変化す
る。また、データ流れチェーンが駆動されている間、静
的なセンス増幅器は継続的に直流の電力を消費する。
第２図は、データの出力段に静的センス増幅器を備えた
セルを有する集積回路素子で、上記の問題点を解消する
出力制御回路を示す。参照記号SA′とRD′はそれぞれデ
ィスエーブル端子を有するI/0ラインセンス増幅器とリ
ードドライバを示し、OLBはリードドライバRD′の出力
信号をフィードバック制御クロックCfに同期してラッチ
または伝送する出力ラッチ／伝送ブロックを示す。そし
て、プリチャージクロックCpで上記の出力ラッチ／伝送
ブロックOLBの出力ノードNd,▲▼を電源電圧VCCに
よる一定レベルにプリチャージさせるプリチャージブロ
ックPRBの出力は上記出力ノードに共通接続されてい
る。
セルを有する集積回路素子で、上記の問題点を解消する
出力制御回路を示す。参照記号SA′とRD′はそれぞれデ
ィスエーブル端子を有するI/0ラインセンス増幅器とリ
ードドライバを示し、OLBはリードドライバRD′の出力
信号をフィードバック制御クロックCfに同期してラッチ
または伝送する出力ラッチ／伝送ブロックを示す。そし
て、プリチャージクロックCpで上記の出力ラッチ／伝送
ブロックOLBの出力ノードNd,▲▼を電源電圧VCCに
よる一定レベルにプリチャージさせるプリチャージブロ
ックPRBの出力は上記出力ノードに共通接続されてい
る。
状態遷移検出ブロックSTDは、上記出力ラッチ／伝送ブ
ロックOLBの出力ノードNd,▲▼での出力の状態遷移
を検出してフィードバック制御用クロックCfを発生する
回路で、上記フィードバック制御用クロックCfはセンス
増幅器SA′とリードドライバRD′の動作を止めると共に
出力ラッチ／伝送ブロックOLBに伝達されて出力データ
の流れを遮断する。
ロックOLBの出力ノードNd,▲▼での出力の状態遷移
を検出してフィードバック制御用クロックCfを発生する
回路で、上記フィードバック制御用クロックCfはセンス
増幅器SA′とリードドライバRD′の動作を止めると共に
出力ラッチ／伝送ブロックOLBに伝達されて出力データ
の流れを遮断する。
第３図は、第２図に示した集積回路素子の出力フィード
バック制御回路の詳細な構成を図示した図面である。
バック制御回路の詳細な構成を図示した図面である。
センス増幅器SA′は、セルアレイCAで読み出されて第一
および第二I/0ラインDL,▲▼を経由して伝達された
微弱信号を増幅するもので、下記のような構成を有す
る。即ち、ノード100と102の間に、直列結合された第一
および第二伝導型トランジスタの対Q1,Q2;Q3,Q4;Q5,Q6;
Q7.Q8が並列に接続されている。ノード100は第一伝導型
トランジスタQ1,Q3,Q5,Q7の各ソースに対する共通接続
点で、ノード102は第二伝導型トランジスタQ2,Q4,Q6,Q8
の各ソースに対する共通接続点である。第一および第三
トランジスタQ1,Q3の各ゲートに第一トランジスタQ1の
ドレイン104を接続して電流ミラーが形成されている。
第五および第七トランジスタQ5,Q7の各ゲートに第七ト
ランジスタQ7のドレイン110を接続し、他の電流ミラー
が形成される。第一I/0ラインDLは第二と第六トランジ
スタQ2,Q6のゲートに接続し、第二I/0ライン▲▼は
第四と第八トランジスタQ4,Q8のゲートに接続してい
る。そして、第三および第四トランジスタQ3,Q4の両ド
レインの接続ノード106はセンス増幅器SA′の第一出力
端を構成し、第五および第六トランジスタQ5,Q6の両ド
レインの接続ノード108はセンス増幅器SA′の第二出力
端を構成し、第一出力端に対して相補的な関係を有す
る。また、この発明の一つの特徴として、第一電源線V
CCとノード100の間に、または第二電源線VSSとノード10
2の間にDCパワーゲーティングトランジスタが設けてあ
る。
および第二I/0ラインDL,▲▼を経由して伝達された
微弱信号を増幅するもので、下記のような構成を有す
る。即ち、ノード100と102の間に、直列結合された第一
および第二伝導型トランジスタの対Q1,Q2;Q3,Q4;Q5,Q6;
Q7.Q8が並列に接続されている。ノード100は第一伝導型
トランジスタQ1,Q3,Q5,Q7の各ソースに対する共通接続
点で、ノード102は第二伝導型トランジスタQ2,Q4,Q6,Q8
の各ソースに対する共通接続点である。第一および第三
トランジスタQ1,Q3の各ゲートに第一トランジスタQ1の
ドレイン104を接続して電流ミラーが形成されている。
第五および第七トランジスタQ5,Q7の各ゲートに第七ト
ランジスタQ7のドレイン110を接続し、他の電流ミラー
が形成される。第一I/0ラインDLは第二と第六トランジ
スタQ2,Q6のゲートに接続し、第二I/0ライン▲▼は
第四と第八トランジスタQ4,Q8のゲートに接続してい
る。そして、第三および第四トランジスタQ3,Q4の両ド
レインの接続ノード106はセンス増幅器SA′の第一出力
端を構成し、第五および第六トランジスタQ5,Q6の両ド
レインの接続ノード108はセンス増幅器SA′の第二出力
端を構成し、第一出力端に対して相補的な関係を有す
る。また、この発明の一つの特徴として、第一電源線V
CCとノード100の間に、または第二電源線VSSとノード10
2の間にDCパワーゲーティングトランジスタが設けてあ
る。
第３図の実施例では、ノード102と第二電源線VSSの間に
DCパワーゲーティングトランジスタとして第二伝導型ト
ランジスタQ9が設けてあり、このトランジスタQ9のゲー
ト端子に接続されたノード112は状態遷移検出ブロックS
TDから制御用クロックを受け取るディスエーブル端子の
役割をする。ディスエーブル端子112の電位がハイ（hig
h）であると、トランジスタQ9はターンオンされ、第一
電源線VCCと第二電源線VSSの間に少なくとも一つのDC電
流通路が形成される状態、言い換えると、センス増幅器
SA′がエネイブル状態になる。この状態の下で、第一お
よび第二出力端106,108の電位はそれぞれ第一および第
二I/0ラインDL,▲▼の電位に対応する。反対に、デ
ィスエーブル端子112の電位がロウ（low）であると、第
一電源線VCCと第二電源線VSSの間にDC電流通路が形成さ
れなので、センス増幅器SA′はディスエーブル状態にな
る。
DCパワーゲーティングトランジスタとして第二伝導型ト
ランジスタQ9が設けてあり、このトランジスタQ9のゲー
ト端子に接続されたノード112は状態遷移検出ブロックS
TDから制御用クロックを受け取るディスエーブル端子の
役割をする。ディスエーブル端子112の電位がハイ（hig
h）であると、トランジスタQ9はターンオンされ、第一
電源線VCCと第二電源線VSSの間に少なくとも一つのDC電
流通路が形成される状態、言い換えると、センス増幅器
SA′がエネイブル状態になる。この状態の下で、第一お
よび第二出力端106,108の電位はそれぞれ第一および第
二I/0ラインDL,▲▼の電位に対応する。反対に、デ
ィスエーブル端子112の電位がロウ（low）であると、第
一電源線VCCと第二電源線VSSの間にDC電流通路が形成さ
れなので、センス増幅器SA′はディスエーブル状態にな
る。
リードドライバRD′は、主に三つの部分、即ち非同期型
RSラッチLTO,反転増幅手段IAおよびRSラッチLTOに対す
るプルアップ手段PUで構成される。非同期型RSラッチLT
Oは二つのNORゲートOG1,OG2で形成され、Ｒ入力端子200
がセンス増幅器SA′の第一出力端106に、Ｓ入力端子202
がセンス増幅器SA′の第二出力端108に接続されてい
る。反転増幅手段IAはRSラッチLTOの第一および第二出
力端204,206の信号をそれぞれ反転増幅する二つの反転
増幅部を具備する。
RSラッチLTO,反転増幅手段IAおよびRSラッチLTOに対す
るプルアップ手段PUで構成される。非同期型RSラッチLT
Oは二つのNORゲートOG1,OG2で形成され、Ｒ入力端子200
がセンス増幅器SA′の第一出力端106に、Ｓ入力端子202
がセンス増幅器SA′の第二出力端108に接続されてい
る。反転増幅手段IAはRSラッチLTOの第一および第二出
力端204,206の信号をそれぞれ反転増幅する二つの反転
増幅部を具備する。
第一反転増幅部は、RSラッチLTOの第二出力端206の信号
を反転させる第一インバータI1と、ゲートが第一インバ
ータI1の出力端に、ソースが第一電源線VCCに、そして
ドレインが第一反転増幅部の出力ノード208に各々接続
された第一伝導型トランジスタQ11と、ゲートがRSラッ
チLTOの第一出力端204に、ソースが第二電源線VSSに、
そしてドレインが第一反転増幅部の出力ノード208にそ
れぞれ接続された第二伝導型トランジスタQ12で形成さ
れ、出力ノード208はRSラッチLTOの第一出力端204の信
号に対して反転された信号を出力する。第二反転増幅部
はRSラッチLTOの第一出力端204の信号を反転させる第二
インバータI2と、ゲートが第二インバータI2の出力端
に、ソースが第一電源線VCCに、そしてドレインが第二
反転増幅部の出力ノード210に各々接続された第一伝導
型トランジスタQ13と、ゲートがRSラッチの第二出力端2
06に、ソースが第二電源線VSSに、そしてドレインが第
二反転増幅部の出力ノード210に各々接続された第二伝
導型トランジスタQ14を有し、出力ノード210がRSラッチ
LTOの第二出力端206の信号に対して反転された信号を出
力する。
を反転させる第一インバータI1と、ゲートが第一インバ
ータI1の出力端に、ソースが第一電源線VCCに、そして
ドレインが第一反転増幅部の出力ノード208に各々接続
された第一伝導型トランジスタQ11と、ゲートがRSラッ
チLTOの第一出力端204に、ソースが第二電源線VSSに、
そしてドレインが第一反転増幅部の出力ノード208にそ
れぞれ接続された第二伝導型トランジスタQ12で形成さ
れ、出力ノード208はRSラッチLTOの第一出力端204の信
号に対して反転された信号を出力する。第二反転増幅部
はRSラッチLTOの第一出力端204の信号を反転させる第二
インバータI2と、ゲートが第二インバータI2の出力端
に、ソースが第一電源線VCCに、そしてドレインが第二
反転増幅部の出力ノード210に各々接続された第一伝導
型トランジスタQ13と、ゲートがRSラッチの第二出力端2
06に、ソースが第二電源線VSSに、そしてドレインが第
二反転増幅部の出力ノード210に各々接続された第二伝
導型トランジスタQ14を有し、出力ノード210がRSラッチ
LTOの第二出力端206の信号に対して反転された信号を出
力する。
一方、プルアップ手段PUはRSラッチLTOのR,S入力端を強
制的にハイ状態にして、第一および第二反転増幅部の出
力ノード208,210を随意状態にする。第３図に示す実施
例では、プルアップ手段PUが二つの第一伝導型トランジ
スタQ15,Q16で構成されている。これ等のトランジスタQ
15,Q16の各ソースは第一電源線VCCに接続され、各ゲー
トは共に状態遷移検出ブロックSTDから制御クロックCf
を受け取るノード212に接続されている。両トランジス
タQ15,Q16のドレインはそれぞれRSラッチLTOのＲ入力端
子とＳ入力端子に接続している。従って、ノード212の
ハイ信号は両トランジスタQ15,Q16をターンオフさせ、R
SラッチLTOをして定常的なラッチ動作を逐行するように
する反面、ノード212のロウ信号はトランジスタQ15,Q16
をターンオンさせ、RSラッチLTOのR,S入力を全てハイレ
ベルにする。その結果、RSラッチLTOは禁止状態とな
り、第一および第二反転増幅部の出力ノード208,210を
随意状態にする。
制的にハイ状態にして、第一および第二反転増幅部の出
力ノード208,210を随意状態にする。第３図に示す実施
例では、プルアップ手段PUが二つの第一伝導型トランジ
スタQ15,Q16で構成されている。これ等のトランジスタQ
15,Q16の各ソースは第一電源線VCCに接続され、各ゲー
トは共に状態遷移検出ブロックSTDから制御クロックCf
を受け取るノード212に接続されている。両トランジス
タQ15,Q16のドレインはそれぞれRSラッチLTOのＲ入力端
子とＳ入力端子に接続している。従って、ノード212の
ハイ信号は両トランジスタQ15,Q16をターンオフさせ、R
SラッチLTOをして定常的なラッチ動作を逐行するように
する反面、ノード212のロウ信号はトランジスタQ15,Q16
をターンオンさせ、RSラッチLTOのR,S入力を全てハイレ
ベルにする。その結果、RSラッチLTOは禁止状態とな
り、第一および第二反転増幅部の出力ノード208,210を
随意状態にする。
出力ラッチ／伝送ブロックOLBは、状態遷移検出ブロッ
クSTDから伝達された制御クロックCfを反転させる第三
インバーターI3と、第一（伝導型）ゲートが制御クロッ
クCfを受け取るノード300に、また第二（伝導型）ゲー
トが第三インバータI3の出力端にそれぞれ接続され、制
御クロックCfのレベルに応じてリードドライバーRDの第
一出力ノード208の信号を通過または遮断する第一伝送
ゲートTM1と、第一（伝導型）ゲートが上記のノード300
に、また第二（伝導型）ゲートが上記の第三インバータ
I3の出力端にそれぞれ接続され、制御クロックCfのレベ
ルに応じてリードドライバRD′の第二出力ノード210の
信号を通過または遮断する第二伝送ゲートTM2とを有す
る。また、出力ラッチ／伝送ブロックOLBは上記の第一
および第二伝送ゲートTM1,TM2の出力をそれぞれ反転さ
せた状態にラッチし、第一および第二出力ノードNd,▲
▼に印加する第一および第二ラッチ手段LT1,LT2を
具備している。この実施例では、ラッチ手段LT1,LT2は
相互にフィードバック接続されたそれぞれ二つのインバ
ータI4,I5およびI6,I7で構成されている。従って、第一
出力ノードNdは第一ラッチ手段LT1の入力端302の信号に
対して反転された信号を、また第二出力ノード▲▼
は第二ラッチ手段LT2の入力端304の信号に対して反転さ
れた信号を維持できる。結局、上記の制御クロックCfを
受け取るノード300のレベルがハイであると、リードド
ライバRD′の第一および第二出力ノード208,210の信号
はそれぞれターンオンされ、伝送ゲートTM1,TM2を通過
後、更に第一および第二ラッチ手段LT1,LT2によって反
転された状態で第一および第二出力ノードNd,▲▼
に印加される。反対に、ノード300のレベルがロウであ
ると、伝送ゲートTM1,TM2は全てターンオフされ、リー
ドドライバRD′の出力等は遮断されて第一および第二ラ
ッチ手段LT1,LT2は第一および第二出力ノードNd,▲
▼のレベルをそのままにラッチさせる。
クSTDから伝達された制御クロックCfを反転させる第三
インバーターI3と、第一（伝導型）ゲートが制御クロッ
クCfを受け取るノード300に、また第二（伝導型）ゲー
トが第三インバータI3の出力端にそれぞれ接続され、制
御クロックCfのレベルに応じてリードドライバーRDの第
一出力ノード208の信号を通過または遮断する第一伝送
ゲートTM1と、第一（伝導型）ゲートが上記のノード300
に、また第二（伝導型）ゲートが上記の第三インバータ
I3の出力端にそれぞれ接続され、制御クロックCfのレベ
ルに応じてリードドライバRD′の第二出力ノード210の
信号を通過または遮断する第二伝送ゲートTM2とを有す
る。また、出力ラッチ／伝送ブロックOLBは上記の第一
および第二伝送ゲートTM1,TM2の出力をそれぞれ反転さ
せた状態にラッチし、第一および第二出力ノードNd,▲
▼に印加する第一および第二ラッチ手段LT1,LT2を
具備している。この実施例では、ラッチ手段LT1,LT2は
相互にフィードバック接続されたそれぞれ二つのインバ
ータI4,I5およびI6,I7で構成されている。従って、第一
出力ノードNdは第一ラッチ手段LT1の入力端302の信号に
対して反転された信号を、また第二出力ノード▲▼
は第二ラッチ手段LT2の入力端304の信号に対して反転さ
れた信号を維持できる。結局、上記の制御クロックCfを
受け取るノード300のレベルがハイであると、リードド
ライバRD′の第一および第二出力ノード208,210の信号
はそれぞれターンオンされ、伝送ゲートTM1,TM2を通過
後、更に第一および第二ラッチ手段LT1,LT2によって反
転された状態で第一および第二出力ノードNd,▲▼
に印加される。反対に、ノード300のレベルがロウであ
ると、伝送ゲートTM1,TM2は全てターンオフされ、リー
ドドライバRD′の出力等は遮断されて第一および第二ラ
ッチ手段LT1,LT2は第一および第二出力ノードNd,▲
▼のレベルをそのままにラッチさせる。
プリチャージブロックPRBは、各リードサイクルでプリ
チャージクロックCpを印加する毎に出力ラッチ／伝送ブ
ロックOLBの第一および第二出力ノードNd,▲▼を全
て第一電源線VCCのレベルにラッチさせるため、一対の
第二伝導型トランジスタQ21,Q22で構成されている。両
トランジスタQ21,Q22のソースは共通に第一電源線VCCに
接続され、トランジスタQ21のドレインはノードNdに、
そしてトランジスタQ22のドレインはノード▲▼に
接続されている。また、両トランジスタのゲートにはプ
リチャージクロックCpが印加される。従って、ロウレベ
ルのクロックCpが印加されると、両トランジスタQ21,Q2
2はVCCレベル、即ちNd＝1,▲▼＝１にセットされ
る。一方、クロックCpがハイレベルに維持されると、両
トランジスタQ21,Q22はターンオフされ、ブロックOLBの
第一および第二出力ノードがそれぞれNd＝1,▲▼＝
１にセットされる。一方、クロックCpがハイレベルに維
持されると、両トランジスタQ21,Q22はターンオフさ
れ、ブロックOLBの第一、第二出力ノードNd,Ndはプリチ
ャージ用の電圧VCCから切り離され、その時の状態の値
を持続する。
チャージクロックCpを印加する毎に出力ラッチ／伝送ブ
ロックOLBの第一および第二出力ノードNd,▲▼を全
て第一電源線VCCのレベルにラッチさせるため、一対の
第二伝導型トランジスタQ21,Q22で構成されている。両
トランジスタQ21,Q22のソースは共通に第一電源線VCCに
接続され、トランジスタQ21のドレインはノードNdに、
そしてトランジスタQ22のドレインはノード▲▼に
接続されている。また、両トランジスタのゲートにはプ
リチャージクロックCpが印加される。従って、ロウレベ
ルのクロックCpが印加されると、両トランジスタQ21,Q2
2はVCCレベル、即ちNd＝1,▲▼＝１にセットされ
る。一方、クロックCpがハイレベルに維持されると、両
トランジスタQ21,Q22はターンオフされ、ブロックOLBの
第一および第二出力ノードがそれぞれNd＝1,▲▼＝
１にセットされる。一方、クロックCpがハイレベルに維
持されると、両トランジスタQ21,Q22はターンオフさ
れ、ブロックOLBの第一、第二出力ノードNd,Ndはプリチ
ャージ用の電圧VCCから切り離され、その時の状態の値
を持続する。
状態遷移検出ブロックSTDは、出力ラッチ／伝送ブロッ
クOLBの第一および第二出力ノードNd,▲▼の状態遷
移を検出してフィードバック制御用クロックCfを生成
し、ブロックOBLの第一および第二ノードNd,▲▼の
信号を入力するNANDゲートAGと、このNANDゲートAGの出
力を反転するインバータI8を具備している。
クOLBの第一および第二出力ノードNd,▲▼の状態遷
移を検出してフィードバック制御用クロックCfを生成
し、ブロックOBLの第一および第二ノードNd,▲▼の
信号を入力するNANDゲートAGと、このNANDゲートAGの出
力を反転するインバータI8を具備している。
以下に上記回路の全体的な動作を説明する。プリチャー
ジ状態、つまりNd＝▲▼＝１では、状態遷移検出ブ
ロックSTDが論理「１」（ハイ）の制御出力を発生して
センス増幅器SA′とリードドライバRD′を活性化させる
と共に、出力ラッチ／伝送ブロックOLBを伝送モードに
して、センス増幅器SA′の入力端に連結された第一およ
び第二I/0ラインDL,▲▼から出力ラッチ／伝送ブロ
ックOLBの第一および第二出力ノードNd,▲▼までの
間に信号の流れチェーンが形成される。この時、第３図
に示す構成によれば、出力ノードNd,▲▼は、それ
ぞれ第一および第二I/0ラインDL,▲▼の信号に対し
て反転されたレベルのNdが第一、第二I/0ラインの信号
に基づきプリチャージ状態（Nd＝1,▲▼＝１）から
論理「０」（Nd＝0,▲▼＝１）、または論理「１」
（Nd＝1,▲▼＝０）に転換されると、状態遷移検出
ブロックSTDはロウレベルのクロックCfを発生させる。
発生した論理「０」レベルのクロックCfは出力ラッチ／
伝送ブロックOLBにフィードバックされて、その時の出
力をラッチさせた状態でデータの流れを遮断し、センス
増幅器SA′とリードドライバRD′に供給し、これ等の動
作を止める。従って、微弱なセルの出力DL,▲▼が
外部雑音により変化してセンス増幅器SA′に印加されて
も、センス増幅器SA′やリードドライバRD′は増幅機能
を逐行できないので、出力ノードNd,▲▼の出力状
態は影響を受けず、データ出力バッファーDOBを介して
出力端子D0に出力される。
ジ状態、つまりNd＝▲▼＝１では、状態遷移検出ブ
ロックSTDが論理「１」（ハイ）の制御出力を発生して
センス増幅器SA′とリードドライバRD′を活性化させる
と共に、出力ラッチ／伝送ブロックOLBを伝送モードに
して、センス増幅器SA′の入力端に連結された第一およ
び第二I/0ラインDL,▲▼から出力ラッチ／伝送ブロ
ックOLBの第一および第二出力ノードNd,▲▼までの
間に信号の流れチェーンが形成される。この時、第３図
に示す構成によれば、出力ノードNd,▲▼は、それ
ぞれ第一および第二I/0ラインDL,▲▼の信号に対し
て反転されたレベルのNdが第一、第二I/0ラインの信号
に基づきプリチャージ状態（Nd＝1,▲▼＝１）から
論理「０」（Nd＝0,▲▼＝１）、または論理「１」
（Nd＝1,▲▼＝０）に転換されると、状態遷移検出
ブロックSTDはロウレベルのクロックCfを発生させる。
発生した論理「０」レベルのクロックCfは出力ラッチ／
伝送ブロックOLBにフィードバックされて、その時の出
力をラッチさせた状態でデータの流れを遮断し、センス
増幅器SA′とリードドライバRD′に供給し、これ等の動
作を止める。従って、微弱なセルの出力DL,▲▼が
外部雑音により変化してセンス増幅器SA′に印加されて
も、センス増幅器SA′やリードドライバRD′は増幅機能
を逐行できないので、出力ノードNd,▲▼の出力状
態は影響を受けず、データ出力バッファーDOBを介して
出力端子D0に出力される。
続いて、新たな出力サイクルをスタートさせ、プリチャ
ージクロックCpでプリチャージブロックPRBを駆動する
と、出力ノードNd,▲▼はプリチャージ状態とな
る。これによって、状態遷移検出ブロックSTDは上記の
論理「０」レベルとなっていた制御用クロックCfのレベ
ルを更に論理「１」に転換させるので、センス増幅器S
A′とリードドライバRD′を作動させて、新たなデータ
入力を増幅して、出力ラッチ／伝送ブロックOLBを経由
して出力ノードNd,▲▼に伝送する。
ージクロックCpでプリチャージブロックPRBを駆動する
と、出力ノードNd,▲▼はプリチャージ状態とな
る。これによって、状態遷移検出ブロックSTDは上記の
論理「０」レベルとなっていた制御用クロックCfのレベ
ルを更に論理「１」に転換させるので、センス増幅器S
A′とリードドライバRD′を作動させて、新たなデータ
入力を増幅して、出力ラッチ／伝送ブロックOLBを経由
して出力ノードNd,▲▼に伝送する。
前述の説明のように、この発明によるフィードバック制
御回路を集積回路素子の出力端に採用すれば、出力ノー
ドにラッチされているデータは、新たなサイクルでプリ
チャージクロックが発生する前まで、入力ノイズに無関
係に安定状態に維持できる。また一方、センス増幅器と
リードドライバは一回のリードサイクルを通じて、入力
信号を増幅した後にディスエーブル状態となるので直流
電力の消耗を抑制できる。
御回路を集積回路素子の出力端に採用すれば、出力ノー
ドにラッチされているデータは、新たなサイクルでプリ
チャージクロックが発生する前まで、入力ノイズに無関
係に安定状態に維持できる。また一方、センス増幅器と
リードドライバは一回のリードサイクルを通じて、入力
信号を増幅した後にディスエーブル状態となるので直流
電力の消耗を抑制できる。
第１図、集積回路素子の一つである一般のMOS型メモリ
素子の基本的な構成を示すブロック図、 第２図、この発明による集積回路素子の出力フィードバ
ック制御回路を示すブロック図、 第３図、第２図の詳細回路図。 図中引用記号： CA……セルアレイ、 SA′……ディスエーブル端子を有するセンス増幅器、 RD′……ディスエーブル端子を有するリードドライバ、 OLB……出力ラッチ／伝送ブロック、 PRB……プリチャージブロック、 STD……状態遷移検出ブロック、 DOB……データ出力バッファーブロック。
素子の基本的な構成を示すブロック図、 第２図、この発明による集積回路素子の出力フィードバ
ック制御回路を示すブロック図、 第３図、第２図の詳細回路図。 図中引用記号： CA……セルアレイ、 SA′……ディスエーブル端子を有するセンス増幅器、 RD′……ディスエーブル端子を有するリードドライバ、 OLB……出力ラッチ／伝送ブロック、 PRB……プリチャージブロック、 STD……状態遷移検出ブロック、 DOB……データ出力バッファーブロック。
Claims (7)
- 【請求項１】特定の機能ブロックを形成するセルアレイ
の基本セルから読み出した微弱信号を増幅して送り出す
集積回路素子の出力段において、 上記セルから出力され、第一および第二I/0ライン（DL,
▲▼）を介して入力する微弱信号を増幅し、状態遷
移検出ブロック（STD）のフィードバック制御クロック
（Cf）が印加されるディスエーブル端子（112）を備え
たI/0ラインセンス増幅器（SA′）と、 上記I/0ラインセンス増幅器（SA′）の出力を増幅し、
状態遷移検出ブロック（STD）のフィードバック制御ク
ロック（Cf）が印加されるディスエーブル端子を備えた
リードドライバ（RD′）と、 上記リードドライバ（RD′）の出力信号を状態遷移検出
ブロック（STD）のフィードバック制御クロック（Cf）
のレベルに応じてラッチまたは伝送する出力ラッチ／伝
送ブロック（OLB）と、 上記出力ラッチ／伝送ブロック（OLB）の出力ノード（N
d,▲▼）をプリチャージクロック（Cp）に同期して
プリチャージさせるプリチャージブロック（PRB）と、 上記出力ノード（Nd,▲▼）の出力状態が遷移した
か否を検出して、フィードバック制御クロック（Cf）を
発生する状態遷移検出ブロック（STD）を含み、 上記出力ノード（Nd,▲▼）がプリチャージ状態で
状態遷移を起こす場合、上記状態遷移検出ブロック（ST
D）のフィードバック制御クロック（Cf）がI/0ラインセ
ンス増幅器（SA′）およびリードドライバ（RD′）をデ
ィスエーブルさせると共に、出力ラッチ／伝送ブロック
（OLB）のその時の出力をラッチさせ、同時にデータの
流れを遮断し、新たなサイクルでプリチャージクロック
（Cp）に同期し、出力ノード（Nd,▲▼）が更にプ
リチャージ状態に復元されると、上記フィードバック制
御クロック（Cf）がリセット状態になり、上記I/0ライ
ンセンス増幅器（SA′），リードドライバ（RD′）およ
びラッチ／伝送ブロック（OLB）が活性化されて新たな
データ入力に対する通路が形成されることを特徴とする
集積回路素子の出力フィードバック制御回路。 - 【請求項２】上記I/0ラインセンサ増幅器（SA′）は、 （Ａ）第一電源線（VCC）と第二電源線（VSS）の間に並
列結合された四対の第一および第二伝導型トランジスタ
（Q1,Q2;Q3,Q4;Q5,Q6;Q7,Q8）で形成され、各対のトラ
ンジスタは直列結合されたトランジスタ群として、 （イ）第一伝導型トランジスタ（Q1,Q2;Q5,Q7）をそれ
ぞれ電流ミラーを形成するように接続し、 （ロ）第二伝導型トランジスタ（Q2,Q6）の各ゲートに
第一I/0ライン（DL）が、また第二伝導型トランジスタ
（Q4,Q8）の各ゲートに第二I/0ライン（▲▼）が印
加され、 （ハ）第一および第二伝導型トランジスタ（Q3,Q4）の
両ドレインの第一接続ノード（106）はセンス増幅器（S
A′）の第一出力端を、また第一および第二伝導型トラ
ンジスタ（Q5,Q6）の両ドレインの第二接続ノード（10
8）は上記センス増幅器（SA′）の第二出力端を構成
し、 （ニ）第一伝導型トランジスタ（Q1,Q3,Q5,Q7）のソー
スの共通接続端（100）に第一電源線（VCC）の電圧が、
また第二伝導型トランジスタ（Q2,Q4,Q6,Q8）のソース
の共通接続端（102）に第二電源線（VSS）の電圧が印加
されるように構成され、 （Ｂ）上記第一電源線（VCC）と第一接続ノード（100）
の間に、または上記第二電源線（VSS）と第二接続ノー
ド（102）の間に設けられ、状態遷移検出ブロック（ST
D）の制御クロック（Cf）を受け取るディスエーブル端
子（112）にゲートが接続されているDCパワーゲーテイ
ングトランジスタ（Q9）とを有するように形成されてい
ることを特徴とする第１項に記載の集積回路素子の出力
フィードバック制御回路。 - 【請求項３】上記DCパワーゲーテイングトランジスタ
（Q9）は第一伝導型トランジスタであり、ソースとドレ
インがそれぞれ第二電源線（VSS）と第二接続ノード（1
02）に接続されていることを特徴とする第２項に記載の
集積回路素子の出力フィードバック制御回路。 - 【請求項４】上記リードドライバ（RD′）は、 （Ａ）センス増幅器（SA′）の第一および第二出力端
（106,108）の信号をそのR,S入力信号として受け取る非
同期型RSラッチ（LTO）と、 （Ｂ）上記RSラッチ（LTO）の第一および第二出力端（2
04,206）の信号をそれぞれ反転増幅する第一および第二
反転増幅部を含む反転増幅手段（IA）として、 （イ）第一反転増幅部はRSラッチ（LTO）の第二出力端
（206）の信号を反転させる第一インバータ（I1）と、
ゲートが第一インバータ（I1）の出力端に、ソースが第
一電源線（VSS）に、そしてドレインが第一反転増幅部
の出力ノード（208）にそれぞれ接続された第一伝導型
トランジスタ（Q11）と、ゲートがRSラッチ（LTO）の第
一出力端（204）に、ソースが第二電源線（VSS）に、そ
してドレインが第一反転増幅部の出力ノード（208）に
それぞれ接続された第二伝導型トランジスタ（Q12）で
形成され、出力ノード（208）はRSラッチ（LTO）の第一
出力端（204）の信号に対して反転された信号を出力す
るように構成され、 （ロ）第二反転増幅部はRSラッチ（LTO）の第一出力端
（204）の信号を反転させる第二インバータ（I2）と、
ゲートが第二インバータ（I2）の出力端に、ソースが第
一電源線（VSS）に、そしてドレインが第二反転増幅部
の出力ノード（210）にそれぞれ接続された第一伝導型
トランジスタ（Q13）と、ゲートがRSラッチの第二出力
端（206）に、ソースが第二電源線（VSS）に、そしてド
レインが第二反転増幅部の出力ノード（210）にそれぞ
れ接続された第二伝導型トランジスタ（Q14）を含み、
出力ノード（210）がRSラッチ（LTO）の第二出力端（20
6）の信号に対して反転された信号を出力するように構
成されている反転増幅手段（IA）と、 （Ｃ）二つの第一伝導型トランジスタ（Q15,Q16）から
構成され、両トランジスタ（Q15,Q16）の各ソースが第
一電源線（VSS）に接続され、各ゲートが共に状態遷移
検出ブロック（STD）の制御用クロック（Cf）を受け取
るディスエーブル端子（212）に接続され、各ドレイン
がRSラッチ（LTO）のＲ入力端とＳ入力端とに接続され
ているプルアップ手段（PU）とを含むことを特徴とする
第１項に記載の集積回路素子の出力フィードバック制御
回路。 - 【請求項５】上記ディスエーブル端子（212）のハイ信
号はトランジスタ（Q15,Q16）をターンオフさせ、RSラ
ッチ（LTO）をして定常的なラッチ動作を逐行するよう
にし、ディスエーブル端子（212）のロウ信号は上記ト
ランジスタ（Q15,Q16）をターンオンさせ、RSラッチ（L
TO）のR,S入力を全てハイレベルにし、その結果RSラッ
チ（LTO）は禁止状態となって第一および第二反転増幅
部の出力ノード（208,210）を随意状態にすることを特
徴とする第４項に記載の集積回路素子の出力フィードバ
ック制御回路。 - 【請求項６】上記出力ラッチ／伝送ブロック（OLB）
は、 状態遷移検出ブロック（STD）から伝達される制御ブロ
ック（Cf）を反転させる第三インバータ（I3）と、 第一伝導型ゲートが制御クロック（Cf）を受け取るノー
ド（300）に、第二（伝導型）ゲートが第三インバータ
（I3）の出力端にそれぞれ接続され、制御ブロック（C
f）のレベルに応じてリードドライバ（RD′）の第一出
力ノード（208）の信号を通過または遮断する第一伝送
ゲート（TM1）と、 第一（伝導型）ゲードが上記のノード（300）に、第二
（伝導型）ゲートが上記第三インバータ（I3）の出力端
にそれぞれ接続され、制御クロック（Cf）のレベルに応
じてリードドライバ（RD′）の第二出力ノード（210）
の信号を通過または遮断する第二伝送ゲート（TM2）
と、 第一および第二伝送ゲート（TM1,TM2）の出力を各々反
転させた状態にラッチし、第一および第二出力ノード
（Nd,▲▼）に印加する第一および第二ラッチ手段
（LT1,LT2）を含むことを特徴とする第１項に記載の集
積回路素子の出力フィードバック回路。 - 【請求項７】上記状態遷移検出ブロック（STD）は出力
ラッチ／伝送ブロック（OLB）の第一および第二出力ノ
ード（Nd,Nd）の信号を入力するNANDゲート（AG）と、N
ANDゲート（AG）の出力を反転するインバータ（I8）を
含み、出力ラッチ／伝送ブロック（OLB）の第一および
第二出力ノード（Nd,▲▼）の状態遷移を検出して
フィードバック制御クロック（Cf）を生成するように構
成したことを特徴とする第１項に記載の集積回路素子の
出力フィードバック回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR88-17888 | 1988-12-30 | ||
| KR1019880017888A KR910008101B1 (ko) | 1988-12-30 | 1988-12-30 | 반도체 메모리 소자의 피드백형 데이타 출력 회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0316092A JPH0316092A (ja) | 1991-01-24 |
| JPH0748306B2 true JPH0748306B2 (ja) | 1995-05-24 |
Family
ID=19280906
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1227633A Expired - Fee Related JPH0748306B2 (ja) | 1988-12-30 | 1989-09-04 | 集積回路素子の出力フィードバック制御回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5015891A (ja) |
| JP (1) | JPH0748306B2 (ja) |
| KR (1) | KR910008101B1 (ja) |
| DE (1) | DE3930932A1 (ja) |
| GB (1) | GB2227140B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5071622A (en) * | 1989-09-15 | 1991-12-10 | E. I. Du Pont De Nemours And Company | Process for odor control |
| US5137687A (en) * | 1989-09-15 | 1992-08-11 | E. I. Du Pont De Nemours And Company | Process for odor control |
| KR920013458A (ko) * | 1990-12-12 | 1992-07-29 | 김광호 | 차동감지 증폭회로 |
| KR930008311B1 (ko) * | 1990-12-28 | 1993-08-27 | 삼성전자 주식회사 | 센스 앰프의 출력 제어회로 |
| KR950000496B1 (ko) * | 1992-01-30 | 1995-01-24 | 삼성전자 주식회사 | 반도체 메모리 장치의 데이타 출력회로 |
| US5294847A (en) * | 1992-08-31 | 1994-03-15 | Motorola, Inc. | Latching sense amplifier |
| US5729160A (en) * | 1994-07-20 | 1998-03-17 | Mosaid Technologies Incorporated | Self-timed circuit control device and method |
| US5481500A (en) * | 1994-07-22 | 1996-01-02 | International Business Machines Corporation | Precharged bit decoder and sense amplifier with integrated latch usable in pipelined memories |
| EP0735540B1 (en) * | 1995-03-31 | 2002-06-19 | Infineon Technologies AG | Low power sense amplifier for gain memory cells |
| KR0144017B1 (ko) * | 1995-06-28 | 1998-08-17 | 김주용 | 센스 증폭기 |
| KR0167687B1 (ko) * | 1995-09-11 | 1999-02-01 | 김광호 | 고속액세스를 위한 데이타 출력패스를 구비하는 반도체 메모리장치 |
| US5883838A (en) * | 1996-01-19 | 1999-03-16 | Stmicroelectronics, Inc. | Device and method for driving a conductive path with a signal |
| KR100255511B1 (ko) * | 1996-12-18 | 2000-05-01 | 김영환 | 이중센싱출력경로를구비한동기화메모리장치 |
| US5770953A (en) * | 1997-01-17 | 1998-06-23 | Hewlett-Packard Co. | Destructive read sense-amp |
| DE19739960C2 (de) * | 1997-09-11 | 2000-11-30 | Siemens Ag | Signalregenerierungsschaltung |
| DE19828657C2 (de) * | 1998-06-26 | 2001-01-04 | Siemens Ag | Integrierter Speicher |
| DE10004648C2 (de) * | 2000-02-03 | 2002-03-14 | Infineon Technologies Ag | Integrierter Halbleiterspeicher |
| KR100673699B1 (ko) * | 2000-10-10 | 2007-01-23 | 주식회사 하이닉스반도체 | 센스 증폭기 출력 제어 회로 |
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