JPH1050071A

JPH1050071A - 半導体装置

Info

Publication number: JPH1050071A
Application number: JP8201632A
Authority: JP
Inventors: Hiroyuki Takahashi; 弘行高橋
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1996-07-31
Filing date: 1996-07-31
Publication date: 1998-02-20
Anticipated expiration: 2016-07-31
Also published as: JP3169835B2; US5999470A; KR980011419A; KR100290493B1

Abstract

(57)【要約】【課題】センスアンプ回路の後段にＮＯＲ論理を有す
る回路では、ＮＯＲ論理により素子数が増大され、かつ
負荷容量の増大が生じて動作速度の高速化が難しくな
る。【解決手段】小振幅の差動電圧信号を入力とする１段
構成の差動増幅回路Ｍ１〜Ｍ４と、この差動増幅回路の
出力を入力とする駆動バッファ回路Ｍ７，Ｍ８とを備
え、差動増幅回路が不活性状態のときの差動出力レベル
が駆動バッファ回路をハイインピーダンス状態とするレ
ベルに設定される。このため、差動増幅回路の次段にＮ
ＯＲ論理が不要となり、このＮＯＲ論理を構成するため
の素子が不要となり、かつＮＯＲ論理が要因とされる負
荷容量が低減でき、高速動作が可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体記憶装置に用
いてられて記憶情報としての小振幅電圧信号を増幅する
ためのセンスアンプ回路を内蔵した半導体記憶装置に関
し、特に高速動作を可能とした構成素子数の少ないセン
スアンプ回路に関する。

【０００２】

【従来の技術】半導体記憶装置に使用されるセンスアン
プ回路はその目的により多様に存在しているが、ここで
は高速性を重視するセンスアンプとしてスタティックラ
ンダムアクセスメモリ（ＳＲＡＭ）の例を示す。ＳＲＡ
Ｍのセンスアンプ回路のうちでも回路素子数を少なくす
る目的も兼ねた回路は、基本的にセンスアンプ段数を最
低数の１段のみで構成している。図１１はその一例の回
路図である。複数のワード線ＷＬおよびデジット線対
Ｄ，ＤＢのマトリックスの交点にメモリセルＣＥＬＬを
配置し、これら複数のデジット線の中から選択した信号
のみをバス線Ｂ，ＢＢに伝達するスイッチ回路ＹＳＷを
デジット線対毎に設けている。Ｂ，ＢＢはセンスアンプ
回路ＳＡ２の入力線とされ、ここで増幅後の出力信号Ｗ
ＲＢは出力バッファＯＢｕｆｆを通って出力端子Ｄｏｕ
ｔから読み出しデータとして出力される。

【０００３】前記センスアンプ回路ＳＡ２は、ＢＢ，Ｂ
をゲート入力とするｎ型ＭＯＳトランジスタＭ２１，Ｍ
２２の各ドレインに、ゲートとドレインをクロスカップ
ル接続したｐ型ＭＯＳトランジスタＭ２４，Ｍ２５を負
荷として接続し、Ｍ２１とＭ２４のドレイン出力をＳ、
Ｍ２２とＭ２５のドレイン出力をＳＢとする。また、Ｍ
２１とＭ２２の共通ソース端子と最低電源電位（ＧＮ
Ｄ）の間には、制御信号ＳＥ１をゲート入力とするｎ型
ＭＯＳトランジスタＭ２３を挿入し、ＳとＳＢの間には
制御信号ＳＥ２Ｂをゲート入力とするイコライザ用のｎ
型ＭＯＳトランジスタＭ２６を挿入している。そして、
ＳＢとＳＥ２Ｂを入力としたＮＯＲ論理回路ＮＯＲ２１
の出力をインバータＩＮＶ２１にて反転してｐＭＯＳド
ライバＭ２７のゲート入力とし、ＳとＳＥ２Ｂを入力と
したＮＯＲ２２の出力をｎＭＯＳドライバＭ２８のゲー
ト入力とし、これらＭ２７，Ｍ２８をＣＭＯＳインバー
タ形式で接続した共通ドレイン端子を出力ＳＡ２として
ＷＲＢに出力している。

【０００４】次に回路動作を説明する。選択したＷＬに
接続されたメモリセルは、Ｄ，ＤＢの一方から電流を引
くため、このデジット線間に電位差が生じる。このデジ
ット線情報のうち、選択されたデジット線のみのＹＳＷ
のスイッチ回路をオンにし、他をオフにすることで、
Ｂ，ＢＢ上に選択されたメモリセル情報が伝達される。
この電位差信号は通常１００ｍＶ程度と小さいため、セ
ンスアンプ回路ＳＡ２内で信号増幅する。まず、ＳＥ１
をハイにしてＭ２３から電流を供給することでＭ２１と
Ｍ２２を差動アンプとして動作させる。この出力Ｓ，Ｓ
Ｂは負荷であるＭ２４，Ｍ２５のインピーダンスにより
動作点である中間電位に向かうが、ＳＥ２Ｂがハイの間
はＭ２６がオンしているのでＳ，ＳＢをイコライズ動作
により同電位にしている。Ｂ，ＢＢの電位差が十分大き
くなった時点でＳＥ２Ｂをロウにしイコライズを解くと
差動アンプの能力によりＳ，ＳＢに電位差が生じ始める
が、負荷のＭ２４，Ｍ２５の各ゲートにこの信号がフィ
ードバックされるためこのＳ，ＳＢの電位差は更に大き
く拡大する。ＳＥ２ＢがロウになるとＳ，ＳＢを入力と
する次段のＮＯＲ回路が選択された形となり、Ｓ，ＳＢ
の正負信号により駆動トランジスタＭ２７またはＭ２８
をオンさせてＷＲＢを動かす。

【０００５】センスアンプが出力する前はＳＥ２Ｂがハ
イなので、ＮＯＲ２１，ＮＯＲ２２は非選択でＳ，ＳＢ
の電圧にかかわらずロウ出力となり駆動トランジスタＭ
２７，Ｍ２８もオフしているが、センスアンプ出力が終
了した時も同様になるのでＷＲＢに出力された情報はそ
のまま維持される。これは、通常このメモリセルマトリ
ックスからセンスアンプまでのブロックは複数個存在し
ており、メモリ製品に要求されるスピードや消費電力に
応じてブロック分割数を選択する。そして選択したブロ
ックのセンスアンプのみの出力をＷＲＢに出力する、い
わゆるマルチプレクサを形成するために、ＳＡ２の出力
駆動部分は上記したようなトライステート回路（非選択
のＳＡ２出力をハイインピーダンス状態にする）になっ
ている。このような回路例は、たとえばＩＥＥＥ Jour
nal of Solif-State Cercuits,Vol.28，No．4 ，1993,
P478-482に記載されている。

【０００６】

【発明が解決しようとする課題】このように１段でセン
スアンプ回路を構成することにより素子数が低減できる
が、入力信号電位差が小さいのでフィードバックによる
ゲインが無ければ大きな出力振幅を得ることはできな
い。このフィードバックパスで重要になるのが、増幅回
路の出力端子でもあるＳ，ＳＢである。この端子の応答
速度が差動アンプのゲインにフィードバックをかける反
応速度になるため、ここに付加する容量の低減がポイン
トとなる。しかしながら、Ｓ，ＳＢはセンスアンプ出力
のハイインピーダンス化を制御する次段のＮＯＲ論理回
路ＮＯＲ２１，ＮＯＲ２２に入力されている。このＮＯ
Ｒ２１，ＮＯＲ２２は、長配線ＷＲＢを駆動する大きな
ゲート幅の駆動用トランジスタＭ２７，Ｍ２８を駆動す
るためのバッファも兼ねているため、あまり小さくする
ことはできない。

【０００７】一般的に、ｐ型ＭＯＳトランジスタの能力
はｎ型ＭＯＳトランジスタの半分程度しかないため、イ
ンバータ回路であっても約２倍のゲート幅が必要とな
る。また、ＮＯＲ論理回路は通常ｐ型ＭＯＳトランジス
タを直列接続するため、能力が半分以下になってしまう
ので、ゲート幅をその分大きくする必要があり、これが
ＮＯＲ論理回路の入力容量を小さくできない理由であ
る。このため、増幅回路段の出力部分の付加容量により
応答速度が鈍り、製造バラツキなどで大きな変動を受け
やすくなってしまう。製造マージンを確保するために
は、センスアンプを２段にするか、増幅回路段のトラン
ジスタサイズを大きくして消費電流を増加する必要があ
る。しかし、最近の半導体メモリは多ビット化が進んで
おり、センスアンプの数が増大する傾向にあるため、こ
のような選択が取りずらくなってきており回路設計上の
大きな制約条件になっている。

【０００８】本発明の目的は、回路を構成する素子数を
抑制して１段でセンスアンプ回路を構成する一方で、出
力側での容量を低減して高速に動作するセンスアンプ回
路を備える半導体記憶装置を提供するものである。

【０００９】

【課題を解決するための手段】本発明の半導体装置は、
小振幅の差動電圧信号を入力とする１段構成の差動増幅
回路と、この差動増幅回路の出力を入力とする駆動バッ
ファ回路とを含むセンスアンプ回路を備えており、差動
増幅回路が不活性状態のときの差動出力レベルが前記駆
動バッファ回路をハイインピーダンス状態とするレベル
に設定されていることを特徴とする。例えば、差動増幅
回路は、差動入力がそれぞれのゲートに入力されかつソ
ースが共通接続された第１のＭＯＳトランジスタ対と、
このＭＯＳトランジスタ対の差動出力端としてのドレイ
ンにそれぞれ負荷素子として接続され、かつ互いのソー
スとドレインをクロスカップル接続した第２のＭＯＳト
ランジスタ対と、前記差動出力端を短絡するトランジス
タとを備え、前記駆動バッファ回路は駆動トランジスタ
で構成され、前記差動増幅回路が不活性状態の時の差動
出力レベルが、前記駆動トランジスタをオフにして駆動
バッファ回路をハイインピーダンス状態とするレベルに
設定された構成とされる。

【００１０】また、本発明の半導体装置は、複数のワー
ド線およびデジット線をマトリックス状に配置し、その
交点にメモリセルがアレイ状に配列されたセルアレイを
有し、選択されたメモリセルの情報が前記デジット線上
に差電位として読み出され、この差電圧がセンスアンプ
回路の入力とされ、これらセルアレイとセンスアンプ回
路とで１組のメモリブロックが構成され、複数のメモリ
ブロックの各センスアンプ回路の駆動バッファ回路の出
力端が共通のバス線に接続された半導体装置に適用され
る。

【００１１】

【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は本発明の第１の実施形態の回
路図であり、図１１に示した従来例と同様にセンスアン
プ回路を１段にて形成したスタティックメモリ回路構成
である。図１において、複数のワード線ＷＬおよびデジ
ット線対Ｄ，ＤＢのマトリックスの交点にメモリセルＣ
ＥＬＬを配置し、これら複数のデジット線の中から選択
した信号のみをバス線Ｂ，ＢＢに伝達するスイッチ回路
ＹＳＷをデジット線対毎に設けている。Ｂ，ＢＢはセン
スアンプ回路ＳＡ１の入力線とされ、ここで増幅後の出
力信号ＷＲＢは出力バッファＯＢｕｆｆを通って出力端
子Ｄｏｕｔから読み出しデータとして出力される。

【００１２】前記センスアンプ回路ＳＡ１は、ＢＢ，Ｂ
をゲート入力とするｎ型ＭＯＳトランジスタＭ１，Ｍ２
の各ドレインに、ゲートとドレインをクロスカップル接
続したｐ型ＭＯＳトランジスタＭ４，Ｍ５を負荷として
接続し、Ｍ１とＭ４のドレイン出力をＳとし、Ｍ２とＭ
５のドレイン出力をＳＢとする。また、Ｍ１とＭ２の共
通ソース端子とＧＮＤの間には制御信号ＳＥ１をゲート
入力とするｎ型ＭＯＳトランジスタＭ３を挿入し、Ｓと
Ｂの間には制御信号ＳＥ２をゲート入力とするｐ型ＭＯ
ＳトランジスタＭ６を挿入している。そして、ＳＢを入
力とするインバータ論理回路ＩＮＶ１の出力をもう１段
のインバータＩＮＶ２にて反転してｐ型ＭＯＳトランジ
スタからなるドライバＭ７にゲート入力し、Ｓを入力と
したＩＮＶ３の出力をｎ型ＭＯＳトランジスタからなる
ドライバＭ８のゲートに入力し、このＭ７，Ｍ８をＣＭ
ＯＳインバータ形式で接続した共通ドレイン端子をＳＡ
１出力としてＷＲＢに接続している。

【００１３】次に回路動作を説明する。選択したＷＬに
接続されたメモリセルはＤ，ＤＢの一方から電流を引く
ため、このデジット線間に電位差が生じる。このデジッ
ト線情報のうち、選択されたデジット線のみのＹＳＷの
スイッチ回路をオンにし、他をオフにすることで、Ｂ，
ＢＢ上に選択されたメモリセル情報が伝達される。この
電位差信号は通常１００ｍＶ程度と小さいため、センス
アンプ回路ＳＡ１内で信号電圧増幅する。まず、ＳＥ１
をハイにしてＭ３から電流を供給することでＭ１とＭ２
を差動アンプとして動作させる。この出力Ｓ，ＳＢは負
荷であるＭ４，Ｍ５のインピーダンスにより動作点であ
る中間電位に向かうが、ＳＥ２がロウの間はＭ６がオン
しており、いわゆるイコライズ状態になっているので、
Ｓ，ＳＢを同電位にしている。Ｂ，ＢＢの電位差が十分
大きくなった時点でＳＥ２をハイにしイコライズを解く
と差動アンプの能力によりＳ，ＳＢに電位差が生じ始め
るが、負荷のＭ４，Ｍ５の各ゲートにこの信号がフィー
ドバックされるため、このＳ，ＳＢの電位差は更に大き
く拡大する。そして、直ちにＳ，ＳＢの増幅電位が論理
レベルのハイ、ロウに近い電圧を出すため、次段のイン
バータ回路のしきい値を十分に越え、論理動作が可能と
なる。つまりＳ，ＳＢの正負信号により駆動トランジス
タＭ７またはＭ８をオンさせてＷＲＢを動かす。

【００１４】ここで、センスアンプ回路ＳＡ１が活性化
する前はＳＥ１およびＳＥ２がロウなので、Ｓ，ＳＢは
ｐ型ＭＯＳトランジスタＭ４，Ｍ５のしきい値電圧Ｖｔ
ｈ分だけＶＣＣより低い値（ＶＣＣ−Ｖｔｈ）になって
いる。この時、次段のインバータはハイ入力と感じてい
るので駆動用Ｍ７，Ｍ８はどちらもオフになっている。
また、ＳＥ１がハイ、ＳＥ２がロウの時にはＳ，ＳＢは
中間電位になっているが、次段のインバータを構成する
Ｍ７，Ｍ８のｐ／ｎＭＯＳサイズレシオをハイに感じる
ように調整しておくことで、駆動トランジスタを引き続
きオフにしている。このように、センスアンプが出力を
出さない時間はＭ７，Ｍ８をオフ状態に保持すること
で、バス線ＷＲＢに存在する情報はそのまま維持される
ことになる。前記したように、通常このメモリセルマト
リックスからセンスアンプまでのブロックは複数個存在
しており、メモリ製品に要求されるスピードや消費電力
に応じてブロック分割数を選択し、かつ、選択されたブ
ロックのセンスアンプ活性化時間もＷＲＢにデータが出
力されている間だけに絞ることで、消費電流を削減して
いる。このように選択したブロックのセンスアンプ動作
時間のみＷＲＢを駆動出力する、いわゆるマルチプレク
サを形成するためにＳＡ１の出力駆動部分は上記したよ
うなトライステート回路（非選択のＳＡ１出力をハイイ
ンピーダンス状態にする）になっている。

【００１５】この実施形態のセンスアンプ回路と従来例
との比較を、図２の動作波形を用いて説明する。同図に
おいて実線が本実施形態、破線が図１１の従来例の特性
である。ＷＬおよびＳＥ１がオンするｔ１以後はＳ，Ｓ
Ｂは差動アンプ動作点に向かうが、これは従来例と変わ
らない。ｔ２でＳＥ２がハイになり（従来例ではＳＥ２
Ｂがロウになる）差動アンプのイコライズを切ること
で、Ｓ，ＳＢにデータが出てくるが、この差動アンプ出
力の開き方に大きな差が出る。すなわち、前記したよう
に、従来例ではＳ，ＳＢに接続される次段がＮＯＲ論理
で構成されており、ＮＯＲ論理はｐ型ＭＯＳトランジス
タが直列接続されるので能力が約半分に下がる。したが
って、それを補うためにトランジスタサイズ（ゲート幅
Ｗ）を約２倍まで大きくする必要があり、このＳ，ＳＢ
に負荷される容量値が増大する。ここの信号変化は、差
動アンプのｐＭＯＳ能力にフィードバックをかけている
ので、そのかかりかたも鈍くなり、図２のような鈍った
波形となる。この信号を受けて次段のバッファ回路が動
き、駆動ＭＯＳトランジスタＭ２７，Ｍ２８をオンさせ
てＷＲＢに出力される。これに対し、本実施形態では、
Ｓ，ＳＢに接続される次段がインバータ論理であるた
め、このような負荷容量値が抑制でき、前記信号変化は
迅速なものとなる。したがって、このＳ，ＳＢの波形の
差がＷＲＢまでの遅延時間の差、同図ではｔ３からｔ４
までの時間差として見えてくる。

【００１６】一方、１段の差動アンプにてＣＭＯＳ論理
レベルまで信号を電圧増幅する能力と次段論理回路を駆
動する能力を同時に持たなければならないため、Ｓ，Ｓ
Ｂの端子は波形が鈍りやすい。つまり、付加容量依存が
大きい傾向がある。従来回路ではＮＯＲ論理にてＷＲＢ
駆動ＭＯＳをオフにしていたので、ＳＥ１がオンする前
はＳ，ＳＢの電位はどこにあってもかまわない。このこ
とは、イコライズをｎ型ＭＯＳトランジスタＭ２６で行
っているので同電位にはならないことでも判る。しか
し、本発明では、イコライズがｐ型ＭＯＳトランジスタ
Ｍ６なので非活性化状態でもＳ，ＳＢ電位が（ＶＣＣ−
Ｖｔｈ）になり、Ｓ，ＳＢ共にハイ出力の論理供給が可
能となり、このためにＮＯＲ論理が不要となっている。

【００１７】また、イコライズとしてのＭ６をｐ型ＭＯ
Ｓトランジスタで構成することで、図３にＭＯＳトラン
ジスタの平面レイアウト図を示すように、Ｍ６と差動ア
ンプの負荷のＭ４，Ｍ５とドレイン端子の拡散層を共通
化でき、Ｓ，ＳＢ端子の負荷容量をより軽減することも
可能となっている。また、図４にセンスアンプが増幅動
作を開始するＳＥ２（従来例ではＳＥ２Ｂ）の出力時か
らバス線ＷＲＢに出力を出すまでの遅延時間と、センス
アンプを構成するトランジスタ素子数の関係を示す。こ
れは、１Ｍビット程度の多ビットＳＲＡＭを想定して従
来例と本実施形態の回路を比較したものである。本実施
形態によれば、従来例に比較して２２％少ない素子数に
て４０％の高速化が実現できていることがわかる。ま
た、素子数の削減以外にも、ＳＥ２信号が駆動する回路
としてＮＯＲ論理が無くなるので大幅に負荷が軽減され
るため、ＳＥ２駆動回路が小サイズになりレイアウト面
積の縮小や動作電流の削減も効果がある。

【００１８】次に、本発明の第２の実施形態を図５の回
路図を用いて説明する。この例では、センスアンプがオ
フしている時（ＳＥ１，ＳＥ２がロウ）のＳ，ＳＢの電
位をＶＣＣに固定するため、ＶＣＣとＳおよびＳＢの間
にｐ型ＭＯＳトランジスタＭ４Ａ，Ｍ５Ａを挿入し、各
ゲートにＳＥ１を入力している。前記第１の実施形態で
はＳＥ１がロウでセンスアンプが不活性の時にＳ，ＳＢ
がｐ型ＭＯＳトランジスタのＶｔｈ分だけＶＣＣより低
下するので、次段のＣＭＯＳインバータのＭ７のオフ状
態限界の条件となる。しきい値のバラツキなどにより微
小電流が流れ、これが製品応用の中で問題となる場合も
考えられる。この第２の実施形態では、この対策を施し
ており、ｐ型ＭＯＳトランジスタからなるＭ４Ａ，Ｍ５
Ａは差動アンプが不活性になったあとで、しきい値分
（０．７Ｖ程度）の電位を上げれば良いだけなので、小
さなトランジスタサイズでかまわない。したがって、こ
の素子追加によるＳ，ＳＢ端子の容量増加は小さく、高
速動作の特徴は維持される。

【００１９】次に、本発明の第３の実施形態を図６の回
路図を用いて説明する。この実施形態では、第１の実施
形態のデジット線選択用のスイッチ回路ＹＳＷとセンス
アンプ回路を一体化させた構成とする。デジット線対の
信号Ｄ１，ＤＢ１をゲート入力とするｎ型ＭＯＳトラン
ジスタＭ１Ａ，Ｍ２Ａで差動アンプを形成し、共通ソー
スとＧＮＤ間のｎ型ＭＯＳトランジスタＭ３Ａにデジッ
ト選択信号ＳＥ１１を入力する。同様に、デジット線対
の信号Ｄ２，ＤＢ２をゲート入力とするｎ型ＭＯＳトラ
ンジスタＭ１Ｂ，Ｍ２Ｂで差動アンプを形成し、共通ソ
ースとＧＮＤ間のｎ型ＭＯＳトランジスタＭ３Ｂにデジ
ット選択信号ＳＥ１２を入力する。これらは、複数個あ
るデジット線対に対応して存在し、それぞれのＭ１Ａ，
Ｍ１Ｂ，Ｍ２Ａ，Ｍ２Ｂのドレインを共通接続したバス
線がＳ，ＳＢとなる。ここに接続される負荷は共通でか
まわないのでゲート、ドレインをクロスカップル接続し
たＭ４，Ｍ５を接続している。また、Ｓ，ＳＢ間のイコ
ライズ用Ｍ６と次段バッファのインバータ回路ＩＮＶ１
〜ＩＮＶ３およびその後に接続されるＷＲＢ駆動用のＭ
７，Ｍ８は他の実施形態と同様である。

【００２０】この構成では、ＳＥ１とデジット選択を兼
ねた信号ＳＥ１１が選択されると、このデジット電位を
入力とした差動アンプがＭ１Ａ，Ｍ２Ａ、およびＭ４，
Ｍ５にて形成され、これは第１の実施形態と同様の回路
となる。ただし、Ｓ，ＳＢには非選択デジット線に対応
したオフのｎ型ＭＯＳトランジスタＭ１Ｂ，Ｍ２Ｂのド
レインが負荷として接続されてしまう。これらの容量が
小さく、十分にＳ，ＳＢが要求速度で動くのであれば、
このような回路構成を選択することも可能となる。この
場合は、デジット選択信号とＳＥ１を共通化できるため
信号本数を削減できる。そして、ＹＳＷの回路素子数が
多ければ、素子数の削減にも効果が生じる。

【００２１】次に、本発明の第４の実施形態を図７の回
路図を用いて説明する。この実施形態では、より高速化
のためにセンスアンプを制御する信号を用いてＷＲＢの
スイッチング速度を改善する回路を設けている。ここで
示すセンスアンプ回路ＳＡ３は、第１の実施形態のＳＡ
１に制御信号であるＳＥ１，ＳＥ２の発生バッファ部分
を含めたものであり、ＳＥ１，ＳＥ２はブロック共通の
制御信号ＳＳ１，ＳＳ２とブロック選択信号ＢＳをそれ
ぞれ入力としたＡＮＤ論理のＡＮＤ１，ＡＮＤ２の出力
がそれになる。ＳＳ１とＳＳ２を入力とするＷＲＢ電位
制御回路ＢＣ１を備えており、これはＳＳ１がロウ、Ｓ
Ｓ２がハイの時だけ、ＷＲＢとＶＣＣの間に接続したｎ
型ＭＯＳトランジスタＭ９およびＷＲＢとＧＮＤの間に
接続したｐ型ＭＯＳトランジスタＭ１０を両方ともオン
させるためにＩＮＶ４，ＩＮＶ５，ＮＯＲ１を含む回路
である。

【００２２】ここで、ＳＳ１とＳＳ２の動きはＳＥ１，
ＳＥ２と同様なので、差動アンプ電流源がオンした後
で、かつ増幅動作に入る前の時間帯に当たるのが、ＳＳ
１がロウ、ＳＳ２がハイの時間帯であり、つまりセンス
アンプからＷＲＢにデータが出力される直前の時間帯に
相当する。この時にＢＣ１の駆動ＭＯＳがオンすると、
ＷＲＢ上に存在するデータがロウの場合にはＭ９によ
り、ハイの場合にはＭ１０により中間電位付近まで駆動
される。Ｍ９もＭ１０もソース電位が浮き上がるのでゲ
ート電位がしきい値付近になる中間電位付近までオフし
てしまう。ＳＥ２がハイになる直前までにこのＷＲＢ中
間化が完了していれば、センスアンプ出力は中間電位か
ら変動するのでデータ確定時間は大幅に改善される。本
実施形態では、ＢＣ１の回路は増加することになるが、
共通バス線ＷＲＢに対し１回路で良いので全体の素子数
からは無視できる程度の微増である。

【００２３】次に、本発明の第５の実施形態を図８の回
路図を用いて説明する。この実施形態では、センスアン
プ出力が駆動する共通バスがＷＲＢ，ＷＲＢＢの２本で
構成されている場合であり、これらバス線は差動でＯＢ
ｕｆｆにデータ信号を伝える。センスアンプ回路ＳＡ４
は、差動アンプ部分の出力Ｓ，ＳＢを受けるインバータ
ＩＮＶ３，ＩＮＶ１の出力を駆動ｎ型ＭＯＳトランジス
タＭ７’，Ｍ８のゲートにそれぞれ接続し、このＭ
７’，Ｍ８の各ドレインがＷＲＢ，ＷＲＢＢに接続（複
数個あるブロックでドレイン共通接続となる）されてい
る。ＷＲＢ，ＷＲＢＢには負荷素子としてｐ型ＭＯＳト
ランジスタＭ１１，Ｍ１２がゲートとドレインをクロス
カップル接続した形で接続されており、また、ＷＲＢと
ＷＲＢＢ間にはイコライズ用のｐ型ＭＯＳトランジスタ
Ｍ１３が設けられ、これらをバス線負荷回路ＢＣ２とし
てバス線対に一機設けている。

【００２４】ここで、センスアンプからデータが出力さ
れる前に、Ｍ１３のゲート信号ＳＥ３をロウにしＷＲＢ
とＷＲＢＢを（ＶＣＣ−Ｖｔｈ）に同電位でプリチャー
ジする。次にセンスアンプが活性化されるのと同時に、
ＳＥ３をハイに戻す。すると、出力駆動用のＭ７’，Ｍ
８が一方のバス線を引き下げ、負荷のＭ１１，Ｍ１２の
ゲート電圧にはフィードバックがかかり、もう一方のバ
ス線電位の引き上げはこの負荷が駆動する。センスアン
プ出力直前のＳＥ３制御は、第４の実施形態のＢＣ１回
路を応用すれば容易に形成できる。この実施形態の場
合、バス線はイコライズされた状態からデータ出力がで
るので高速読み出しが可能となるが、共通バス線は２本
に増えてしまう。しかし、センスアンプＳＡ４に関して
は、インバータが一段分省略され、駆動用Ｍ７’，Ｍ８
も能力の高いｎ型ＭＯＳトランジスタのみとなるのでレ
イアウト面積は削減される。このバス線増加分よりセン
スアンプ縮小分が大きくなる製品応用例では特に有効な
実施形態となる。

【００２５】次に、本発明の第６の実施形態を図９の回
路図を用いて説明する。この実施形態では、センスアン
プ回路ＳＡ５への入力信号Ｂ，ＢＢはｐ型ＭＯＳトラン
ジスタＭ１’，Ｍ２’のゲートに入力され、この二つの
トランジスタで差動アンプを形成している。共通のソー
ス端子はＳＥ１に接続されており、それぞれのドレイン
にはゲートとドレインをクロスカップル接続したｎ型Ｍ
ＯＳトランジスタＭ４’，Ｍ５’が接続されている。こ
れらドレイン端子が差動アンプ部分の出力Ｓ，ＳＢとな
り、ＳはインバータＩＮＶ８１を介してＷＲＢプルアッ
プ駆動用のｐ型ＭＯＳトランジスタＭ７のゲートに、Ｓ
Ｂは直接ＷＲＢプルダウン駆動用のｎ型ＭＯＳトランジ
スタＭ８のゲートに接続されている。Ｓ，ＳＢ間にはイ
コライズ用のｎ型ＭＯＳトランジスタＭ６’が接続さ
れ、ゲートには制御信号ＳＥ２Ｂが入力される。差動ア
ンプ部分の構成は今までの実施形態とはｐ型、ｎ型のＭ
ＯＳトランジスタ構成を逆にしており、ＳＥ１をハイに
することで差動アンプに電流を流し、ＳＥ２Ｂをロウに
することでＳ，ＳＢのイコライズを解いて増幅差動信号
を出力する。

【００２６】この回路において、ＳＥ１がハイ時にＭ
１’，Ｍ２’の共通ソースはＶＣＣ付近まで上がるがデ
ジット線電位を高めに設定すれば（これらｐＭＯＳのゲ
ート電圧が低めになる）、増幅能力は十分得られる。負
荷素子がｎＭＯＳになったことでトランジスタ能力は上
がるので、サイズを小さくすることが可能となりＳ，Ｓ
Ｂの負荷容量は軽減される。同時にＷＲＢのバス線の負
荷があまり大きくない製品応用の場合、Ｓ，ＳＢの次段
バッファからインバータを１段ずつ省略することが可能
となる。もちろん、論理的にも逆転するのでセンスアン
プの非活性状態ではＳ，ＳＢはロウにならねばならない
が、差動アンプ部分のｐ型、ｎ型のＭＯＳトランジスタ
構成を逆転しているために、（ＶＣＣ＋Ｖｔｈ）にな
り、次段バッファおよびｎＭＯＳ素子をオフにできる。
ＳＡ５を構成する素子数は９個であり、第１の実施形態
に比較して５個削減されており、さらに従来例と比較し
た場合５０％に削減されたことになる。

【００２７】次に、本発明の第７の実施形態を図１０の
回路図を用いて説明する。この実施形態では、センスア
ンプ回路ＳＡ６に入力されるＢ，ＢＢはｎ型ＭＯＳトラ
ンジスタＭ１，Ｍ２のゲートに入り、共通ソース端子に
は各ブロック共通の電位線ＶＲに接続される。ＶＲとＧ
ＮＤの間には各ブロック共通のｎ型ＭＯＳトランジスタ
Ｍ３がダイオード接続されている。Ｍ１，Ｍ２のそれぞ
れのドレインには負荷素子として、ｐ型ＭＯＳトランジ
スタＭ４，Ｍ５がドレインとソースをカップリング接続
した形で接続されている。これらｐＭＯＳの共通ソース
端子は制御信号ＳＥ１に接続され、それぞれのドレイン
は差動アンプ部分の出力Ｓ，ＳＢになる。Ｓ，ＳＢ間に
はイコライズ用のｎ型ＭＯＳトランジスタＭ６が接続さ
れ、そのゲートには制御信号ＳＥ２Ｂが入力されてい
る。Ｓ，ＳＢの次段には差動のバス線対ＷＲＢ、ＷＲＢ
Ｂを駆動するｎ型ＭＯＳトランジスタＭ７’，Ｍ８のゲ
ートが直接接続されている。バス線対の構成は、第５の
実施形態と同様なので、その負荷回路としてＢＣ２も接
続されている。

【００２８】この回路では、ＳＥ１がロウ、ＳＥ２Ｂが
ハイの非選択の場合、負荷Ｍ４，Ｍ５はオフするので差
動とイコライズ用Ｍ６により、ＶＲの電位にＳ，ＳＢと
もに下げられている。ＶＲは、（ＶＣＣ−Ｖｔｈ）なの
でロウ電位となり、次段のＭ７’，Ｍ８を両方ともオフ
にできる。ＳＥ１がハイで差動アンプ部分に電流が供給
され、Ｓ，ＳＢは同一の中間電位になり、Ｍ７’，Ｍ８
も弱くオンするがデータは確定しない。ＳＥ２Ｂがロウ
になりイコライズが解かれると、Ｓ，ＳＢには増幅され
た差電位が発生するので、Ｍ７’，Ｍ８の一方が完全に
オン、もう一方が完全にオフになり、バス線対上にデー
タが出力されることになる。この実施形態の場合も第６
の実施形態同様に、バス線が比較的軽い場合の応用例で
あり、更にバス線が差動の２本構成の場合であるが、セ
ンスアンプ回路ＳＡ６の素子数は、僅か７個にまで削減
可能となっている。これは、従来例の３９％であり、目
的に合わせた最適な応用回路では、このように大幅な素
子数の削減も可能となる。

【００２９】

【発明の効果】以上説明したように、本発明ではセンス
アンプ回路を１段の差動増幅回路として構成する一方
で、差動増幅回路が不活性状態のときの差動出力レベル
が次段の駆動バッファ回路をハイインピーダンスとする
レベルとなるように構成されているので、差動増幅回路
の次段にＮＯＲ論理が不必要となり、差動増幅回路の差
動出力が入力される回路はバッファとしてのインバータ
回路もしくは直接駆動用のトランジスタで構成でき、セ
ンスアンプ回路の出力端での負荷容量の低減が可能とな
りセンスアンプ回路での動作の高速化と、回路素子数の
大幅な低減が可能となる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態の回路図である。

【図２】第１の実施形態と従来例のセンスアンプ動作電
圧波形を比較して示す図である。

【図３】センスアンプ回路の負荷およびイコライズの各
トランジスタの平面レイアウト図である。

【図４】第１の実施形態と従来例のセンスアンプ回路の
素子数と動作速度の関係を示す図である。

【図５】本発明の第２の実施形態の回路図である。

【図６】本発明の第３の実施形態の回路図である。

【図７】本発明の第４の実施形態の回路図である。

【図８】本発明の第５の実施形態の回路図である。

【図９】本発明の第６の実施形態の回路図である。

【図１０】本発明の第７の実施形態の回路図である。

【図１１】従来の回路例の一例を示す回路図である。

【符号の説明】

ＣＥＬメモリセルＷＬワード線Ｄ，ＤＢデジット線ＹＳＷデジット選択スイッチＢ，ＢＢデジット共通バス線Ｍ１〜Ｍ１３ＭＯＳトランジスタＳＡ１〜ＳＡ６センスアンプ回路ＩＮＶ１〜ＩＮＶ５インバータＮＯＲ１ＮＯＲ論理ＡＮＤ１，ＡＮＤ２アンド論理ＷＲＢ，ＷＲＢＢブロック共通バス線ＢＣ１，ＢＣ２ブロック共通バス線制御回路ＯＢｕｆｆ出力バッファＤｏｕｔ出力端子ＳＥ１，ＳＥ２，ＳＳ１，ＳＳ２センスアンプ制御信
号

Claims

【特許請求の範囲】

【請求項１】小振幅の差動電圧信号を入力とする１段
構成の差動増幅回路と、この差動増幅回路の出力を入力
とする駆動バッファ回路とを含むセンスアンプ回路を備
え、前記差動増幅回路が不活性状態のときの差動出力レ
ベルが前記駆動バッファ回路をハイインピーダンス状態
とするレベルに設定されていることを特徴とする半導体
装置。
【請求項２】前記差動増幅回路は、差動入力がそれぞ
れのゲートに入力されかつソースが共通接続された第１
のＭＯＳトランジスタ対と、このＭＯＳトランジスタ対
の差動出力端としてのドレインにそれぞれ負荷素子とし
て接続され、かつ互いのソースとドレインをクロスカッ
プル接続した第２のＭＯＳトランジスタ対と、前記差動
出力端を短絡するトランジスタとを備え、前記駆動バッ
ファ回路は駆動トランジスタで構成され、前記差動増幅
回路が不活性状態の時の差動出力レベルが、前記駆動ト
ランジスタをオフにして駆動バッファ回路をハイインピ
ーダンス状態とするレベルに設定されてなる請求項１の
半導体装置。
【請求項３】複数のワード線およびデジット線をマト
リックス状に配置し、その交点にメモリセルがアレイ状
に配列されたセルアレイを有し、選択されたメモリセル
の情報が前記デジット線上に差電位として読み出され、
この差電圧が前記センスアンプ回路の入力とされ、これ
らセルアレイとセンスアンプ回路とで１組のメモリブロ
ックが構成され、複数のメモリブロックの各センスアン
プ回路の駆動バッファ回路の出力端が共通のバス線に接
続されてなる請求項１または２の半導体装置。
【請求項４】第１のＭＯＳトランジスタ対の共通ソー
スに第１のＭＯＳトランジスタが接続され、この第１の
ＭＯＳトランジスタを制御信号でオン、オフ動作させて
差動増幅回路の電流制御を行う請求項２または３の半導
体装置。
【請求項５】第１のＭＯＳトランジスタ対の共通ソー
スに制御信号が直接入力され、この制御信号をハイ、ロ
ウ状態に制御することにより差動増幅回路の電流制御を
行う請求項２または３の半導体装置。
【請求項６】差動出力を短絡するトランジスタは第２
のＭＯＳトランジスタ対と同じ導電型の第２のＭＯＳト
ランジスタで形成し、この差動増幅回路が不活性状態の
時には、最高電源電圧から第２のＭＯＳトランジスタ対
のしきい値電圧だけ降下、もしくは上昇した電位とされ
る請求項２ないし５のいずれかの半導体装置。
【請求項７】差動増幅回路に電流が供給され、かつ第
２のＭＯＳトランジスタがオンされたときの差動出力レ
ベルが、駆動バッファ回路をハイインピーダンスとする
レベルとなるように、差動出力レベルと駆動バッファ回
路のしきい値の関係を設定してなる請求項２ないし６の
いずれかの半導体装置。
【請求項８】第２のＭＯＳトランジスタ対の共通ソー
スに接続したＭＯＳトランジスタをオン、オフ制御する
ための制御信号を入力とする第３のＭＯＳトランジスタ
が差動増幅回路の出力端と電源電位との間に設けられ、
この第３のＭＯＳトランジスタを差動増幅回路が不活性
状態のときにオンして、差動出力レベルを電源電位に固
定するようにしてなる請求項４，６，７のいずれかの半
導体装置。
【請求項９】差動増幅回路を構成する第１のＭＯＳト
ランジスタ対が複数個並列に配置され、これら第１のＭ
ＯＳトランジスタ対は複数本存在するデジット線に対応
して各デジット線対の信号を直接ゲートに入力するよう
にされ、かつ前記第１のＭＯＳトランジスタ対の共通ソ
ースに電流供給用のスイッチ機能を持たせることで、差
動増幅回路の電流供給とデジット線選択を共通のスイッ
チ制御で実現できるようにした請求項３の半導体装置。
【請求項１０】差動増幅回路の電流供給を制御する第
１の信号と差動増幅回路の差動出力を短絡する第２の信
号の二本を入力とし、第１の信号がオンし電流を供給し
始め、かつ第２の信号がオフで短絡状態が続いている時
間に対応して、ブロック共通のバス線を、ハイまたはロ
ウと感じる間の中間的電位になるようにする回路を備え
ている請求項３，４，６，７のいずれかの半導体装置。
【請求項１１】中間電位化を行う回路は、バス信号線
を引き上げる第１導電型及び第２導電型の各ＭＯＳトラ
ンジスタを同時にオンさせることにより実現する請求項
１０の半導体装置。
【請求項１２】センスアンプ回路の出力であるブロッ
ク共通のバス線を差動の対信号線で構成し、これらを駆
動するセンスアンプ回路の出力トランジスタは差動増幅
回路からの出力を直接もしくはバッファを介してゲート
入力にした第３のＭＯＳトランジスタ対で構成し、それ
ぞれのドレインをバス線対に接続し、バス線対にはゲー
トとドレインをクロスカップル接続した第４のＭＯＳト
ランジスタ対を負荷素子として接続し、同時にこのバス
線対を短絡するための第５のトランジスタを有している
請求項３の半導体装置。