KR100639202B1 - 씨모스 센스 앰프 - Google Patents

Abstract

본 발명은 반도체 메모리 장치의 씨모스 센스 앰프에 관한 것으로, 센스 앰프의 동작시 풀업 바이어스 전위를 공급하는 드라이버단을 전류 미러형으로 구성하여 동작하므로써 전류 구동력을 향상시켜 동작 속도를 증가시키고, 상기 드라이버단을 구성하는 트랜지스터의 사이즈를 줄여 전체 면적을 줄이는 것이 가능하다. 또한, 센스 앰프의 풀업 바이어스 전압으로 센스 앰프의 초기 동작에서는 고전압을 공급하다가 그 이후에 전원전압을 공급하도록 하므로써 센스 앰프의 동작을 안정화시킬 수 있다. 이를 위해, 본 발명의 씨모스 센스 앰프는 센스앰프 인에이블 신호에 의해 풀업 바이어스 전위를 제 1 노드 및 제 2 노드에 각각 전달하는 제 1 전류 소오스 공급 수단과, 상기 센스앰프 인에이블 신호에 의해 풀다운 바이어스 전위를 공급하는 제 2 전류 소오스 공급 수단과, 상기 제 1 전류 소오스 공급 수단 및 상기 제 2 전류 소오스 공급 수단 사이에 접속되며, 입력되는 2개의 신호를 차동 증폭하는 크로스 커플형 구조를 갖는 차동 증폭 수단을 포함하여 구성된 것을 특징으로 한다.

Description

씨모스 센스 앰프{CMOS SENSE AMPLIFIER}

도 1은 종래의 씨모스 센스 앰프의 회로도

도 2는 본 발명에 의한 씨모스 센스 앰프의 회로도

도 3은 본 발명에 의한 씨모스 센스 앰프의 동작 타이밍도

도 4는 종래의 센스 앰프와 본 발명의 센스 앰프에서 사용되는 각 신호의 동작 파형도

* 도면의 주요부분에 대한 부호의 설명 *

10 : 프리차아지 회로부 20 : 래치 회로부

30 : 펄스 발생 회로부

본 발명은 반도체 메모리 장치의 씨모스(CMOS) 센스 앰프(sense amp)에 관한 것으로, 특히 데이터 비트 라인 센스 앰프의 드라이버단을 변형하여 데이터 비트 라인 센스 앰프 동작시 전류 소모를 줄이고 동작 속도를 증가시킨 CMOS 센스 앰프에 관한 것이다.

일반적으로, 센스 앰프는 셀 어레이(cell array)에 저장되어 있는 미세한 데 이터 신호가 비트 라인(BL) 및 비트바 라인(/BL)에 각각 실리게 되면 이를 감지·증폭한 후에 데이터 버스 라인(DB) 및 데이터 버스 라인바(/DB)로 전송하는 비트라인 센스앰프와, 상기 데이터 버스 라인(DB) 및 데이터 버스 라인바(/DB)에 실린 데이터를 한번 더 증폭하여 데이타 출력버퍼로 전달하는 데이터버스라인 센스앰프가 있다.

반도체 메모리의 셀에 저장된 데이타가 밖으로 독출되는 과정을 살펴보면, 먼저 로오 어드레스가 입력되면 이 어드레스에 해당하는 워드 라인이 액티브되고 일정한 시간후에 비트라인 센스 앰프가 동작하여 액티브된 워드 라인의 셀 데이터를 래치(latch) 시킨다.(이 시간이 로오 액티브 시간(tRCD)). 이후 컬럼 어드레스가 입력되면 그중 선택된 비트 라인 센스앰프의 정보를 데이터 라인을 통해서 데이터라인 센스앰프로 보내 증폭한 후 데이타 출력 버퍼쪽으로 전송하게 된다.

그러면 첨부 도면을 참조하여 종래의 센스 앰프의 동작 및 구성에 대해 설명하고 그에 따른 문제점에 대해 알아보기로 한다.

도 1은 종래의 씨모스 센스 앰프를 도시한 회로도이다.

상기 센스 앰프는 데이터 버스 라인 인에이블 신호(DBEN)가 '하이' 상태로 인에이블되면, 풀다운 전류 소오스 역할을 하는 NMOS 트랜지스터(N3)가 동작하여 센스 앰프의 풀다운 노드(N5)로 접지전압을 공급하여 센스 앰프가 동작하도록 준비한다. 그리고, 데이터 버스 라인 인에이블 신호(DBEN)에 의해 PMOS 트랜지스터(P2)가 동작하여 노드(Nd2)로 전원전압(Vdd)을 공급한다. 또한, PMOS 트랜지스터(P1)는 게이트가 접지전압(Vss)에 접속되어 있으므로, 항상 턴온 상태를 유지하여 노드(Nd1)로 전원전압(Vdd)을 공급한다.

한편, 상기 노드(Nd2)와 상기 풀다운 노드(Nd5) 사이에 접속되며, 비트 라인 또는 데이터 버스 라인에서 전송된 데이터(Nd3)를 입력으로 하는 인버터(P4, N2)는 상기 입력 신호(Nd3)의 반전 신호를 출력 노드(Nd4)로 출력한다. 그리고, 상기 노드(Nd1)와 상기 풀다운 노드(Nd5) 사이에 접속되며, 비트 라인 또는 데이터 버스 라인에서 전송된 데이터(Nd4)를 입력으로 하는 인버터(P3, N1)는 상기 입력 신호(Nd4)의 반전 신호를 상기 출력 노드(Nd4)로 출력한다.

그리고, 상기 센스 앰프로 입력되는 데이터 버스 라인으로 전송된 데이터(SDB, SDBB)는 상기 센스 앰프가 동작시 제어 신호(SDBEQ)에 의해 전달 게이트(P5, N4) 및 전달 게이트(P6, N5)를 통해 프리차아지 회로부(10)의 입력 노드(Nd6 및 Nd7)로 각각 입력된다. 이때, 프리차아지 회로부(10)는 상기 센스앰프 인에이블 신호(DBEQ)에 의해 동작이 제어되어, 상기 센스 앰프가 동작하지 않는 대기 동작시 상기 센스 앰프의 입력 노드(Nd3, Nd4)의 전위를 반전위(1/2Vdd)로 프리차아지 시킨다. 상기 프리차아지 회로부(10)는 상기 센스 앰프가 동작하는 시점에서는 동작을 하지 않으며, 입력 노드(Nd6, Nd7)의 신호를 상기 센스 앰프의 입력 노드(Nd3, Nd4)로 전달한다.

상기 구성을 갖는 종래의 씨모스 센스 앰프는, 상기 PMOS 트랜지스터(P1)의 크기가 작고 게이트가 접지전압(Vss)에 묶여 있어 항상 턴온된 상태이다. 따라서, 상기 PMOS 트랜지스터(P1)를 통해 누설 전류가 흐른다. 그리고, 상기 PMOS 트랜지스터(P2)는 상기 센스 앰프를 구동해야 하는 이유로 트랜지스터의 사이즈(size)를 큰 것을 사용하기 때문에 래이아웃(layout)의 면적을 증가시키게 된다.

또한, 종래의 센스 앰프는 PMOS 트랜지스터(P2) 하나로 센스 앰프를 구동해야 하므로, 센스 앰프의 동작 속도가 느려지는 문제점이 있었다.

따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 센스 앰프의 동작시 풀업 바이어스 전위를 공급하는 드라이버단을 전류 미러형으로 구성하여 동작하므로써 전류 구동력을 향상시켜 동작 속도를 증가시키고, 상기 드라이버단을 구성하는 트랜지스터의 사이즈를 줄여 전체 면적을 줄인 CMOS 센스 앰프를 제공하는데 있다.

또한, 본 발명의 다른 목적은 상기 구성을 갖는 본 발명의 센스 앰프의 풀업 바이어스 전압으로 센스 앰프의 초기 동작에서는 고전압(Vpp)을 공급하다가 그 이후에 전원전압(Vdd)을 공급하도록 하므로써, 센스 앰프의 동작을 안정화시킨 CMOS 센스 앰프를 제공하는데 있다.

상기 목적을 달성하기 위하여, 본 발명의 CMOS 센스 앰프는,

센스앰프 인에이블 신호에 의해 풀업 바이어스 전위를 제 1 노드 및 제 2 노드에 각각 전달하는 제 1 전류 소오스 공급 수단과,

상기 센스앰프 인에이블 신호에 의해 풀다운 바이어스 전위를 공급하는 제 2 전류 소오스 공급 수단과,

상기 제 1 전류 소오스 공급 수단 및 상기 제 2 전류 소오스 공급 수단 사이에 접속되며, 입력되는 2개의 신호를 차동 증폭하는 크로스 커플형 구조를 갖는 차 동 증폭 수단을 포함하여 구성된 것을 특징으로 한다.

본 발명의 씨모스 센스 앰프에 있어서, 상기 제 1 전류 소오스 공급 수단은 커런트 미러형 구조를 갖는 MOS 트랜지스터로 구성된 것을 특징으로 한다.

본 발명의 씨모스 센스 앰프에 있어서, 상기 MOS 트랜지스터는 PMOS 트랜지스터인 것을 특징으로 한다.

본 발명의 씨모스 센스 앰프에 있어서, 상기 센스앰프 인에이블 신호에 의해 센스 앰프의 동작시 상기 제 1 노드 및 상기 제 2 노드를 이퀄라이징시키는 이퀄라이징 수단을 추가로 구비한 것을 특징으로 한다.

본 발명의 씨모스 센스 앰프에 있어서, 상기 이퀄라이징 수단은 PMOS 트랜지스터인 것을 특징으로 한다.

본 발명의 씨모스 센스 앰프에 있어서, 상기 제 2 전류 소오스 공급 수단은 NMOS 트랜지스터인 것을 특징으로 한다.

본 발명의 씨모스 센스 앰프에 있어서, 상기 차동 증폭 수단은 PMOS 및 NMOS 트랜지스터로 구성된 2개의 인버터인 것을 특징으로 한다.

본 발명의 씨모스 센스 앰프에 있어서, 상기 풀업 바이어스 전위는 상기 센스 앰프의 초기 동작시 고전압(Vpp)을 공급받고 그 이후에 전원전압(Vdd)을 공급받는 것을 특징으로 한다.

본 발명의 씨모스 센스 앰프에 있어서, 상기 풀업 바이어스 전위는 센스앰프 인에이블 신호에 의해 동작되는 펄스 발생 회로로부터 생성된 전압을 공급받는 것을 특징으로 한다.

이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.

또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.

도 2는 본 발명에 의한 씨모스 센스 앰프를 도시한 회로도로서, 데이터 버스 라인 센스 앰프와, 상기 센스 앰프가 동작하지 않을 때 상기 센스 앰프의 입력 단자를 반전위(1/2Vdd)로 프리차아지시키는 프리차아지 회로부(10)와, 상기 센스 앰프의 출력 신호를 다음 데이터에 의해 전이될 때까지 래치시키는 래치 회로부(20)로 구성되어 있다.

상기 센스 앰프는 센스앰프 인에이블 신호(DBEN)에 의해 풀업 바이어스 전위(Vdd)를 노드(Nd1) 및 노드(Nd2)에 각각 전달하는 제 1 전류 소오스 공급 수단(P7, P8)과, 상기 센스앰프 인에이블 신호(DBEN)에 의해 풀다운 바이어스 전위(Vss)를 공급하는 제 2 전류 소오스 공급 수단(N3)과, 상기 제 1 전류 소오스 공급 수단(P7, P8) 및 상기 제 2 전류 소오스 공급 수단(N3) 사이에 접속되며, 입력되는 2개의 신호를 차동 증폭하는 크로스 커플형 구조를 갖는 차동 증폭 수단(P3 및 N1, P4 및 N2)로 구성된다.

전반적인 동작은, 먼저 메모리 셀에 저장되어 있는 데이터를 액세스하여 비트 라인 센스 앰프로 센싱한 데이터를 데이터 버스 라인으로 보내진다. 데이터 버스 라인 인에이블 신호(DBEQ)에 의해 프리차아지된 프리차아지 회로부(10)의 출력 노드(Nd3, Nd4)는 전원전압(Vdd)으로 프리차아지되어 있고, 제어 신호(SDBEQ)에 의 해 반전압(1/2Vdd)으로 프리차아지된 입력 라인(SDB, SDBB)은 비트 라인에서 센싱된 데이터에 의해 전하 공유하여 상기 노드(Nd3, Nd4)로 전달된다.

마찬가지로, 상기 노드(Nd3, Nd4)가 전하 공유되어 셀의 데이터가 '1'이면 노드(Nd3)는 전원전압(Vdd) 상태로 있고, 노드(Nd4)는 상기 노드(Nd3)와 전위가 반대인 접지전압(Vss)으로 디스차아지된다. 상기 노드(Nd3)와 상기 노드(Nd4)의 전위차가 어느 정도 생기면 데이터 버스 라인 인에이블 신호(DBEQ)가 액티브되어 데이터 비트라인 센스앰프가 구동되고 센싱이 일어나 셀의 데이터가 출력 단자(RD)로 래치된다.

도시된 바와 같이, 본 발명의 센스 앰프가 종래의 센스 앰프와 다른 점은 센스 앰프를 드라이버하는 부분의 PMOS 트랜지스터(P7∼P9)가 프리차아지 회로 형태로 구성되어 있고, 데이터 버스 라인 인에이블 신호(DBEN)로 제어가 되어 센스 앰프가 동작하지 않을 경우에는 전원전압(Vdd)에서 센스 앰프로 전류가 흐르는 경로를 차단하여 누설 전류를 제거하였다. 그리고, 센스 앰프가 동작하는 구간(DBEN 신호가 '하이'인 구간)에 흐르는 피크(peak) 전류는 대략 3mA로 종래의 회로의 경우보다 0.7mA가 작다. 램버스 디램의 경우 한번에 256개의 데이터 버스 라인 센스 앰프가 동작해야 하므로 칩 전체적으로 볼 때 많은 양의 전력 소모를 줄일 수 있게 된다.

도 3은 본 발명의 다른 씨모스 센스 앰프를 도시한 회로도이다.

도 3에 도시된 씨모스 센스 앰프는 센스 앰프의 풀업 바이어스 전위로 공급되는 전원전압(Vdd)을 데이터 버스 라인 인에이블 신호(DBEN)에 의해 일정 구간의 펄스 신호를 발생하는 펄스 발생 회로부(30)로부터 전원전압(Vdd)을 공급받도록 구성한 것이다.

상기 펄스 발생 회로부(30)는 상기 데이터 버스 라인 인에이블 신호(DBEN)가 입력되면, 초기의 일정 펄스 구간동안에는 고전압(Vpp)을 상기 센스 앰프의 풀업 바이어스 전위로 공급하고, 그 이후 전원전압(Vdd)을 공급한다. 따라서, 상기 센스 앰프는 초기 동작시 고전압(Vpp)을 공급받기 때문에 동작 속도가 빠르며, 또한 안정되게 동작할 수 있게 된다.

도 4는 종래의 센스 앰프와 본 발명의 센스 앰프에서 사용되는 각 신호의 동작 파형을 비교하여 도시하였다.

상기 시뮬레이션 결과에서 보는 바와 같이, 데이터 버스 라인 인에이블 신호(DBEN)가 활성화되어 센스 앰프를 구동할 때 상기 센스 앰프의 입력 노드(Nd3)((a)DBA)의 전위차가 종래의 회로((b)DBA)보다 대략 350mV가 크고, 따라서 노이즈 마진(noise marging)이 증가하여 센스 앰프가 오동작하는 것을 훨씬 줄일 수 있다. 따라서, 본 발명의 센스 앰프((a)RD)는 종래의 센스 앰프((b)RD)보다 동작 속도가 0.1ns 정도 빨라진 것을 볼 수 있다.

이상에서 설명한 바와 같이, 본 발명의 씨모스 센스 앰프에 의하면, 센스 앰프의 동작시 풀업 바이어스 전위를 공급하는 드라이버단을 전류 미러형으로 구성하여 동작하므로써 전류 구동력을 향상시켜 동작 속도를 증가시키고, 상기 드라이버단을 구성하는 트랜지스터의 사이즈를 줄여 전체 면적을 줄이는 것이 가능하다.

또한, 본 발명의 씨모스 센스 앰프는 센스 앰프의 풀업 바이어스 전압으로 센스 앰프의 초기 동작에서는 고전압(Vpp)을 공급하다가 그 이후에 전원전압(Vdd)을 공급하도록 하므로써, 센스 앰프의 동작을 안정화시킬 수 있다.

아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (9)

1. 반도체 메모리 장치에 있어서,

   센스앰프 인에이블 신호에 의해 풀업 바이어스 전위를 제 1 노드 및 제 2 노드에 각각 전달하는 제 1 전류 소오스 공급 수단과,

   상기 센스앰프 인에이블 신호에 의해 풀다운 바이어스 전위를 공급하는 제 2 전류 소오스 공급 수단과,

   상기 제 1 전류 소오스 공급 수단 및 상기 제 2 전류 소오스 공급 수단 사이에 접속되며, 입력되는 2개의 신호를 차동 증폭하는 크로스 커플형 구조를 갖는 차동 증폭 수단을 포함하여 구성된 것을 특징으로 하는 씨모스 센스 앰프.
2. 제 1 항에 있어서,

   상기 제 1 전류 소오스 공급 수단은 커런트 미러형 구조를 갖는 MOS 트랜지스터로 구성된 것을 특징으로 하는 씨모스 센스 앰프.
3. 제 2 항에 있어서,

   상기 MOS 트랜지스터는 PMOS 트랜지스터인 것을 특징으로 하는 씨모스 센스 앰프.
4. 제 1 항에 있어서,

   상기 센스앰프 인에이블 신호에 의해 센스 앰프의 동작시 상기 제 1 노드 및 상기 제 2 노드를 이퀄라이징시키는 이퀄라이징 수단을 추가로 구비한 것을 특징으로 하는 씨모스 센스 앰프.
5. 제 4 항에 있어서,

   상기 이퀄라이징 수단은 PMOS 트랜지스터인 것을 특징으로 하는 씨모스 센스 앰프.
6. 제 1 항에 있어서,

   상기 제 2 전류 소오스 공급 수단은 NMOS 트랜지스터인 것을 특징으로 하는 씨모스 센스 앰프.
7. 제 1 항에 있어서,

   상기 차동 증폭 수단은 PMOS 및 NMOS 트랜지스터로 구성된 2개의 인버터인 것을 특징으로 하는 씨모스 센스 앰프.
8. 제 1 항에 있어서, 상기 풀업 바이어스 전위는,

   상기 센스 앰프의 초기 동작시 고전압(Vpp)을 공급받고 그 이후에 전원전압(Vdd)을 공급받는 것을 특징으로 하는 씨모스 센스 앰프.
9. 제 1 항에 있어서, 상기 풀업 바이어스 전위는,

   센스앰프 인에이블 신호에 의해 동작되는 펄스 발생 회로로부터 생성된 전압을 공급받는 것을 특징으로 하는 씨모스 센스 앰프.

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