KR0146863B1 - 고속 및 저전력의 데이타 읽기/쓰기 회로를 구비한 반도체 메모리 - Google Patents

고속 및 저전력의 데이타 읽기/쓰기 회로를 구비한 반도체 메모리

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KR0146863B1
KR0146863B1 KR1019940034320A KR19940034320A KR0146863B1 KR 0146863 B1 KR0146863 B1 KR 0146863B1 KR 1019940034320 A KR1019940034320 A KR 1019940034320A KR 19940034320 A KR19940034320 A KR 19940034320A KR 0146863 B1 KR0146863 B1 KR 0146863B1
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가네꼬 히사시
니뽄 덴끼 가부시끼 가이샤
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Abstract

본 명세서에 개시된 반도체 메모리로서, 특히, 동기식 DRAM은 쓰기 동작에서 읽기/쓰기 버스를 제1 및 제2전위로 구동시키는 버스 구동 회로와, 읽기 동작에서 상기 읽기/쓰기 버스를 제3 및 제4전위로 구동시키는 데이타 앰프 회로와, 상기 쓰기 동작이 완료된 후 소정의 레벨동안 상기 데이타 읽기/쓰기 버스를 프리차지 레벨로 프리차지 시키는 프라치지 제어회로를 구비한다.

Description

고속 및 저전력의 데이타 읽기/쓰기 회로를 구비한 반도체 메모리
제1도는 본 발명의 제1실시예에 따른 메모리 장치의 일부를 도시하는 회로도.
제2도는 제1도에 도시된 장치의 동작을 도시하는 파형도.
제3도는 본 발명의 제2실시예에 따른 메모리 장치의 일부를 도시하는 회로도.
제4도는 제3도에 도시된 장치의 동작을 도시하는 파형도.
제5도는 종래의 실시예를 도시하는 블럭도.
제6도는 제5도에 도시된 종래의 실시예의 동작을 도시하는 파형도.
제7도는 제5도에 도시된 종래의 실시예의 일부를 도시하는 상세 회로도.
제8도는 제5도에 도시된 회로의 동작을 도시하는 파형도.
* 도면의 주요부분에 대한 부호의 설명
10 : 명령어 제어 회로 20 : 내부 클럭 발생 회로
30 : 읽기/쓰기 제어 회로 40 : 쓰기-데이타 버퍼 회로
50 : 쓰기-데이타 래치 회로 60, 61, 62 : 읽기/쓰기 버스 구동 회로
70 : 쓰기 스위치 회로 80 : 센스 앰프 회로
90 : 제1의 데이타 앰프 회로 100 : 제2의 데이타 앰프 회로
110 : 읽기-데이타 래치 회로 120 : 출력 버퍼 회로
[발명의 분야]
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 특히 소위, 동기식 다이나믹 랜덤 액세스 메모리(동기식 DRAM)내의 데이타 읽기/쓰기 회로의 개선점에 관한 것이다.
[종래 기술]
최근, 마이크로프로세서 장치(MPU)의 동작 속도의 향상 추세에 따라, 반도체 메모리 장치의 동작 속도에 대한 향상의 요구가 증가하고 있다. 이러한 목적을 위해, 다양한 고속의 메모리들이 제안되고 있다. 그러한 것들 중의 하나가 동기식 DRAM이다. 이 DRAM은 외부의 클럭에 동기적으로 동작하며, 고속의 데이타 읽기/쓰기 동작을 실행하기 위해 파이프라인 구조를 이용한다. 이러한 동기식 DRAM은 제5도에 도시된 바와 같이 구성된다. 단지 데이타 읽기/쓰기 회로부만 도시되며, 메모리 셀을 선택하기 위한 주변 회로뿐만 아니라 메모리 셀 어레이는 제5도에서 생략되고 있음을 주목해야 한다.
명령어 제어 회로(10)은 외부 입력 신호(및)뿐만 아니라 외부 클럭 신호(CLK)를 수신하며, 쓰기 액티베이션 신호(WR)와 읽기 액티베이션 신호(RE)를 발생시킨다. 내부 클릭 발생 회로(20)는 외부 클럭 신호(CLK)를 수신해서 내부 클럭 신호(ICLK1, ICLK2 및 ICLK3)를 발생시킨다.
쓰기/읽기 제어 회로(30)는 쓰기 액티베이션 신호(WR), 읽기 액티베이션 신호(RE) 및 내부 클럭 신호(ICLK2)를 수신해서 쓰기 펄스 신호(WPAL1)와 읽기 펄스 신호(RPAL)를 출력한다. 쓰기 데이타 버퍼 회로(40)는 데이타 단자(DQ)로부터 외부 입력 데이타와, 내부 클럭 신호(ICLK1)를 수신해서 쓰기 데이타(WDATA1)를 출력하는 D-F/F회로를 구비한다. 쓰기 데이타 래치 회로(50)는 또한 내부 클럭 신호(ICLK2)에 동기해서 쓰기 데이타(WDATA1)를 래치하고 이것을 쓰기 데이타(WDATA2)로서 출력하는 D-F/F회로를 구비한다.
읽기/쓰기 버스 구동 회로(62)는 쓰기 데이타(WDATA2)와 쓰기 펄스 신호(WPAL1)를 수신해서 원래 및 상보형 읽기/쓰기 버스(RWBUST 및 RWBUSN)를 구동시킨다. 읽기 스위치 회로(70)는 상기 읽기/쓰기 버스(RWBUST 및 RWBUSN)로부터 데이타를 수신해서, 원래 및 상보형 쓰기 버스(WBUST 및 WBUSN)를 구동시키고, 한편으로 쓰기 스위치 신호(WSW)를 출력한다. 읽기/쓰기 버스(RWBUST 및 RWBUSN)에서 전송된 데이타중의 하나가 로우 레벨(이후, L로 칭함)에 있을 때, 상기 쓰기 스위치 회로(70)는 상기 쓰기 스위치 신호(WSW)를 하이 레벨(이하, H로 칭함)로 세트시키고, 쓰기 데이타를 상기 쓰기 버스(WBUST 및 WBUSN)에 출력한다. 한편, 상기 읽기/쓰기 버스(RWBUST 및 RWBUSN) 모두가 H일 때, 상기 쓰기 스위치 회로(70)는 상기 쓰기 스위치 신호(WSW)를 L로 세트시킨다. 다시 말해, 상기 읽기/쓰기 버스 구동 회로(62)의 출력은 읽기 데이타 및 제어 정보로서의 역할을 한다.
센스 앰프 회로(80)는 상기 쓰기 스위치 신호(WSW)가 H일 때, 상기 쓰기 버스(WBUST 및 WBUSN)로부터의 데이타를 수신하는 반면, 상기 쓰기 스위치 신호(WSW)가 L일 때, 읽기-데이타를 원래 및 상보형 읽기 버스(RBUST 및 RBUSN)로 출력한다. 제1의 데이타 앰프 회로(90)는 상기 읽기 버스(RBUST 및 RBUSN)로부터의 데이타와, 읽기 펄스 신호(RPAL)를 수신해서 데이타를 상기 읽기/쓰기 버스(RWBUST 및 RWBUSN)에 출력한다. 상기 제1의 데이타 앰프 회로(90)에 의해 상기 버스(RWBUST 및 RWBUSN)로 전송된 전압 표시(H) 또는 전압 표시(L) 중의 하나는 상기 쓰기 스위치 회로(70)에 의해 H로 간주된다.
제2의 데이타 앰프 회로(100)는 상기 읽기/쓰기 버스(RWBUST 및 RWBUSN)로부터의 데이타와, 읽기 펄스 신호(RPAL)를 수신해서 읽기 데이타(RDATA1)를 출력한다. 읽기 데이타 래치 회로(110)는 상기 읽기 데이타(RDATA1)와 내부 클럭 신호(ICLK3)를 수신해서 읽기 데이타(RDATA2)를 출력하는 D-F/F 회로를 구비한다. 출력 버퍼 회로(120)는 상기 읽기 데이타(RDATA2)를 수신해서 출력 데이타를 단자(DQ)에 출력한다.
제5도에 도시된 바와 같은 동기식 DRAM의 동작은 이하 제6도를 참조로 기재된다. 먼저, 쓰기 동작은 아래에 설명된다. 액티브 명령이 먼저 입력되어 한 작업 라인을 선택하고, 다음에 입력 신호(RAS, CAS 및 WE)는 상기 외부 클럭 신호(CLK)의 상승 에지(leading edge)에 동기해서 싸이클(C1)에서 각각 H, L 및 L로 설정된다. 명령어 제어 회로(10)는 상기 싸이클(C1)동안 쓰기 액티브 하이 신호(WR)를 출력한다. 내부 클럭 발생 회로(20)는 내부 클럭 신호(ICLK1, ICLK2 ICLK3)를 각각 싸이클(C1, C2 및 C3)내의 하나의 쇼트 펄스(one-shot pulse) 형태로 발생시킨다. 상기 쓰기 액티브 하이 신호(WR)는 싸이클(C2)에서 L로 변경된다. 상기 싸이클(C2)의 한 쇼트 펄스의 내부 클럭 신호(ICLK2)에 응답하여, 상기 쓰기 펄스 신호(WPAL1)는 싸이클(C2)동안 H로 된다.
상기 단자(DQ)에 공급된 쓰기-데이타가 싸이클(C1)의 외부 입력 클럭(CLK)의 상승 에지에서 효력이 발생되어, 상기 쓰기-데이타 버퍼 회로(40)는 싸이클(C1)의 한 쇼트 펄스 내부 클럭 신호(ICLK1)에 동기적으로 상기 쓰기-데이타를 래치시키며 상기 쓰기 데이타(WDATA1)를 출력한다.
상기 쓰기 데이타 래치 회로(50)는 상기 한 쇼트 펄스의 내부 클럭 신호(ICLK2)에 동기적으로 상기 쓰기 데이타(WDATA1)를 래치시키며 상기 쓰기 데이타(WDATA2)를 출력한다. 또한 상기 한 쇼트 펄스의 내부 클럭 신호(ICLK2)에 응답하여, 상기 읽기/쓰기 제어 회로(30)는 싸이클(C2)동안 상기 쓰기 펄스 신호(WPAL1)를 H로 만든다.
상기 쓰기 펄스 신호(WPAL1)가 H로 될 때, 상기 읽기/쓰기 버스 구동 회로(62)는 상기 쓰기 데이타(WDATA2)를 불러와서(fetch), 이에 응답적으로 상기 읽기/쓰기 버스(RWBUST 및 RWBUSN)를 구동시킨다. 상기 읽기/쓰기 버스(RWBUST 및 RWBUSN)상의 한 전위가 L가 되기 때문에, 상기 쓰기 스위치 신호(WSW)는 H로 되며, 상기 쓰기-데이타는 상기 쓰기 스위치 회로(70) 및 쓰기 버스(WBUST 및 WBUSN)를 거쳐 센스 앰프 회로(80)에 전송된다. 따라서, 상기 쓰기-데이타는 선택된 메모리 셀(도시되지 않은)에 저장된다.
한편, 데이타의 읽기 동작에 있어서, 상기 명령어 제어 회로(10)는 싸이클(C2)의 외부 클럭 신호(CLK)의 상승 에지에서 각각 H, L 및 H로 세트된 입력 신호(RAS, CAS 및 WE)를 검출하고 싸이클(C2)동안 읽기 액티베이션 신호(RE)를 H로 만든다. 상기 읽기 액티베이션 신호(RE)는 싸이클(C3)에서 L로 변경된다. 게다가, 내부 클럭 신호(ICLK1, ICLK2 및 ICLK3)는 각각 싸이클(C2, C3 및 C4)에서 한 쇼트 펄스의 형태로 발생된다.
상기 싸이클(C3)에서의 한 쇼트 내부 클럭 신호(ICLK2)는 상기 읽기 펄스 신호(RPAL)를 한 쇼트 H로 되게한다. 읽기 데이타에 관해서, 상기 읽기 펄스 신호(RPAL)가 싸이클(C3)에서 H로 될 때, 상기 제1의 데이타 앰프 회로(90)는 상기 센스 앰프 회로(80)로부터 상기 읽기 버스(RWBUST 및 RWBUSN)를 거쳐 선택된 메모리 셀에 저장된 데이타에 응답하는 읽기-데이타를 수신해서 상기 읽기/쓰기 버스(RWBUST 및 RWBUSN)를 구동시킨다. 상기 읽기/쓰기 버스(RWBUST 및 RWBUSN)상의 읽기-데이타는 상기 제2의 데이타 앰프 회로(100)에 의해 증폭되어 읽기-데이타(RDATA1)로서 출력된다.
상기 내부 클럭 신호(ICLK3)가 싸이클(C4)에서 한 쇼트 H가 될 때, 상기 읽기 데이타 래치 회로(110)는 읽기 데이타(RDATA1)를 래치시켜 읽기-데이타(RDATA2)를 출력시킨다. 상기 출력된 읽기-데이타(RDATA2)는 출력 버퍼 회로(120)를 거쳐 단자(DQ)에 출력된다.
제7도를 참조하면, 상기 읽기/쓰기 버스 구동 회로(62), 상기 쓰기 스위치 회로(70) 및 상기 제1의 데이타 앰프 회로(90)의 상세 회로도가 도시된다.
상기 읽기/쓰기 버스 구동 회로(62)는 상기 쓰기 데이타(WDATA2)를 수신하는 인버터(INV1), 쓰기 펄스 신호(WPAL1)를 수신하는 인버터(INV2), 상기 쓰기 데이타(WDATA2)와 상기 인버터(INV2)의 출력을 수신하는 두개의 NOR 게이트(NR1, NR2), 상기 인버터(INV1, INV2)의 출력을 수신하는 두개의 NOR 게이트(NR3, NR4), 전력원과 상기 원래의 읽기/쓰기 버스(RWBUST) 사이에 접속되고 게이트에서 상기 NOR 게이트(NR1)의 출력을 수신하는 P 채널 MOS 트랜지스터(Tr1), 접지와 상기 읽기/쓰기 버스(RWBUST) 사이에 접속되고 게이트에서 상기 NOR 게이트(NR2)의 출력을 수신하는 N채널 MOS 트랜지스터(Tr2), 상기 전력원과 상기 상보형 읽기/쓰기 버스(RWBUSN) 사이에 접속되고 게이트에서 상기 NOR 게이트(NR3)의 출력을 수신하는 P채널 MOS 트랜지스터(Tr3), 및 상기 접지와 읽기/쓰기 버스(RWBUSN) 사이에 접속되고 NOR 게이트(NR4)의 출력을 수신하는 N 채널 MOS 트랜지스터(Tr4)를 구비한다.
상기 쓰기 스위치 회로(70)는 상기 읽기/쓰기 버스(RWBUST 및 RWBUSN)의 데이타의 NAND 동작을 실행하여 쓰기 스위치 신호(WSW)를 발생시키는 NAND 게이트(ND2), 상기 쓰기 스위치 신호(WSW)를 수신하며 상기 읽기/쓰기 버스(RWBUST)와 상기 쓰기 버스(WBUST) 사이에 삽입된 전송 게이트(TG1), 쓰기 스위치 신호(WSW)를 수신하며 상기 읽기/쓰기 버스(RWBUSN)와 쓰기 버스(WBUSN) 사이에 접속된 전송 게이트(TG2), 상기 전력원과 쓰기 버스(WBUST) 사이에 배치되어 상기 쓰기 스위치 신호(WSW)를 수신하는 P 채널 MOS 트랜지스터(Tr11) 및 상기 전력원과 쓰기 버스(WBUSN) 사이에 배치되어 쓰기 스위치 신호(WSW)를 수신하는 P 채널 MOS 트랜지스터(Tr12)를 구비한다.
상기 제1의 데이타 앰프 회로(90)는 읽기 펄스 신호(RPAL)에 의해 제어되어 상기 읽기 버스(RBUST)와 (RBUSN) 사이의 전압차를 증폭시킨다. 다시 말해서, 상기 회로(90)는 상기 읽기 버스(RBUST)와 (RBUSN) 사이에 접속된 차동 증폭기(91), 접지와 읽기/쓰기 버스(RWBUST) 사이에 직렬로 접속된 N 채널 MOS 트랜지스터(Tr8, Tr10) 및 접지와 읽기/쓰기 버스(RWBUSN) 사이에서 직렬로 배치된 N 채널 MOS 트랜지스터(Tr7, Tr9)를 구비한다.
또 다른 읽기/쓰기 동작은 제8도를 참조하여 아래에서 설명된다.
상기 쓰기 펄스 신호(WPAL1)가 싸이클(C2)에서 H일 동안, 쓰기-데이타(WDATA2)의 레벨에 따라 상기 읽기/쓰기 버스(RWBUST와 RWBUSN)중의 하나는 H가 되며 다른 하나는 L이 된다. 따라서 상기 쓰기 스위치 신호(WSW)는 H가 되며 상기 전송 게이트(TG1, TG2)는 턴온된다. 상기 읽기/쓰기 버스(RWBUST와 RWBUSN)의 데이타는 트랜지스터(Tr11)과 (Tr12)에 의해 미리 H로 프리차지(precharge)된 상기 쓰기 버스(WBUST와 WBUSN)로 전송된다. 이 설명에서, 상기 쓰기-데이타(WDATA2)가 H이기 때문에 상기 읽기/쓰기 버스(RWBUST)와 쓰기 버스(WBUST) 모두는 H가 되며, 상기 읽기/쓰기 버스(RWBUSN)와 쓰기 버스(WBUSN) 모두는 L이 된다.
이하, 상기 쓰기 펄스 신호(WPAL1)가 L일 때, 상기 읽기/쓰기 버스(RWBUST와 RWBUSN)는 H로 프리차지된다. 따라서, 상기 쓰기 스위치 신호(WSW)는 L이 되며, 상기 전송 게이트(TG1와 TG2)는 턴오프된다. 그러므로 상기 쓰기 버스(WBUST와 WBUSN)는 트랜지스터(Tr11과 Tr12)에 의해 H로 프리차지된다.
상기 읽기 펄스 신호(RPAL)가 싸이클(C2)동안 L이기 때문에, 트랜지스터(Tr9, Tr10)는 턴오프되고, 차동 증폭기(91)는 비작동되며, 따라서 상기 읽기 버스(RBUST와 RBUSN)는 프리챠지 레벨에서 밸런스가 이루어진다. 싸이클(C3)에서, 상기 읽기 펄스 신호(RPAL)는 H로 되어 상기 차동 증폭기(91)를 작동시키고, 따라서 상기 선택된 메모리 셀에 저장된 데이타에 응답하여 상기 센스 앰프 회로(80)로부터의 데이타에 따라 상기 읽기 버스(RBUSN)와 (RBUST) 사이에 전위차가 발생된다. 동시에, 트랜지스터(Tr9와 Tr10)는 턴온된다.
이때, 상기 쓰기 펄스 신호(WPAL1)가 L이기 때문에, 상기 읽기/쓰기 버스 구동 회로(62)내의 트랜지스터(Tr1과 Tr3)는 턴온되며, N타입 트랜지스터(Tr2와 Tr4)는 턴오프된다. 따라서, 트랜지스터(Tr1), 읽기/쓰기 버스(RWBUST) 및 트랜지스터(Tr7, Tr9)를 통과하는 제1 DC 경로와, 트랜지스터(Tr3), 읽기/쓰기 버스(RBUSN) 및 트랜지스터(Tr8, Tr10)를 통과하는 제2 DC 경로는 상기 전력원과 접지 사이에 존재한다. 따라서, 상기 읽기/쓰기 버스(RWBUST와 RWBUSN)의 레벨은 상기 제1 및 제2 DC 경로내의 상기 트랜지스터들의 온-저항 비율에 의해 결정된다. 그러나, 상기 트랜지스터(Tr7)과 (Tr8)의 각각의 게이트에 접속된 읽기 버스(RBUSN)과 (RBUST) 사이에 전위차가 발생하기 때문에, 상기 트랜지스터(Tr7)과 (Tr8)의 온-저항 사이에 차이가 발생한다. 반면에, P 타입 트랜지시터(Tr1과 Tr2) 사이와 N 타입 트랜지스터(Tr9와 Tr10) 사이의 전류 차이의 가능성은 없다. 따라서, 상기 읽기 버스(RBUST)와 (RBUSN) 사이의 전위차에 일치하게 상기 읽기/쓰기 버스(RWBUSN)와 (RWBUST) 사이에 전위차가 발생된다.
그러므로 상기 읽기/쓰기 버스(RWBUSN)와 (RWBUST) 사이에 나타나는 전위차는 상기 제2의 데이타 앰프 회로(100)에 의해 다시 증폭되어 읽기-데이타(RDATA1)를 얻는다. 상기 일기 펄스 신호(RPAL)가 L일 때, 상기 읽기 버스(RBUST)와 (RBUSN)는 초기 레벨로 프리챠지되고 거기서 밸런스를 이루며, 상기 읽기/쓰기 버스(RWBUST)와 (RWBUSN)는 상기 전력원 레벨로 프라챠지된다. 상기 읽기 펄스는 상기 센스 앰프 회로로 부터의 데이타를 제2의 데이타 앰프 회로(100)에 아주 작은 전위차로 전송하므로써 고속으로 발생된다.
상기에서 언급된 DC 경로에 있어서, 상기 읽기 펄스 신호(RPAL)가 H일 동안, 전류는 상기 전력원과 접지 사이에서 정상적으로 소모된다. 그러므로, 동작 전류를 억제하기 위해 P 타입 트랜지스터(Tr1과 Tr3)과 N 타입 트랜지스터(Tr7, Tr8, Tr9 및 Tr10)의 크기를 최소화시킬 필요가 있다. 게다가, 만약 상기 읽기/쓰기 버스(RWBUST)와 (RWBUSN)중의 하나의 전위가 NAND 게이트(ND2)의 임계 전위 이하로 떨어진다면, 상기 쓰기 스위치 신호(WSW)는 H가 된다. 따라서, 읽기/쓰기 버스(RWBUST와 RWBUSN)의 전위가 읽기 동작동안 아주 크게 덜어지지 않도록 상기 DC 경로내의 트랜지스터들의 크기를 결정할 필요가 있다.
그러나 상기의 반도체 메모리에 있어서는 다음의 문제가 발생한다. 특히, 상기 트랜지스터(Tr1과 Tr3)는 읽기 동작동안 상기 읽기/쓰기 버스(RWBUST와 RWBUSN)의 레벨을 결정하는 이외에도 쓰기 동작동안 그것을 프리챠지 시키기 위해 사용된다. 읽기 동작동안 전력 소모를 줄이기 위해 트랜지스터(Tr1과 Tr3)의 구동력이 상기에서 언급된 만큼의 작은 정도로 되게 할 필요가 있다. 이러한 이유로 쓰기 동작동안 접지 레벨에 떨어져 있던 상기 읽기/쓰기 버스(RWBUS)들중의 하나를 상기 전력원 레벨로 프리차지시키는데 장시간이 소요되어, 그 결과 상기 데이타 쓰기 싸이클은 연장된다. 역으로, 만약 상기 싸이클 시간을 단축시키기 위해 사이 프리차진 트랜지스터(Tr1과 Tr3)의 용량이 증가되면, 상기 DC 경로에서 소모되는 전류는 증가할 것이다.
일본 특허출원 공개번호 Hei 3-134890와 일본 특허출원 공개번호 sho 59-117774에서 프리차징(precharging) 기술이 공지되어 있다.
상기 공지된 회로에 있어서, 프리차징 트랜지스터는 한 쇼트 펄스에 의해 결정된 짧은 시간 주기동안 턴온된다. 만약 읽기/쓰기 버스(RWBUS)를 프리차지시키기 위해 이 회로가 적용된다면, 이 버스(RWBUS)들 중의 하나가 접지 레벨로 방전되고, 그 결과 상기 쓰기 스위치 회로는 데이타 읽기 동작임에도 불구하고 스위치 신호(WSW)를 잘못 발생시킬 것이다. 따라서, 오동작이 발생할 것이다.
[발명의 요약]
따라서, 본 발명의 목적은 개선된 반도체 메모리 장치를 제공하는데 있다.
본 발명의 다른 목적은 한쌍의 읽기/쓰기 버스가 데이타 쓰기 동작동안 고속으로 소정의 전위에 충전되고, 데이타 읽기 동작동안 전력소모를 감소시키는 데이타 읽기/쓰기 회로를 구비하는 반도체 메모리를 제공하는데 있다.
본 발명에 따른 반도체 메모리는 한쌍의 읽기/쓰기 버스와, 쓰기 동작동안 쓰기-데이타에 응답하여 상기 읽기/쓰기 버스중의 하나를 제1전위로 구동시키고 다른 하나를 제2전위로 구동시키는 제1버스 구동 회로와, 읽기 동작동안 읽기-데이타에 응답하여 상기 읽기/쓰기 버스들 중의 하나를 제3전위로 구동시키고 다른 하나를 제4전위로 구동시키는 제2버스 구동 회로 및 상기 쓰기 동작이 완료된 후 모든 읽기/쓰기 버스를 소정의 시간 주기동안 프리차지 레벨로 프리차지시키기 위해 상기 제1 버스 구동회로와 협력하는 제3버스 구동회로를 구비한다.
상기 구조로 인해 상기 쓰기 동작이 완료될 때, 모든 읽기/쓰기 버스는 제1 및 제3버스 구동 회로에 의해 상기 프리차지 레벨로 프리차지된다. 반면 상기 읽기 동작동안, 상기 제3 구동 회로는 비작동된다. 따라서, 상기 읽기/쓰기 버스상의 전위는 상기 제1 및 제2버스 구동 회로에 의해 결정된다. 그러므로 전력 소모가 감소될 수 있다.
본 발명의 모든 특징과 효과는 첨부된 도면과 함께 하기의 설명으로 명백해진다.
[양호한 실시예의 상세한 설명]
제1도에는 본 발명의 제1실시예에 따른 동기식 DRAM의 회로도가 도시되며, 제7도에서 도시된 바와 같은 동일 구성 요소들은 설명을 생략하기 위해 동일의 참고 번호 및 부호로 표시된다. 또한 제1도에는 단지 데이타 읽기/쓰기 회로만 도시되며, 메모리 셀 어레이내의 하나 이상의 메모리 셀을 선택하기 위한 주변 회로와 상기 메모리 셀 어레이는 본 발명과 직접적인 관련이 없고 또한 공지된 기술이기 때문에 생략되어 있다.
제1도와 제7도 사이의 비교에서 명백한 바와 같이, 본 실시예에 따른 메모리 장치는 제7도에 도시된 읽기/쓰기 버스 구동 회로(62)와는 다른 읽기/쓰기 버스 구동 회로(60)를 구비한다.
더욱 특히, 이 회로(60)는 또한 제7도에 도시된 회로 부품 이외에도 인버터(INV3 내지 INV5)로 이루어져 인버터(INV2)의 출력을 수신하는 지연 회로(601)와, 상기 인버터(INV2)와 상기 지연 회로(601)의 출력을 수신하는 NAND 게이트(ND1)와, 상기 전력원 라인과 상기 원래의 읽기/쓰기 버스(RWBUST) 사이에 배치되어, 상기 NAND 게이트(ND1)에 의해 발생된 쓰기 펄스 신호(WPAL2)를 수신하는 P 채널 MOS 트랜지스터(Tr5) 및 상기 전력원 라인과 상기 상보형 읽기/쓰기 버스(RWBUSN) 사이에 배치되어 상기 쓰기 펄스 신호(WPAL2)를 수신하는 P 채널 MOS 트랜지스터(Tr6)를 더 구비한다.
제1도에 도시된 회로의 동작은 또한 제2도를 참조하여 아래에서 설명된다. 상기 지연 회로(601)와 상기 NAND 게이트(ND1)가 상기 쓰기 펄스 신호(WPAL1)에 응답하는 한 쇼트 펄스 발생기를 구성하고 있기 때문에, 상기 쓰기 펄스 신호(WPAL2)는 제2도에 도시된 바와 같이 신호(WPAL1)의 하강 에지에 응답하는 한 쇼트 펄스 형태로 발생된다. 따라서, 트랜지스터(Tr5와 Tr6)는 턴온된다. 다시 말해서, 상기 쓰기 펄스 신호(WPAL1)가 L로 변경되는 것에 의해, 즉 데이타 쓰기의 완료에 의해 트랜지스터(Tr1과 Tr3)는 턴온되고 상기 읽기/쓰기 버스(RWBUST와 RWBUSN)를 상기 전력원 레벨로 프라치지시킨다.
상기 쓰기 펄스 신호(WPAL2)는 한 쇼트 펄스이며, 따라서 상기 읽기 동작이 실행될 때의 시기에서 H로 되돌아 간다. 따라서 상기 읽기 동작동안 트랜지스터(Tr5와 Tr6)는 턴오프되고 단지 트랜지스터(Tr1과 Tr3)만이 상기 전력 공급 라인과 상기 읽기/쓰기 버스(RWBUST와 RWBUSN) 사이에서 전도 경로를 형성한다. 상기 읽기 동작동안 d.c. 전류는 트랜지스터(Tr1, Tr7 및 Tr9(Tr3, Tr8 및 Tr10))를 경유해서 흐르며, 그러나 상기 트랜지스터(Tr1과 Tr3)의 각각이 비교적 작은 전류를 가지도록 형성되기 때문에 전력 소모는 감소된다. 더우기, 상기 읽기 동작동안 상기 버스(RWBUST와 RWBUSN)상의 전위가 상기 쓰기 스위치 회로(70)내의 NAND 게이트(ND2)의 임계 전압보다 더 높게되도록 설계되며, 상기 스위치 신호(WSW)는 로우 레벨에서 유지된다.
제3도로 돌아가서, 본 발명의 제2실시예에 따른 읽기/쓰기 버스 구동 회로는 제1도에 도시된 바와 같이 상기 지연 회로(601)와 NAND 게이트(ND1) 대신에 NOR 게이트(NR5)와 인버터(INV6)를 사용한다. 특히, 상기 NOR 게이트(NR5)는 상기 쓰기 펄스 신호(WPAL1)와 상승 펄스 신호(RPAL)를 수신하며, 상기 인버터(INV6)는 상기 NOR 게이트(NR5)의 출력을 수신한다. 상기 인버터(INV6)의 출력은 상기 트랜지스터(Tr5와 Tr6)에 공급되는 쓰기 펄스 신호(WPAL3)로 이용된다.
제3도의 실시예의 동작은 제4도를 참조해서 아래에 설명된다. 상기 쓰기 펄스 신호(WPAL1)가 싸이클(C2)에서 L이 될 때, 상기 쓰기 펄스 신호(WPAL3)는 L이 되고 트랜지스터(Tr5와 Tr6)는 턴온되는데 이는 상기 상승 펄스 신호(RPAL)가 L이 되기 때문이다다. 다시 말해서, 상기 쓰기 펄스 신호(WPAL1)가 턴온되고 상기 쓰기 동작이 완료된 바로 직후 트래랜지스터(Tr1과 Tr3)는 턴온되며, 상기 읽기/쓰기 버스(RWBUST와 RWBUSN)를 상기 전력원 레벨로 프리차지시킬 때 쌍기 트랜지스터(Tr5와 Tr6)가 턴온되어 상기 읽기/쓰기 버스(RWBUST와 RWBUSN)를 상기 전력원 레벨로 프리차지시킨다.
상기 상승 펄스 신호(RPAL)가 싸이클(C3)에서 읽기 동작을 실행할 때에 H가 될 때, 상기 쓰기 펄스 신호(WRPAL3)는 H로 돌아간다. 그러므로 상기 읽기 동작동안 상기 트랜지스터(Tr5와 Tr6)는 턴오프되고, 단지 트랜지스터(Tr1과 Tr3)만이 상기 읽기/쓰기 버스(RWBUST와 RWBUSN)에 전력을 제공하는 트랜지스터가 된다.
상술한 바와 같이, 본 발명의 제1 읽기/쓰기 버스 구동 회로는 상기 쓰기 동작 이외의 기간에서 모든 읽기/쓰기 버스쌍을 제1전위로 충전시키며 제3읽기/쓰기 버스 구동 회로는 상기 충전을 더욱 활발하게 한다. 다시 말해, 상기 읽기/쓰기 버스를 충분하고도 빨리 충전시킬 수 있으며, 더우기 상기 읽기 동작과 관련한 제1읽기/쓰기 버스 구동회로의 구동 소자 크기를 증가시키지도 않고도 그리고 상기 쓰기 동작이 완료된 후 그 다음 쓰기 또는 읽기 동작이 시작될 때까지의 적어도 한 기간에서 상기 모든 읽기/쓰기 버스쌍을 제1전위로 구동시키므로써 읽기 동작용 전력 소모를 증가시키지 않고도 싸이클 시간을 줄일 수 있다.
본 발명은 상기의 실시예에 국한되지 않으며 본 발명의 사상과 범위내에서 변경 또는 수정될 수 있음은 명백하다.

Claims (8)

  1. 쓰기 동작에서 쓰기 데이타 신호를 전송하며 읽기 동작에서 읽기 데이타 신호를 전송하는 한쌍의 읽기/쓰기 버스와, 상기 쓰기 동작동안 쓰기-데이타에 응답하여 상기 읽기/쓰기 버스 중의 하나를 제1전위로 구동시키고 상기 읽기/쓰기 버스중의 다른 하나를 제2전위로 구동시키며 상기 쓰기 동작의 완료에 응답하여 상기 모든 읽기/쓰기 버스를 프리차지 레벨로 프리차지시키는 프리차지 회로를 갖는 제1버스 구동 회로와, 상기 읽기 동작동안 읽기-데이타에 응답하여 상기 읽기/쓰기 버스 중의 하나를 제3전위로 구동시키며 상기 읽기/쓰기 버스중의 다른 하나를 제4전위로 구동시키는 제2버스 구동 회로와, 상기 쓰기 동작의 완료에 응답하여 소정의 시간 주기동안 모든 상기 읽기/쓰기 버스를 상기 프리차지 레벨로 프리차지시키기 위해 상기 프리차지 회로와 협력하는 제3버스 구동 회로를 구비하는 것을 특징으로 하는 반도체 메모리.
  2. 제1항에 있어서, 상기 제1버스 구동 회로는 쓰기 제어 신호에 의해 작동되고, 상기 제3버스 구동 회로는 상기 쓰기 제어 신호가 사라질 때 작동되는 것을 특징으로 하는 반도체 메모리.
  3. 제1항에 있어서, 상기 제1버스 구동 회로는 쓰기 제어 회로에 의해 작동되고, 상기 제2버스 구동 회로는 읽기 제어 신호에 의해 작동되며, 상기 제3버스 구동 회로는 상기 모든 읽기 제어 신호와 쓰기 제어 신호가 존재않을 때의 어떤 시간 주기동안 작동되는 것을 특징으로 하는 반도체 메모리.
  4. 제2항에 있어서, 상기 제3버스 구동 회로는 상기 사라지는 쓰기 제어 신호에 응답하여 한-쇼트 펄스 신호를 발생시키는 한-쇼트 펄스 발생기와 상기 한-쇼트 펄스 신호에 응답하여 상기 읽기/쓰기 버스를 프리차지시키는 프리차지 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리.
  5. 제3항에 있어서, 상기 제3버스 구동 회로는 상기 쓰기 제어 신호와 상기 읽기 제어 신호 모두가 존재하지 않는다는 사실에 응답하여 프리차지-인에이블 신호를 발생시키는 게이트 회로와 상기 프라치지-인에이블 신호에 응답하여 상기 읽기/쓰기 버스를 프리차지시키는 프리차지 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리.
  6. 데이타 버스와, 상기 데이타 버스와 제1전력 공급 라인 사이에 접속된 제1트랜지스터와, 상기 데이타 버스와 제2전력 공급 라인 사이에 접속된 제2트랜지스터와, 쓰기-데이타 및 쓰기 제어 신호를 수신하며 상기 쓰기 제어 신호가 액티브 레벨에 있는 동안 상기 쓰기-이타에 응답하여 상기 제1 및 제2트랜지스터중의 하나를 전도시키는 게이트 회로와, 상기 데이타 버스와 상기 제2전력 공급 라인 사이에 직렬로 접속된 제3 및 제4트랜지스터와, 읽기-데이타를 상기 제3트랜지스터에 제공하기 위한 제1수단과, 읽기 제어 신호가 액티브 레벨에 있는 동안 상기 제4트랜지스터를 전도시키며 상기 읽기 제어 신호가 인액티브 레벨에 있는 동안 상기 제4트랜지스터를 비전도시키기 위한 제2수단과, 상기 데이타 버스와 상기 제1전력 공급 라인 사이에 접속된 제5트랜지스터와, 상기 최소한의 쓰기 제어 신호에 응답하며 소정의 시간 주기동안 상기 액티브 레벨에서 상기 인액티브 레벨로 상기 쓰기 제어 신호의 변화에 응답하여 상기 제5트랜지스터를 전도시키는 제3수단을 구비하며, 상기 게이트 회로는 또한 상기 쓰기 제어 신호가 인액티브 레벨에 있는 동안 상기 제1 및 제2트랜지스터를 각각 전도 및 비전도시키는 것을 특징으로 하는 반도체 메모리.
  7. 제6항에 있어서, 상기 제3수단은 상기 액티브 레벨에서 상기 인액티브 레벨로 상기 쓰기 제어 신호의 변화에 응답하여 한-쇼트 펄스를 발생시키는 한-쇼트 펄스 발생기를 구비하며, 상기 제5트랜지스터는 상기 한-쇼트 펄스에 응답하여 전도되는 것을 특징으로 하는 반도체 메모리.
  8. 제6항에 있어서, 상기 제3수단은 또한 상기 읽기 제어 신호에 응답하고 상기 쓰기 제어 신호 및 읽기 제어 신호 모두가 상기 인액티브 레벨에 있는 동안 프리차지 제어 신호를 발생시키며, 상기 제5트랜지스터가 상기 프리차지 제어 신호에 응답하여 전도되는 것을 특징으로 하는 반도체 메모리.
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