JPH04141887A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH04141887A JPH04141887A JP2264409A JP26440990A JPH04141887A JP H04141887 A JPH04141887 A JP H04141887A JP 2264409 A JP2264409 A JP 2264409A JP 26440990 A JP26440990 A JP 26440990A JP H04141887 A JPH04141887 A JP H04141887A
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- generation circuit
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Links
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体メモリに関し、特にビット線のプリチャ
ージとメモリセルのリフレッシュを必要とするダイナミ
ック型の半導体メモリに関する。
ージとメモリセルのリフレッシュを必要とするダイナミ
ック型の半導体メモリに関する。
半導体メモリは微細加工技術の進歩と共に集積度が向上
してきた。特にダイナミックメモリでは、メモリセルの
構造が簡単であるため、高集積化することが可能であり
、低価格という利点をもつ。しかし、メモリセルがダイ
ナミック回路であるためスタンバイ時にもメモリセルを
リフレッシュすることが必要である。
してきた。特にダイナミックメモリでは、メモリセルの
構造が簡単であるため、高集積化することが可能であり
、低価格という利点をもつ。しかし、メモリセルがダイ
ナミック回路であるためスタンバイ時にもメモリセルを
リフレッシュすることが必要である。
従来のこの種の半導体メモリは、第１の例として低消費
電力化のため、ワンショット信号によるビット線のプリ
チャージを行っていた。この方式では、アクティブ時に
ビット線をプリチャージするため、高速動作はできなか
った。また第２の例として、高速動作を行うダイナミッ
クメモリでは、電源電圧ＶＣＣの１／２の電圧を発生す
るＶＣＣ／２発生回路の出力を使用して、非アクテイブ
時にビットラインのプリチャージを行っていた。この方
・式では、スタンバイ時にＶＣＣ／２発生回路で電力が
消費され消費電力を低く抑えることはできない。
電力化のため、ワンショット信号によるビット線のプリ
チャージを行っていた。この方式では、アクティブ時に
ビット線をプリチャージするため、高速動作はできなか
った。また第２の例として、高速動作を行うダイナミッ
クメモリでは、電源電圧ＶＣＣの１／２の電圧を発生す
るＶＣＣ／２発生回路の出力を使用して、非アクテイブ
時にビットラインのプリチャージを行っていた。この方
・式では、スタンバイ時にＶＣＣ／２発生回路で電力が
消費され消費電力を低く抑えることはできない。
第３図はワンショット信号によりプリチャージを行う方
式の従来の第１の例を示す回路図である。
式の従来の第１の例を示す回路図である。
この回路は、まず、外部よりの活性化制御信号ＲＡＳを
受ける入力部としてインバータＩＮＶＩＩＮＶ２．ＩＮ
ＶＢを有し、ビット線のプリチャージ信号ＰＤＬＡを発
生するワンショット信号発生回路ＩＡと、センス増幅器
活性化信号ＳＥ＾を発生する活性化信号発生回路４Ａと
からなる。
受ける入力部としてインバータＩＮＶＩＩＮＶ２．ＩＮ
ＶＢを有し、ビット線のプリチャージ信号ＰＤＬＡを発
生するワンショット信号発生回路ＩＡと、センス増幅器
活性化信号ＳＥ＾を発生する活性化信号発生回路４Ａと
からなる。
ワンショット信号発生回路ＩＡは、インバータＩＮｖ４
と遅延素子ＤＬＹ１．ＮＡＮＤ素子ＮＡＮＤＩ、出力用
のインバータＩ ＮＶ６より構成され、活性化信号発生
回路４Ａは、内部発生の制御信号Ｒ８とインバータＩＮ
Ｖ２の出力とを受けるＮＯＲ素子Ｎ０Ｒ１，及びＮＯＲ
素子ＮＯＲ１（７）出力とプリチャージ信号Ｐ Ｄ Ｌ
Ａを反転するインバータＩＮＶ７の出力とを受はフリ
ップ７０ツブを構成するＮＯＲ素子Ｎ０Ｒ２，ＮＯＲ３
とからなる。
と遅延素子ＤＬＹ１．ＮＡＮＤ素子ＮＡＮＤＩ、出力用
のインバータＩ ＮＶ６より構成され、活性化信号発生
回路４Ａは、内部発生の制御信号Ｒ８とインバータＩＮ
Ｖ２の出力とを受けるＮＯＲ素子Ｎ０Ｒ１，及びＮＯＲ
素子ＮＯＲ１（７）出力とプリチャージ信号Ｐ Ｄ Ｌ
Ａを反転するインバータＩＮＶ７の出力とを受はフリ
ップ７０ツブを構成するＮＯＲ素子Ｎ０Ｒ２，ＮＯＲ３
とからなる。
次に第４図のタイミングチャートを参照しながらこの回
路の動作について説明する。
路の動作について説明する。
外部よりの活性化制御信号ＲＡＳが電源電圧ＶＣＣレベ
ルから接地レベルＧＮＤの能動レベルに変化し、活性化
すると、ＮＯＲ素子２の出力であるセンス増幅器活性化
信号Ｓ Ｅ Ａが電源電圧ＶＣＣレベル（以下単に■Ｃ
Ｃレベルという）から接地レベルＧＮＤ （以下単にＧ
ＮＤレベルという）へ変化し、非活性化レベルとなる。
ルから接地レベルＧＮＤの能動レベルに変化し、活性化
すると、ＮＯＲ素子２の出力であるセンス増幅器活性化
信号Ｓ Ｅ Ａが電源電圧ＶＣＣレベル（以下単に■Ｃ
Ｃレベルという）から接地レベルＧＮＤ （以下単にＧ
ＮＤレベルという）へ変化し、非活性化レベルとなる。
次に、ワンショット信号発生回路ＩＡによりプリチャー
ジ信号Ｐ Ｄ Ｌ ＡがＧＮＤレベルからＶＣＣレベル
へと変化して能動レベルとなり、ある−定期間後にＧＮ
Ｄレベルに戻る。
ジ信号Ｐ Ｄ Ｌ ＡがＧＮＤレベルからＶＣＣレベル
へと変化して能動レベルとなり、ある−定期間後にＧＮ
Ｄレベルに戻る。
その後、制御信号Ｒ３がＧＮＤレベルからＶＣＣレベル
へと変化し、能動レベルになると、センス増幅器活性化
信号ＳＥＡがＧＮＤレベルから■ＣＣレベルへと変化し
活性化レベルとなる。
へと変化し、能動レベルになると、センス増幅器活性化
信号ＳＥＡがＧＮＤレベルから■ＣＣレベルへと変化し
活性化レベルとなる。
このようにしてリフレッシュまたはリード動作を行うた
め、活性化制御信号ＲＡＳが能動レベルになった後にプ
リーチャージ動作をするため、高速動作はできない。
め、活性化制御信号ＲＡＳが能動レベルになった後にプ
リーチャージ動作をするため、高速動作はできない。
次に、第２の例としてＶＣＣ／２発生回路を有する回路
を第５図に示す。
を第５図に示す。
この回路は、外部よりの活性化制御信号ＲＡＳを受ける
インバータＩＮＶＩ、ＩＮＶ２と、プリチャージ信号Ｐ
ＤＬＢを発生する遅延回路２Ｂと、センス増幅器活性化
信号Ｓ Ｅ ｅを発生する活性化信号発生回路４Ｂとを
有する。
インバータＩＮＶＩ、ＩＮＶ２と、プリチャージ信号Ｐ
ＤＬＢを発生する遅延回路２Ｂと、センス増幅器活性化
信号Ｓ Ｅ ｅを発生する活性化信号発生回路４Ｂとを
有する。
遅延回路２Ｂは、インバータＩＮＶ２の出力を受ける遅
延素子ＤＬＹ２．インバータＩＮＶ５゜ＩＮＶ６とを有
し、活性化信号発生回路４Ｂは、インバータＩＮＶ２の
出力とインバータＩＮＶ５の出力を受はフリップフロッ
プを構成するＮＯＲ素子Ｎ０Ｒ２，ＮＯＲ３とを有する
。
延素子ＤＬＹ２．インバータＩＮＶ５゜ＩＮＶ６とを有
し、活性化信号発生回路４Ｂは、インバータＩＮＶ２の
出力とインバータＩＮＶ５の出力を受はフリップフロッ
プを構成するＮＯＲ素子Ｎ０Ｒ２，ＮＯＲ３とを有する
。
次に、第６図を参照しながらこの例の動作について説明
する。
する。
活性化制御信号ＲＡＳが■ＣＣレベルからＧＮＤレベル
へと変化し能動レベルになると、プリチャージ信号Ｐ
Ｄ Ｌ ｅがＶＣＣレベルからＧＮＤレベルへと変化し
非能動レベルとなる。
へと変化し能動レベルになると、プリチャージ信号Ｐ
Ｄ Ｌ ｅがＶＣＣレベルからＧＮＤレベルへと変化し
非能動レベルとなる。
その後インバータＩＮＶ５の変化を受け、センス増幅器
活性化信号Ｓ Ｅ ａがＧＮＤレベルからＶＣＣレベル
へと変化して活性化レベルとなる。
活性化信号Ｓ Ｅ ａがＧＮＤレベルからＶＣＣレベル
へと変化して活性化レベルとなる。
活性化制御信号ＲＡＳがＧＮＤレベルから■ＣＣレベル
へ変化し非能動レベルになると、センス増幅器活性化信
号ＳＥａが■ＣＣレベルからＧＮＤレベルへと変化し非
活性化レベルとなり、プリチャージ信号Ｐ Ｄ Ｌ Ｂ
がＧＮＤレベルからＶＣＣレベルへと変化して能動レベ
ルとなる。
へ変化し非能動レベルになると、センス増幅器活性化信
号ＳＥａが■ＣＣレベルからＧＮＤレベルへと変化し非
活性化レベルとなり、プリチャージ信号Ｐ Ｄ Ｌ Ｂ
がＧＮＤレベルからＶＣＣレベルへと変化して能動レベ
ルとなる。
このように、活性化制御信号ＲＡＳが非能動レベルのプ
リチャージを行う方式では、ＶＣＣ／２発生回路６の出
力をプリチャージ回路５Ｂを介してビット線へ供給して
おり、ＶＣＣ／２発生回路６の消費電力がセルフリフレ
ッシュ時に大きな影響を与える。
リチャージを行う方式では、ＶＣＣ／２発生回路６の出
力をプリチャージ回路５Ｂを介してビット線へ供給して
おり、ＶＣＣ／２発生回路６の消費電力がセルフリフレ
ッシュ時に大きな影響を与える。
上述した従来の半導体メモリは、第１の例では活性化制
御信号ＲＡＳが能動レベルのときビット線をプリチャー
ジするので、消費電力は少ないが高速動作が困難である
という欠点があり、第２の例ではＶＣＣ／２発生回路６
によりビット線に電圧を供給するために低消費電力化が
困難であるという欠点がある。
御信号ＲＡＳが能動レベルのときビット線をプリチャー
ジするので、消費電力は少ないが高速動作が困難である
という欠点があり、第２の例ではＶＣＣ／２発生回路６
によりビット線に電圧を供給するために低消費電力化が
困難であるという欠点がある。
本発明の目的は、通常のリード、ライト動作（通常動作
）時には高速動作ができ、セルフリフレッシュ動作時に
は消費電力を低減することができる半導体メモリを提供
することにある。
）時には高速動作ができ、セルフリフレッシュ動作時に
は消費電力を低減することができる半導体メモリを提供
することにある。
本発明の半導体メモリは、活性化制御信号か能動レベル
の期間に所定の期間能動レベルとなるワンショット信号
を発生するワンショット信号発生回路と、前記活性化制
御信号を所定の時間遅延させこの活性化制御信号が非能
動レベルのとき能動レベルとなる遅延信号を発生する遅
延回路と、リフレッシュ制御信号が第１のレベルのとき
前記ワンショット信号発生回路の出力信号を選択し第２
のレベルのとき前記遅延回路の出力信号を選択してプリ
チャージ信号として出力する切換回路と、この切換回路
からのプリチャージ信号と前記活性化制御信号とを入力
し前記プリシャージ信号が能動レベルの期間は非能動レ
ベル、非能動レベルの期間の所定の期間能動レベルとな
るセンス増幅器活性化信号を発生する活性化信号発生回
路とを有している。
の期間に所定の期間能動レベルとなるワンショット信号
を発生するワンショット信号発生回路と、前記活性化制
御信号を所定の時間遅延させこの活性化制御信号が非能
動レベルのとき能動レベルとなる遅延信号を発生する遅
延回路と、リフレッシュ制御信号が第１のレベルのとき
前記ワンショット信号発生回路の出力信号を選択し第２
のレベルのとき前記遅延回路の出力信号を選択してプリ
チャージ信号として出力する切換回路と、この切換回路
からのプリチャージ信号と前記活性化制御信号とを入力
し前記プリシャージ信号が能動レベルの期間は非能動レ
ベル、非能動レベルの期間の所定の期間能動レベルとな
るセンス増幅器活性化信号を発生する活性化信号発生回
路とを有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示す回路図である。
この実施例は外部からの活性化制御信号ＲＡＳの入力回
路のインバータＩＮＶＩ〜ＩＮＶ３と、インバータＩＶ
４．遅延素子ＤＬＹＩ、及びＮＡＮＤ素子ＮＡＮＤ １
を備え、活性化制御信号がＧＮＤレベルの能動レベルの
期間に所定の期間能動レベルとなるワンショット信号を
発生するワンショット信号発生回路１と、遅延素子ＤＬ
Ｙ２及びインバータＩＮＶ５を備え、活性化制御信号Ｒ
ＡＳを所定の時間遅延させこの活性化制御信号ＲＡＳが
非能動レベルのとき能動レベルとなる遅延信号を発生す
る遅延回路２と、Ｐ型のトランジスタＱ３〜Ｑ６．Ｎ型
のトランジスタＱ９〜Ｑ１２、及びインバータＩＮＶ６
．ＩＮＶ８を備え、リフレッシュ制御信号ＲＦＳＨが第
１のレベル（ＧＮＤレベル〉のセルフリフレッシュ動作
時にワンショット信号発生回路１の出力信号を選択し第
２のレベルの通常動作時に遅延回路２の出力信号を選択
してプリチャージ信号ＰＤＬとして出力する切換回路３
と、インバータＩＮＶＩ、ＩＮＶ２を介して活性化制御
信号ＲＡＳを入力すると共に内部発生の制御信号ＲＳを
入力するＮＯＲ素子Ｎ０Ｒ１、このＮＯＲ素子Ｎ０Ｒ１
の出力信号と活性化制御信号ＲＡＳとをリフレッシュ制
御信号ＲＦＳＨにより選択して出力するトランジスタＱ
１、Ｑ２．Ｑ７．Ｑ８、プリチャージ信号ＰＤＬまたは
この反転信号を入力するインバータＩＮＶ７、及びこの
インバータＩ ＮＶ７とトランジスタＱｌ、Ｑ２．Ｑ７
．Ｑ８の出力信号とを入力するフリップフロップ回路を
構成するＮＯＲ素子Ｎ０Ｒ２，ＮＯＲ３を備え、切換回
路３からのプリチャージ信号ＰＤＬとその反転信号、及
び活性化制御信号ＲＡＳとを入力しプリチャージ信号Ｐ
ＤＬが能動レベル（ＶＣＣレベル）の期間は非能動レベ
ル（ＧＮＤレベル）、非能動レベルの期間の所定の期間
に能動レベルのなるセンス増幅器活性化信号ＳＥを発生
する活性化信号発生′回路４とを有する構成となってい
る。
路のインバータＩＮＶＩ〜ＩＮＶ３と、インバータＩＶ
４．遅延素子ＤＬＹＩ、及びＮＡＮＤ素子ＮＡＮＤ １
を備え、活性化制御信号がＧＮＤレベルの能動レベルの
期間に所定の期間能動レベルとなるワンショット信号を
発生するワンショット信号発生回路１と、遅延素子ＤＬ
Ｙ２及びインバータＩＮＶ５を備え、活性化制御信号Ｒ
ＡＳを所定の時間遅延させこの活性化制御信号ＲＡＳが
非能動レベルのとき能動レベルとなる遅延信号を発生す
る遅延回路２と、Ｐ型のトランジスタＱ３〜Ｑ６．Ｎ型
のトランジスタＱ９〜Ｑ１２、及びインバータＩＮＶ６
．ＩＮＶ８を備え、リフレッシュ制御信号ＲＦＳＨが第
１のレベル（ＧＮＤレベル〉のセルフリフレッシュ動作
時にワンショット信号発生回路１の出力信号を選択し第
２のレベルの通常動作時に遅延回路２の出力信号を選択
してプリチャージ信号ＰＤＬとして出力する切換回路３
と、インバータＩＮＶＩ、ＩＮＶ２を介して活性化制御
信号ＲＡＳを入力すると共に内部発生の制御信号ＲＳを
入力するＮＯＲ素子Ｎ０Ｒ１、このＮＯＲ素子Ｎ０Ｒ１
の出力信号と活性化制御信号ＲＡＳとをリフレッシュ制
御信号ＲＦＳＨにより選択して出力するトランジスタＱ
１、Ｑ２．Ｑ７．Ｑ８、プリチャージ信号ＰＤＬまたは
この反転信号を入力するインバータＩＮＶ７、及びこの
インバータＩ ＮＶ７とトランジスタＱｌ、Ｑ２．Ｑ７
．Ｑ８の出力信号とを入力するフリップフロップ回路を
構成するＮＯＲ素子Ｎ０Ｒ２，ＮＯＲ３を備え、切換回
路３からのプリチャージ信号ＰＤＬとその反転信号、及
び活性化制御信号ＲＡＳとを入力しプリチャージ信号Ｐ
ＤＬが能動レベル（ＶＣＣレベル）の期間は非能動レベ
ル（ＧＮＤレベル）、非能動レベルの期間の所定の期間
に能動レベルのなるセンス増幅器活性化信号ＳＥを発生
する活性化信号発生′回路４とを有する構成となってい
る。
次に、この実施例の動作について説明する。
第２図はこの実施例の動作を説明するための各部信号の
タイミングチャートである。
タイミングチャートである。
リフレッシュ制御信号ＲＦＳＨが、ＶＣＣレベルからＧ
ＮＤレベルへと変化しセルフリフレッシュ動作モードと
なると、リフレッシュ制御信号ＲＦＳＨにより発生した
選択信号ＳＴ、ＲＴによリセルフリフレッシュ側の回路
が選択され、プリチャージ信号ＰＤＬはＶＣＣレベルか
らＧＮＤレベルへと変化し非能動レベルとなり、センス
増幅器活性化信号ＳＥはＧＮＤレベルからＶＣＣレベル
へと変化し活性化レベルとなる。
ＮＤレベルへと変化しセルフリフレッシュ動作モードと
なると、リフレッシュ制御信号ＲＦＳＨにより発生した
選択信号ＳＴ、ＲＴによリセルフリフレッシュ側の回路
が選択され、プリチャージ信号ＰＤＬはＶＣＣレベルか
らＧＮＤレベルへと変化し非能動レベルとなり、センス
増幅器活性化信号ＳＥはＧＮＤレベルからＶＣＣレベル
へと変化し活性化レベルとなる。
次に、活性化制御信号ＲＡＳが■ＣＣレベルからＧＮＤ
レベルへと変化し能動レベルになると、センス増幅器活
性化信号ＳＥはＶＣＣレベルからＧＮＤレベルへと変化
し非活性化レベルとなり、プリチャージ信号ＰＤＬはワ
ンショット信号発生回路１によりＧＮＤレベルからＶＣ
Ｃレベルへと変化し、ある一定期間後にＧＮＤレベルへ
と戻るワンショット信号の波形となる。
レベルへと変化し能動レベルになると、センス増幅器活
性化信号ＳＥはＶＣＣレベルからＧＮＤレベルへと変化
し非活性化レベルとなり、プリチャージ信号ＰＤＬはワ
ンショット信号発生回路１によりＧＮＤレベルからＶＣ
Ｃレベルへと変化し、ある一定期間後にＧＮＤレベルへ
と戻るワンショット信号の波形となる。
その後、制御信号Ｒ８により再びセンス増幅器活性化信
号ＳＥがＧＮＤレベルからＶＣＣレベルへと変化し活性
化レベルとなる。
号ＳＥがＧＮＤレベルからＶＣＣレベルへと変化し活性
化レベルとなる。
リフレッシュ制御信号ＲＦＳＨがＧＮＤレベルからＶＣ
Ｃレベルへと変化し、通常動作モードになると、選択信
号ＳＴ、ＲＴにより通常動作側の回路が選択され、セン
ス増幅器活性化信号ＳＥはＶＣＣレベルからＧＮＤレベ
ルへと変化し非活性化レベルとなり、プリチャージ信号
ＰＤＬはＧＮＤレベルから■ＣＣレベルと変化し能動レ
ベルとなる。
Ｃレベルへと変化し、通常動作モードになると、選択信
号ＳＴ、ＲＴにより通常動作側の回路が選択され、セン
ス増幅器活性化信号ＳＥはＶＣＣレベルからＧＮＤレベ
ルへと変化し非活性化レベルとなり、プリチャージ信号
ＰＤＬはＧＮＤレベルから■ＣＣレベルと変化し能動レ
ベルとなる。
次に、活性化制御信号ＲＡＳが■ＣＣレベルからＧＮＤ
レベルへと変化し能動レベルになると、プリチャージ信
号ＰＤＬはＶＣＣレベルからＧＮＤレベルへと変化し非
能動レベルになる。
レベルへと変化し能動レベルになると、プリチャージ信
号ＰＤＬはＶＣＣレベルからＧＮＤレベルへと変化し非
能動レベルになる。
これを受けてＮＯＲ素子Ｎ０Ｒ２，ＮＯＲ３が動作し、
センス増幅器活性化信号ＳＥがＧＮＤレベルから■ＣＣ
レベルへと変化し活性化レベルとなる。
センス増幅器活性化信号ＳＥがＧＮＤレベルから■ＣＣ
レベルへと変化し活性化レベルとなる。
活性化制御信号ＲＡＳがＧＮＤレベルからＶＣＣレベル
へと変化し非能動レベルになると、ＮＯＲ素子Ｎ０Ｒ２
の出力が反転しセンス増幅器活性化信号ＳＥはＶＣＣレ
ベルからＧＮＤレベルへと変化し非活性化レベルになる
。
へと変化し非能動レベルになると、ＮＯＲ素子Ｎ０Ｒ２
の出力が反転しセンス増幅器活性化信号ＳＥはＶＣＣレ
ベルからＧＮＤレベルへと変化し非活性化レベルになる
。
プリチャージ信号ＰＤＬは遅延素子ＤＬＹ２により遅延
され、ＧＮＤレベルから■ＣＣレベルへと変化し能動レ
ベルとなる。
され、ＧＮＤレベルから■ＣＣレベルへと変化し能動レ
ベルとなる。
こうして、セルフリフレッシュ動作時にはワンショット
信号発生回路１によるワンショット信号により、ＶＣＣ
／２発生回路を必要としないでビット線のプリチャージ
が行なわれ、通常動作時には、遅延回路２の出力信号に
よりＶＣＣ／２発生回路の電圧・によるビット線のブリ
ーチャージが行なわれる。
信号発生回路１によるワンショット信号により、ＶＣＣ
／２発生回路を必要としないでビット線のプリチャージ
が行なわれ、通常動作時には、遅延回路２の出力信号に
よりＶＣＣ／２発生回路の電圧・によるビット線のブリ
ーチャージが行なわれる。
以上説明したように本発明は、リフレッシュ制御信号に
より、セルフリフレッシュ動作時にはワンショット信号
によりビット線のプリチャージを行い、通常動作時には
ＶＣＣ／２発生回路の電圧でビット線をプリチャージす
るように切換える構成とすることにより、セルフリフレ
ッシュ動作時には消費電力を低減することができ、通常
動作時には動作の高速化をはかることができる効果があ
る。
より、セルフリフレッシュ動作時にはワンショット信号
によりビット線のプリチャージを行い、通常動作時には
ＶＣＣ／２発生回路の電圧でビット線をプリチャージす
るように切換える構成とすることにより、セルフリフレ
ッシュ動作時には消費電力を低減することができ、通常
動作時には動作の高速化をはかることができる効果があ
る。
第１図及び第２図はそれぞれ本発明の一実施例の回路図
及びこの実施例の動作を説明するための各部信号のタイ
ミングチャート、第３図及び第４図はそれぞれ従来の半
導体メモリの第１の例の回路図及びこの例の動作を説明
するための各部信号のタイミングチャート、第５図及び
第６図は従来の半導体メモリの第２の例の回路図及びこ
の例の動作を説明するための各部信号のタイミングチャ
ートである。 １、ＩＡ・・・ワンショット信号発生回路、２゜２［ｌ
・・・遅延回路、３・・・切換回路、４．４Ａ 、４Ｂ
・・・活性化信号発生回路、５Ａ、５Ｆ３・・・プリチ
ャージ回路、６・・・ＶＣＣ／２発生回路、ＤＬＹＩ、
ＤＬＹ２・・・遅延素子、ＴＮＶＩ〜Ｉ Ｎ Ｖ ８・
・・インバータ、ＮＡＮＤｌ・・・ＮＡＮＤ素子、ＮＯ
Ｒ，１〜ＮＯＲ３・・・ＮＯＲ素子、Ｑ１〜Ｑ２・・・
トランジスタ。
及びこの実施例の動作を説明するための各部信号のタイ
ミングチャート、第３図及び第４図はそれぞれ従来の半
導体メモリの第１の例の回路図及びこの例の動作を説明
するための各部信号のタイミングチャート、第５図及び
第６図は従来の半導体メモリの第２の例の回路図及びこ
の例の動作を説明するための各部信号のタイミングチャ
ートである。 １、ＩＡ・・・ワンショット信号発生回路、２゜２［ｌ
・・・遅延回路、３・・・切換回路、４．４Ａ 、４Ｂ
・・・活性化信号発生回路、５Ａ、５Ｆ３・・・プリチ
ャージ回路、６・・・ＶＣＣ／２発生回路、ＤＬＹＩ、
ＤＬＹ２・・・遅延素子、ＴＮＶＩ〜Ｉ Ｎ Ｖ ８・
・・インバータ、ＮＡＮＤｌ・・・ＮＡＮＤ素子、ＮＯ
Ｒ，１〜ＮＯＲ３・・・ＮＯＲ素子、Ｑ１〜Ｑ２・・・
トランジスタ。
Claims (1)
- 活性化制御信号が能動レベルの期間に所定の期間能動
レベルとなるワンショット信号を発生するワンショット
信号発生回路と、前記活性化制御信号を所定の時間遅延
させこの活性化制御信号が非能動レベルのとき能動レベ
ルとなる遅延信号を発生する遅延回路と、リフレッシュ
制御信号が第１のレベルのとき前記ワンショット信号発
生回路の出力信号を選択し第２のレベルのとき前記遅延
回路の出力信号を選択してプリチャージ信号として出力
する切換回路と、この切換回路からのプリチャージ信号
と前記活性化制御信号とを入力し前記プリシャージ信号
が能動レベルの期間は非能動レベル、非能動レベルの期
間の所定の期間能動レベルとなるセンス増幅器活性化信
号を発生する活性化信号発生回路とを有することを特徴
とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2264409A JPH04141887A (ja) | 1990-10-01 | 1990-10-01 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2264409A JPH04141887A (ja) | 1990-10-01 | 1990-10-01 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04141887A true JPH04141887A (ja) | 1992-05-15 |
Family
ID=17402764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2264409A Pending JPH04141887A (ja) | 1990-10-01 | 1990-10-01 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04141887A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5408438A (en) * | 1993-06-01 | 1995-04-18 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory |
| EP0658902A2 (en) * | 1993-12-15 | 1995-06-21 | Nec Corporation | Semiconductor memory having high speed and low power data read/write circuit |
-
1990
- 1990-10-01 JP JP2264409A patent/JPH04141887A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5408438A (en) * | 1993-06-01 | 1995-04-18 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory |
| EP0658902A2 (en) * | 1993-12-15 | 1995-06-21 | Nec Corporation | Semiconductor memory having high speed and low power data read/write circuit |
| EP0658902A3 (en) * | 1993-12-15 | 1996-12-18 | Nec Corp | Semiconductor memory with a very fast and low performance data writing and data reading circuit. |
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