JP3606041B2 - 半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体記憶装置、詳しくは、同装置の読み出し書き込み制御に関するものである。
【0002】
【従来の技術】
近年、半導体記憶装置においては、高速動作と低消費電力の両方に対する要求がますます高まってきている。特にマイクロプロセッサ等に搭載されるスタティック型のメモリまたはキャッシュメモリの容量の増大とともに、その低消費電力化は重要な問題である。
【0003】
従来の半導体記憶装置は、クロックCLKの1サイクルで書き込みが実行され、そのときワード線はクロックCLKの始めの半サイクルの期間、活性化される。以下に、従来の半導体記憶装置の詳細について説明する。
【0004】
図7は、従来の半導体記憶装置の一構成例を示したブロック図である。図7において、1はメモリセルアレイ、2はカラムスイッチ、3はデータ入力バッファ、4はセンス回路、5はデータ出力バッファ、6はワード線ドライバ、8は制御回路であり、ADはアドレス信号、CLKはクロック入力、DOUTはデータ出力バッファ5から出力されるデータ出力、DINはデータ入力バッファ3に入力されるデータ入力である。さらに、メモリセルアレイ1は、特に制限はないが、m行n列のマトリックスに構成されている例を示してあり、101はメモリセル、WL1、WL2〜WLmはワード線、BL1、BL2〜BLnとBL1B、BL2B〜BLnBはそれぞれビット線対である。図8は、図7で示した半導体記憶装置の主要部分の概略タイミング波形を読み出し時と書き込み時の場合について示す。
【0005】
以上のように構成された半導体記憶装置について、以下、その動作を説明する。
【0006】
読み出し時は、アドレス信号ADに応じてワード線ドライバ6によりワード線WL1〜WLmを駆動し、選択されたワード線に対応するメモリセル101のデータがビット線対BL1、BL1B〜BLn、BLnBに出力される。つまり、ワード線WL1〜WLm中一本ワード線が選択されると、同時にn個のメモリセル101が選択され、ビット線対BL1、BL1B〜BLn、BLnB全てにデータが出力される。そしてカラムスイッチ2によって選択されたビット線対BL、BLBのデータがセンス回路4で増幅され、データ出力バッファ5によりデータ出力DOUTとして出力される。
【0007】
一方、書き込み時は、データ入力バッファ3に入力されたデータ入力DINをカラムスイッチ2によって選択されたビット線対BL、BLBに伝達する。そしてワード線ドライバ6により選択されたワード線に対応するメモリセル101にデータを書き込む。
【0008】
これらの読み出し書き込み動作は通常のスタティックRAMの一般的な動作である。
【0009】
次に、図8を参照しながらタイミングに関して詳しく説明する。
【0010】
図8には制御回路8によるワード線WLの制御の仕方を(a)(b)2種類の場合に関し示してある。読み出し、書き込みともクロックCLKの1サイクルで実行される場合である。そしてクロックCLKの始めの半サイクルは活性化期間、後の半サイクルはプロチャージ期間として動作する。
【0011】
(a)の場合、ワード線WLはクロックCLKが入力されると制御回路8によって制御され、クロックCLKに同期して遅延を持って活性化される。データ入力DINはクロックCLKの第2エッジを基準に確定される。
【0012】
読み出し時はメモリセル101のデータがビット線対BL、BLBに出力される。そしてカラムスイッチ2によって選択されたビット線対BL、BLBのデータがセンス回路4に伝達される。この時、カラムスイッチ2により選択されていないビット線対BL、BLBにもデータが出力される。カラムスイッチ2により選択されていないビット線対BL、BLBは、カラムスイッチ2により以降の回路と切り離されているので負荷容量が選択ビット線対BL、BLBより若干少なく、選択ビット線対BL、BLBより若干大きく振幅する。
【0013】
書き込み時は、カラムスイッチ2によって選択されたビット線対BL、BLBにはデータ入力バッファ3によりデータ入力DINに応じたデータが伝達される。この時カラムスイッチ2により選択されていないビット線対BL、BLBは、ワード線WLが活性状態である為に読み出しと同じ状態になり、メモリセル101のデータをビット線対に出力する。
【0014】
(b)の場合は、読み出し時において、ワード線WLを一定期間のみ活性状態にすることでビット線対BL、BLBの振幅を抑えるようにした場合を示している。これはスタティックRAMにおいて広く採用されている技術である。しかし書き込み時は、データ入力DINがクロックCLKの第2エッジを基準に確定される為、(a)の場合と同様にワード線WLはクロックCLKに同期して遅延を持って活性化される。
【0015】
なお、いずれの場合もビット線対BL、BLBは、ワード線WLが非活性状態の時には電源電圧にプリチャージされる。プリチャージ制御に関しては省略し、図には記していない。
【0016】
【発明が解決しようとする課題】
しかしながら、上記従来の構成では、消費電力が大きいという課題があった。つまり、書き込み時において、カラムスイッチ2により選択されていないビット線対BL、BLBは、ワード線WLが活性状態である為に読み出し時と同じ状態になり、ビット線対BL、BLBは、大きく振幅してしまう。この為、書き込み完了後、ワード線WLにより選択された全ビット線を電源電圧にプリチャージする為のビット線充電電流が非常に多くなってしまう。例えばカラムスイッチ2で8対1の選択をしている場合、データが入力されるビット線対BL、BLBが1対なのに対し、カラムスイッチ2により非選択で読み出し時と同じ状態になるビット線対BL、BLBは7対ある。この読み出し時と同じ状態になるビット線対BL、BLBの動作は不要な動作であり、それに対するビット線充電電流は無駄な電流であり、半導体記憶装置の低消費電力化にとって大きな課題となっている。
【0017】
本発明は、上記従来の課題を解決するもので、書き込み時において、カラムスイッチにより選択されていないビット線対の振幅を抑え、書き込み完了後に必要なビット線充電電流を大幅に減らし最小限にすることで、低消費電力化を実現できる半導体記憶装置を提供することを目的とする。
【0018】
【課題を解決するための手段】
以上の課題を解決するために、請求項1記載の発明の半導体記憶装置は、読み出し及び書き込み動作をそれぞれクロックの1サイクルで実行する半導体記憶装置において、読み出し時は第1のクロックエッジを基準に一定期間のみワード線を活性状態にし、書き込み時は第2のクロックエッジを基準に一定期間のみ前記ワード線を活性状態にする手段を備えたことを特徴とする。
【0019】
また、請求項2記載の発明は、第1のクロックエッジを基準に動作状態になり、第2のクロックエッジを基準にプリチャージ状態になる半導体記憶装置において、読み出し時は第1のクロックエッジを基準に発生する活性化パルスにより一定期間のみワード線を活性状態にし、書き込み時は第2のクロックエッジを基準に発生する活性化パルスにより一定期間のみ前記ワード線を活性状態にする手段を備えたことを特徴とする。
【0020】
また、請求項3記載の発明は、第1のクロックエッジに同期及び遅延してワード線を活性状態にし、第2のクロックエッジに同期及び遅延してワード線を非活性状態にする構成の半導体記憶装置において、読み出し時は第1のクロックエッジから一定期間後にワード線を非活性状態にし、書き込み時は前記第1のクロックエッジから前記第2のクロックエッジまでの期間前記ワード線を非活性状態にすることで、前記第2のクロックエッジから一定期間のみ前記ワード線を活性状態にする手段を備えたことを特徴とする。
【0021】
また、請求項4記載の発明は、第1のクロックと位相のずれた第2のクロックとにより読み出し書き込み動作を制御される半導体記憶装置において、読み出し時は前記第1のクロックの第1エッジ及び前記第2のクロックの第1エッジを基準に一定期間のみワード線を活性状態にし、書き込み時は前記第1のクロックの第2エッジ及び前記第2のクロックの第2エッジを基準に一定期間のみワード線を活性状態にする手段を備えたことを特徴とする。
【0022】
また、請求項5記載の発明は、読み出しの基準クロックエッジと、書き込み時のデータ入力確定の基準クロックエッジとを有し、前記読み出しの基準クロックエッジと、前記書き込み時のデータ確定の基準クロックエッジは、外部から入力されるクロック、もしくは外部信号を基準に生成される内部クロックのエッジであり、前記読み出しの基準クロックエッジと、前記書き込み時のデータ確定の基準クロックエッジは前記外部から入力されるクロックもしくは前記内部クロックの異なるエッジであり、読み出し時は前記読み出しの基準クロックエッジを基準に一定期間のみワード線を活性状態にし、書き込み時は前記データ入力確定の基準クロックエッジを基準に一定期間のみ前記ワード線を活性状態にする手段を備えたことを特徴とする。
【0023】
加えて、請求項6記載の発明は、請求項1、2、3、4又は5記載の半導体記憶装置において、メモリセルへデータを書き込み時、カラムスイッチにより選択されたビット線対の電位が前記メモリセルに前記データを書き込むのに必要な電位に達した後、書き込みに必要な一定期間のみ書き込み対象のワード線を活性状態にする手段を備えたことを特徴とする。
【0024】
更に加えて、請求項7記載の発明は、請求項1、2、3、4、5又は6記載の半導体記憶装置において、前記半導体記憶装置におけるメモリセルは、スタティック型メモリセルアレイにより構成され、ワード線により選択されたメモリセルのデータをビット線対を介して読み出し、入力データをカラムスイッチにより選択された前記ビット線対を介して前記メモリセルに書き込むことを特徴とする。
【0025】
以上の構成により、請求項1、6及び7記載の発明の半導体記憶装置では、読み出し時は、第1のクロックエッジを基準に一定期間のみワード線を活性状態にすることで、スタティック型メモリセルのデータをビット線対を介して読み出す。一方書き込み時は、カラムスイッチにより選択されたビット線対の電位が前記メモリセルに前記データを書き込むのに必要な電位に達した後、第2のクロックエッジを基準に一定期間のみワード線を活性状態にする。これにより書き込み時においてもカラムスイッチにより選択されていないビット線対の振幅を抑えることができ、半導体記憶装置の低消費電力化を実現できる。
【0026】
また、請求項2記載の発明では、読み出し時は第1のクロックエッジを基準に、書き込み時は第2のクロックエッジを基準に発生する活性化パルスを用いて一定期間のみワード線を活性状態にすることで、請求項1記載の発明と同様の作用を奏する。
【0027】
また、請求項3記載の発明では、読み出し時は第1のクロックエッジから一定期間後にワード線を非活性状態にし、書き込み時は第1のクロックエッジから第2のクロックエッジまでの期間ワード線を非活性状態にして、第2のクロックエッジから一定期間のみワード線を活性状態にすることで、請求項1記載の発明と同様の作用を奏する。
【0028】
また、請求項4記載の発明では、位相のずれた2種類のクロックを用い、読み出し時は第1及び第2のクロックの第1エッジを基準に、書き込み時は第1及び第2のクロックの第2エッジを基準に一定期間のみワード線を活性状態にすることで、請求項1記載の発明と同様の作用を奏する。
【0029】
また、請求項5記載の発明では、外部入力クロックもしくは内部生成クロックを用い、読み出し時は読み出しの基準クロックエッジを基準に、書き込み時はデータ入力確定の基準クロックエッジを基準に一定期間のみワード線を活性状態にすることで、請求項1記載の発明と同様の作用を奏する。
【0030】
【発明の実施の形態】
以下、本発明の実施の形態について、図面に基づいて説明する。
【0031】
図1は、本発明の第1の実施の形態である半導体記憶装置の構成例を示すブロック図である。図1において、1はメモリセルアレイ、2はカラムスイッチ、3はデータ入力バッファ、4はセンス回路、5はデータ出力バッファ、6はワード線ドライバ、7は制御回路であり、ADはアドレス信号、CLKはクロック入力、DOUTはデータ出力バッファ5から出力されるデータ出力、DINはデータ入力バッファ3に入力されるデータ入力である。さらに、メモリセルアレイ1は、特に制限はないが、m行n列のマトリックスに構成されている例を示してあり、101はメモリセル、WL1、WL2〜WLmはワード線、BL1、BL2〜BLnとBL1B、BL2B〜BLnBはそれぞれビット線対である。図2は、図1で示した半導体記憶装置の読み出し時と書き込み時の場合における主要部分の概略タイミング波形を示している。
【0032】
以上のように構成された本実施の形態の半導体記憶装置は、読み出し時はクロックCLKの立ち上がりエッジを基準に一定期間ワード線WLを活性状態にし、書き込み時はクロックCLKの立ち下がりエッジを基準に一定期間のみワード線WLを活性状態にする。以下、動作の詳細を説明する。
【0033】
読み出し書き込み時における動作は従来例で示した通常のスタティックRAMの一般的な動作と同じである。
【0034】
ワード線WLはクロックCLKと書き込み制御信号WEが入力される制御回路7によって制御される。制御回路7には読み出し時パルス発生回路と書き込み時パルス発生回路とが含まれており、制御回路7によって読み出し時と書き込み時に異なるパルスを発生させ、ワード線WLを制御する。読み出し時は、クロックCLKの第1エッジを基準に一定期間のみワード線が活性状態になるよう制御される。一方、書き込み時は、データ入力DINはクロックCLKの第2エッジを基準に確定され、ワード線WLはクロックCLKの第2エッジを基準に一定期間のみ活性状態になるよう制御される。
【0035】
さらに具体的な読み出し時と書き込み時の場合における主要部分の概略タイミング波形を図2以降を参照しながら詳しく説明する。
【0036】
図2において、読み出し時は、ワード線WLはクロックCLKの第1エッジを基準に発生する活性化パルスにより一定期間のみ活性状態にされる。これは、スタティックRAMでよく用いられているアドレスの遷移を検出してパルスを発生する手法をクロックCLKの第1エッジに関して用いること等で実現できる。一方、書き込み時は、データ入力DINはクロックCLKの第2エッジを基準に確定される為に、クロックCLKの第1エッジを基準には活性化パルスを発生させず、クロックCLKの第2エッジを基準に活性化パルスを発生させて一定期間のみワード線WLを活性状態にする。これも、スタティックRAMでよく用いられているアドレスの遷移を検出してパルスを発生する手法をクロックCLKの第2エッジに関して用いること等で実現できる。
【0037】
なお、従来例と同様、ビット線対BL、BLBは、ワード線WLが非活性状態の時には電源電圧にプリチャージされるが、プリチャージ制御に関しては図には記していず、説明を省略する。
【0038】
読み出し時のビット線対BL、BLBの振幅の減少は従来例の図8(b)と同様である。一方書き込み時は、カラムスイッチ2によって選択されたビット線対BL、BLBにはデータ入力バッファ3によりデータ入力DINに応じたデータが伝達される。しかし、ワード線WLはまだ非活性状態であるので、メモリセル101にデータは書き込まれず、またカラムスイッチ2により選択されていないビット線対BL、BLBは、プリチャージ状態のままで振幅しない。その後、データ入力DINが確定し、クロックCLKの第2エッジを基準に一定期間のみワード線WLが活性状態になると、カラムスイッチ2によって選択されたビット線対BL、BLBに既に伝達されていたデータがメモリセル101に書き込まれる。この時カラムスイッチ2により選択されていないビット線対BL、BLBは読み出し状態になるが、ワード線WLの活性期間が短い為、振幅は極めて小さい。そしてすぐにプリチャージ状態に戻る。
【0039】
図3は、図2で示した本発明の第1の実施の形態とは制御回路7によるワード線WLの制御の仕方が異なる場合の読み出し書き込み時の概略波形を示す図である。
【0040】
図2で示した実施の形態の場合、書き込み時はクロックCLKの第2エッジを基準に活性化パルスを発生している為、ワード線WLは本来プリチャージ期間であるクロックCLKが“L(ロー)”の期間に活性状態になり、書き込み後ワード線WLが非選択状態に戻るタイミングが遅くなり、その後のビット線対BL、BLBのプリチャージに要する期間が短くなってしまい、次のサイクルでの動作に間に合わない可能性がある。
【0041】
そこで図3に示した実施の形態では、ワード線WLはクロックCLKに同期して遅延を持った状態(破線で示す)から、読み出し時は、クロックCLKの第1エッジから一定期間後にワード線WLを非活性状態にし、一方書き込み時は、クロックCLKの第1エッジから第2エッジまでの期間はワード線WLを非活性状態にして、クロックCLKの第2エッジから一定期間のみワード線WLを活性状態にするように制御回路7により制御する。
【0042】
これにより図3に示した実施の形態では、図2で示した実施の形態の場合より書き込み後ワード線WLが非選択状態に戻るタイミングが早くなり、次のサイクルまでに十分プリチャージが可能である。書き込み時、カラムスイッチ2により選択されていないビット線対BL、BLBの振幅を極めて小さくできることは図2で示した実施の形態の場合と同様である。
【0043】
図4は、図3で示した様なワード線WLの制御を行う為の、波形発生の制御回路7の中の読み出し時パルス発生回路と書き込み時パルス発生回路の一例を示す図である。
【0044】
この回路は、クロックCLKと書き込み制御信号WEの状態により、図3に示した様な、読み出し時、ワード線WLはクロックCLKの第1エッジから一定期間後に非活性状態になり、書き込み時は、クロックCLKの第1エッジから第2エッジまでの期間はワード線WLを非活性状態にして、クロックCLKの第2エッジから一定期間のみワード線WLを活性状態にする様な制御信号を発生する。
【0045】
以上のように本実施の形態の半導体記憶装置によれば、読み出し時は、第1のクロックエッジを基準に一定期間のみワード線WLを活性状態にする。一方書き込み時は、カラムスイッチ2により選択されたビット線対BL、BLBの電位がメモリセル101にデータを書き込むのに必要な電位に達した後、第2のクロックエッジを基準に一定期間のみワード線WLを活性状態にする。これにより書き込み時においてもカラムスイッチ2により選択されていないビット線対BL、BLBの振幅を極めて小さくすることができる。その為、書き込み完了後のビット線充電電流を大幅に減らすことができ、半導体記憶装置の低消費電力化を実現することができる。
【0046】
図5は、本発明の第2の実施の形態である半導体記憶装置の読み出し書き込み時の概略波形を示す図である。
【0047】
図5においてクロック入力は位相、デューティ比(クロックの“H(ハイ)”“L(ロー)”期間の比率)の違うクロック1CLK1、クロック2CLK2の2つのクロック入力があり、クロック1CLK1、クロック2CLK2両方のクロックエッジを使ってワード線WLの活性化期間を制御している点を除けば、動作及びその効果は、上記図1から図4で示した第1の実施の形態と全く同じである。
【0048】
図6は、本発明の第3の実施の形態である半導体記憶装置の読み出し書き込み時の概略波形を示す図である。
【0049】
図6において、クロックCLKは、外部から入力される制御クロック、もしくは外部信号を基準に、例えばアドレス信号ADの遷移を検出する等の手法により生成される内部クロックである。この図においては、読み出しの基準クロックエッジはタイミングt1rであり、書き込み時のデータ入力DIN確定の基準クロックエッジはタイミングt2wである。読み出し時は、読み出しの基準クロックエッジ(t1r)を基準に一定期間のみワード線WLを活性状態にする。一方書き込み時は、データ入力確定の基準クロックエッジ(t2w)を基準に一定期間のみワード線WLを活性状態にする。この基準となるクロックエッジが異なる点を除けば、動作及びその効果は、上記図1から図4で示した第1の実施の形態と全く同じである。
【0050】
なお、ワード線WLの活性化期間の制御手法、制御回路は図1から図6に示した構成に限られるものでは無い。
【0051】
【発明の効果】
以上説明したように、本発明の半導体記憶装置によれば、読み出し時は、第1のクロックエッジを基準に一定期間のみワード線を活性状態にし、一方書き込み時は、カラムスイッチにより選択されたビット線対の電位が前記メモリセルに前記データを書き込むのに必要な電位に達した後、第2のクロックエッジを基準に一定期間のみワード線を活性状態にする。これにより書き込み時においてもカラムスイッチにより選択されていないビット線対の振幅を極めて小さくすることができる。それにより、書き込み完了後のビット線充電電流を大幅に減らすことができ、半導体記憶装置の低消費電力化を実現できる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態である半導体記憶装置の構成例を示すブロック図
【図2】本発明の第1の実施の形態の半導体記憶装置の読み出し書き込み時の概略波形を示す図
【図3】図2と異なる制御の場合における読み出し書き込み時の概略波形を示す図
【図4】図3に示した波形発生の為の制御回路の一例を示す図
【図5】本発明の第2の実施の形態の半導体記憶装置の読み出し書き込み時の概略波形を示す図
【図6】本発明の第3の実施の形態の半導体記憶装置の読み出し書き込み時の概略波形を示す図
【図7】従来の半導体記憶装置の構成例を示すブロック図
【図8】従来の半導体記憶装置の読み出し書き込み時の概略波形を示す図
【符号の説明】
1 メモリセルアレイ
2 カラムスイッチ
3 データ入力バッファ
4 センス回路
5 データ出力バッファ
6 ワード線ドライバ
7 制御回路
8 制御回路
101 メモリセル
Claims (14)
- 読み出し及び書き込み動作をそれぞれクロックの1サイクルで実行する半導体記憶装置において、
読み出し時は第1のクロックエッジを基準に一定期間のみワード線を活性状態にし、書き込み時は前記第1のクロックエッジとはタイミングの異なる第2のクロックエッジを基準に一定期間のみ前記ワード線を活性状態にする手段を備えたことを特徴とする半導体記憶装置。 - 第1のクロックエッジを基準に動作状態になり、前記第1のクロックエッジとはタイミングの異なる第2のクロックエッジを基準にプリチャージ状態になる半導体記憶装置において、
読み出し時は前記第1のクロックエッジを基準に発生する活性化パルスにより一定期間のみワード線を活性状態にし、書き込み時は前記第2のクロックエッジを基準に発生する活性化パルスにより一定期間のみ前記ワード線を活性状態にする手段を備えた
ことを特徴とする半導体記憶装置。 - 第1のクロックエッジに同期及び遅延してワード線を活性状態にし、前記第1のクロックエッジとはタイミングの異なる第2のクロックエッジに同期及び遅延してワード線を非活性状態にする構成の半導体記憶装置において、
読み出し時は前記第1のクロックエッジから一定期間後にワード線を非活性状態にし、書き込み時は前記第1のクロックエッジから前記第2のクロックエッジまでの期間前記ワード線を非活性状態にすることで、前記第2のクロックエッジから一定期間のみ前記ワード線を活性状態にする手段を備えた
ことを特徴とする半導体記憶装置。 - 第1のクロックと位相のずれた第2のクロックとにより読み出し書き込み動作を制御される半導体記憶装置において、
読み出し時は前記第1のクロックの第1エッジ及び前記第2のクロックの第1エッジを基準に一定期間のみワード線を活性状態にし、書き込み時は前記第1のクロックの第2エッジ及び前記第2のクロックの第2エッジを基準に一定期間のみワード線を活性状態にする手段を備えた
ことを特徴とする半導体記憶装置。 - 読み出しの基準クロックエッジと、書き込み時のデータ入力確定の基準クロックエッジとを有し、
前記読み出しの基準クロックエッジと、前記書き込み時のデータ確定の基準クロックエッジは、外部から入力されるクロック、もしくは外部信号を基準に生成される内部クロックのエッジであり、
前記読み出しの基準クロックエッジと、前記書き込み時のデータ確定の基準クロックエッジは前記外部から入力されるクロックもしくは前記内部クロックの異なるエッジであり、
読み出し時は前記読み出しの基準クロックエッジを基準に一定期間のみワード線を活性状態にし、書き込み時は前記データ入力確定の基準クロックエッジを基準に一定期間のみ前記ワード線を活性状態にする手段を備えた
ことを特徴とする半導体記憶装置。 - メモリセルへデータを書き込み時、カラムスイッチにより選択されたビット線対の電位が前記メモリセルに前記データを書き込むのに必要な電位に達した後、書き込みに必要な一定期間のみ書き込み対象のワード線を活性状態にする手段を備えた
ことを特徴とする請求項1、2、3、4又は5記載の半導体記憶装置。 - 前記メモリセルは、スタティック型メモリセルにより構成され、ワード線により選択されたメモリセルのデータをビット線対を介して読み出し、入力データを前記カラムスイッチにより選択された前記ビット線対を介して前記メモリセルに書き込む
ことを特徴とする請求項1、2、3、4、5又は6記載の半導体記憶装置。 - 前記ワード線を活性状態にする手段は、選択されたワード線を活性化するワード線ドライバと、クロックが入力され、読み出し時には第1のクロックエッジを基準に一定期間前記ワード線を活性状態にさせる制御信号を前記ワード線ドライバに送信し、書き込み時には前記第1のクロックエッジとはタイミングの異なる第2のクロックエッジを基準に一定期間前記ワード線を活性状態にさせる制御信号を前記ワード線ドライバに送信する制御手段を有することを特徴とする、請求項1記載の半導体記憶装置。
- 前記ワード線を活性状態にする手段は、選択されたワード線を活性化するワード線ドライバと、クロックが入力され、読み出し時には第1のクロックエッジを基準に活性化パルスを発生して前記ワード線ドライバに送信し、書き込み時には第2のクロックエッジを基準に活性化パルスを発生して前記ワード線ドライバに送信する制御手段を有し、前記ワード線ドライバは前記活性化パルスに応じて前記ワード線を活性化することを特徴とする、請求項2記載の半導体記憶装置。
- 前記ワード線を活性状態にする手段は、選択されたワード線を活性化するワード線ドライバと、クロックが入力され、読み出し時には前記第1のクロックエッジから一定期間後にワード線を非活性状態にさせる制御信号を前記ワード線ドライバに送信し、書き込み時には前記第1のクロックエッジから前記第2のクロックエッジまでの期間前記ワード線を非活性状態にさせる制御信号を前記ワード線ドライバに送信する制御手段を有することを特徴とする、請求項3記載の半導体記憶装置。
- 前記ワード線を活性状態にする手段は、選択されたワード線を活性化するワード線ドライバと、クロックが入力され、読み出し時には前記第1のクロックの第1エッジ及び前記第2のクロックの第1エッジを基準に一定期間のみワード線を活性状態にさせる制御信号を前記ワード線ドライバに送信し、書き込み時には前記第1のクロックの第2エッジ及び前記第2のクロックの第2エッジを基準に一定期間のみワード線を活性状態にさせる制御信号を前記ワード線ドライバに送信する制御手段を有することを特徴とする、請求項4記載の半導体記憶装置。
- 前記ワード線を活性状態にする手段は、選択されたワード線を活性化するワード線ドライバと、クロックが入力され、読み出し時は前記読み出しの基準クロックエッジを基準に一定期間のみワード線を活性状態にさせる制御信号を前記ワード線ドライバに送信し、書き込み時は前記データ入力確定の基準クロックエッジを基準に一定期間のみワード線を活性状態にさせる制御信号を前記ワード線ドライバに送信する制御手段を有することを特徴とする、請求項5記載の半導体記憶装置。
- 前記第1のクロックエッジは前記クロックの立ち上がりエッジであり、前記第2のクロックエッジは前記クロックの立下りエッジであることを特徴とする請求項1、2、3、4、8、9、10、11のいずれか記載の半導体記憶装置。
- 前記クロックの1サイクルにおいて、前記第1のクロックエッジは前記第2のクロックエッジよりも早いタイミングであることを特徴とする請求項1、2、3、4、8、9、10、11のいずれか記載の半導体記憶装置。
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