KR20000048273A - 반도체 메모리 장치 - Google Patents

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KR20000048273A
KR20000048273A KR1019990059573A KR19990059573A KR20000048273A KR 20000048273 A KR20000048273 A KR 20000048273A KR 1019990059573 A KR1019990059573 A KR 1019990059573A KR 19990059573 A KR19990059573 A KR 19990059573A KR 20000048273 A KR20000048273 A KR 20000048273A
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가네꼬 히사시
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Abstract

각각의 기록 또는 판독 사이클에서 다수 비트의 데이터를 버스트서 메모리에 기록 또는 판독하는 DRAM 장치 등의 반도체 메모리 장치에 관한 것이다. 반도체 메모리 장치는 선택된 메모리 셀에서 데이터선으로 데이터를 판독하고 데이터선에서 선택된 메모리 셀에 데이터를 기록하는 다수의 기록/판독 회로, 입/출력선에서 데이터선으로 데이터를 분배하고 데이터선에서 입/출력선으로 데이터를 출력하는 컬럼 선택기, 컬럼 선택기와 기록/판독 회로 사이의 데이터선 회로부에 삽입되어 메모리 셀에 기록 또는 판독될 데이터를 버스트로서 일시 저장하는 다수의 데이터 래치를 포함한다. 기록 사이클에 있어서, 래치에 저장된 데이터가 메모리 셀에 기록된후 그리고 비트선의 프리차지 동작에 필요한 소정의 기간이 경과한 후, 다음 기록 사이클이 개시된다. 판독 사이클에 있어서, 메모리 셀에서 데이터 래치로 데이터가 판독된후 그리고 비트선의 프리차지 동작이 실행된 후, 다음 판독 사이클이 개시된다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 장치(semiconductor memory device)에 관한 것으로, 특히 버스트(burst) 기록 및/또는 판독 동작을 실행할 수 있고 다수의 기록 또는 판독 사이클에 걸쳐 연속 기록 및/또는 판독 동작을 실행할 수 있으며 첫 번째 기록 또는 판독 사이클에서 짧은 액세스 시간을 갖는 DRAM(Dynamic Random Access Memory) 장치 등의 반도체 메모리 장치에 관한 것이다.
예를 들면, 버스트 판독/기록 동작만을 실행하는 DRAM 장치에서는 워드선마다 실행되는 기록 사이클 또는 판독 사이클에 있어서, 다수 비트의 데이터가 메모리 셀 어레이에서 연속해서 판독 또는 기록된다. 따라서, 그러한 DRAM 장치는 고속 판독 및 기록 동작을 실행할 수 있어 MPU(Micro Processor Unit)의 2차 캐쉬 메모리에 적합하다.
그러나, DRAM 장치에서는 DRAM 장치의 메모리 셀의 구조 때문에 기록/판독 사이클이 개시될 때 비트선을 소정의 전위로 프리차지할 필요가 있다. 따라서, 다수의 기록 또는 판독 사이클에 걸쳐 연속해서 기록 또는 판독 사이클 실행하여 연속해서 데이터 입력 또는 출력을 실행하는 것이 통상 불가능하다. 따라서, 연속 데이터 입력 및/또는 출력을 실행하기 위해서는 특정 장치가 필요하다.
한편, 외부 제어 신호와 동기하여 고속 데이터 기록/판독 동작을 실행할 수 있는 SDRAM(Synchronous Dynamic Random Access Memory)장치가 알려져 있다. SDRAM 장치에서는 메모리 셀 어레이가 다수의 뱅크로 분할되어 있어, 뱅크사이의 스위칭중 기록/판독 동작이 실행된다. 또한, 선택되지 않은 뱅크에서는 프리차지 동작이 미리 실행된다. 이것에 의해, 연속 데이터 기록/판독 동작을 실행할 수 있다.
그러나, SDRAM 장치에서 조차도 동일 뱅크내에서 연속 기록/판독 동작을 실행하는 것은 불가능하다.
이하, SDRAM 장치의 동일 뱅크내 판독/기록 동작에 대하여 설명한다.
도 10은 다수의 뱅크를 포함하는 메모리 셀 어레이를 갖는 SDRAM 장치의 개략적인 전기적 구조를 도시한 블록 회로도이다. 도 11은 도 10의 SDRAM 장치의 기록 동작을 설명하는 데 사용되는 타이밍도이다. 도 12는 도 10의 SDRAM 장치의 판독 동작을 설명하는 데 사용되는 타이밍도이다.
도 10에 도시한 SDRAM 장치에서, 메모리 셀 어레이는 다수의 메모리 뱅크, 예를 들면 뱅크 A 및 뱅크 B로 나뉘어져 있다. 외부에서 공급되는 칩 선택 신호*CS, 로우 어드레스 스트로브 신호 *RAS, 컬럼 어드레스 스트로브 신호 *CAS 및 기록 인에이블 신호 *WE는 커맨드 디코더(101)에서 디코드되고, 기록/판독 동작, 리프레시 동작 등의 동작 모드를 결정하는 내부 제어 신호는 제어 로직(102)에서 발생되어 공급된다. 여기서, 기호 *는 논리 반전을 나타내는 것으로, 도면에 사용된 위줄에 대응한다. 제어 로직(102)에서는 커맨드 디코더(101)로 부터의 내부 제어 신호의 타이밍이 모드 레지스터(103)에서 공급되는 기록/판독 동작 등의 레이턴시(latency)에 관한 정보에 의존하여 조정된다. 그의 타이밍이 조정된 내부 제어 신호는 SDRAM 장치의 여러 부분에 공급된다.
내부 제어 신호에 따라, 로우 어드레스 버퍼 및 리프레시 카운터 블록(104)은 워드선의 전위를 상승시키는 X(로우) 어드레스를 로우 디코더(105)에 공급한다. 또한, 내부 제어 신호에 따라, 컬럼 어드레스 버퍼 및 버스트 카운터 블록(106)은 비트선의 전위를 상승시키는 Y(컬럼) 어드레스를 컬러 디코더(107)에 공급한다. 이것에 의해, 예를 들어 선택된 뱅크 A에서 데이터 기록/판독 동작을 실행하는 것이 가능하게 된다. 이 경우, 로우 어드레스 버퍼 및 리프레시 카운터 블록(104)에서는 리프레시될 워드선이 리프레시 커맨드에 따라 카운트된다. 또한, 컬럼 어드레스 버퍼 및 버스트 카운터 블록(106)에서는 버스트 기록/판독될 데이터 비트 수가 카운트된다.
센스 앰프 블록(108)은 판독 동작시 각 메모리 셀로 부터의 출력 데이터 신호를 증폭하여 출력 데이터의 논리 상태를 결정한다. 데이터 제어 회로(109)는 기록/판독 동작시, 메모리 셀 어레이의 데이터 버스 선택에 관한 제어를 실행하고 뱅크의 선택에 관한 제어를 실행한다. 래치 회로(110)는 외부 제어 신호 DQM에 따라 외부 회로와의 전달을 위해 입/출력 데이터를 일시 저장한다. 입/출력 버퍼(111)는 외부 회로와의 데이터 전달을 실행한다. 클럭 발생기(112)는 SDRAM 장치의 여러 부분에 동작을 위한 클럭 신호를 공급한다.
이하, 도 10의 SDRAM 장치의 동작을 도면을 참조하여 상세히 설명한다.
도 11은 기록 동작이 실행될 때, 도 10의 DRAM 장치의 여러 부분의 파형을 도시한 것이다. 도 11에 도시한 바와 같이, SDRAM 장치에 공급된 액티브 커맨드에 따라, 데이터가 뱅크 A에 기록될 때, 칩 선택 신호 *CS 및 로우 어드레스 스트로브 신호 *RAS는 논리 저 전위 레벨로 된다. 또한, SDRAM 장치에 공급된 어드레스 신호중 어드레스 신호 A11에 따라, 뱅크 A가 선택된다. SDRAM 장치에 공급된 어드레스 신호중, 어드레스 신호 A10에 따라 그리고 어드레스 신호 ADD(즉, A9-A0)에 따라, X 어드레스 XA0이 선택된다.
그후, 기록 커맨드에 따라, 칩 선택 신호 *CS 및 컬럼 어드레스 스트로브 신호 *CAS는 논리 저 전위 레벨(즉, 저)로 된다. 또한, 어드레스 신호 A11에 따라, 뱅크 A가 선택되고, 어드레스 신호 ADD(즉, A9-A0)에 따라, Y 어드레스 YA0이 선택된다. 또한, 기록 인에이블 신호 *WE가 저로 되고, 그것에 따라 워드선 WL이 액티베이트될 때, 시리얼로 공급된 데이터 D00, D01, D02, D03을 구비하는 데이터 DQ가 D00, D01, D02, D03의 순서로 Y 어드레스 YA0에 따라 뱅크 A에 버스트로서 기록된다.
다음 기록 동작 사이클이 개시되기 전, 프리차지 커맨드에 따라, 칩 선택 신호 *CS 및 기록 인에이블 신호 *WE는 저로 된다. 또한, 어드레스 신호 A11에 따라, 뱅크 A가 선택되고, 뱅크 A의 각 비트선이 프리차지된다. 기록 동작이 연속해서 실행될 때, 어드레스 신호 A10 및 어드레스 신호 ADD에 따라 다음 X 어드레스 XA1이 선택되고, 어드레스 신호 ADD에 따라 다음 Y 어드레스 YA1이 선택된다. 그후, X 어드레스 XA0 및 Y 어드레스 YA0에 대하여 설명한 바와 같은 동작 사이클이 반복된다.
도 12는 판독 동작이 실행될 때, 도 10의 SDRAM 장치의 여러 부분의 파형을 도시한 것이다. 도 12에 도시한 바와 같이, SDRAM 장치에 공급된 액티브 커맨드에 따라, 데이터가 뱅크 A에서 판독될 때, 칩 선택 신호 *CS 및 로우 어드레스 스트로브 신호 *RAS는 논리 저로 된다. 또한, SDRAM 장치에 공급된 어드레스 신호중 어드레스 신호 A11에 따라, 뱅크 A가 선택된다. SDRAM 장치에 공급된 어드레스 신호 중, 어드레스 신호 A10에 따라 그리고 어드레스 신호 ADD(즉, A9-A0)에 따라, X 어드레스 XA0이 선택된다.
그후, 판독 커맨드에 따라, 칩 선택 신호 *CS 및 컬럼 어드레스 스트로브 신호 *CAS는 저로 된다. 또한, 어드레스 신호 A11에 따라 뱅크 A가 선택되고, 어드레스 신호 ADD(즉, A9-A0)에 따라 , Y 어드레스 YA0이 선택된다. 또한, 워드선 WL이 액티베이트될 때, 데이터 DQ, 즉 데이터 D00, D01, D02, D03은 D00, D01, D02, D03의 순서로 Y어드레스 YA0에 따라 뱅크 A로부터 3클럭의 지연 시간후 버스트로서 시리얼로 판독된다. 3 클럭의 지연 시간은 모드 레지스터(103)에서 공급된 레이턴시에 관한 정보에 의존하여 결정되고 레이턴시 3에 대응한다.
다음 판독 동작 사이클의 개시전, 프리차지 커맨드에 따라, 칩 선택 신호 *CS 및 기록 인에이블 신호 *WE는 저로 된다. 또한, 어드레스 신호 A11에 따라 뱅크 A가 선택되고 뱅크 A의 각 데이터선은 프리차지된다. 판독 동작이 연속해서 실행될 때, 어드레스 신호 A10 및 어드레스 신호 ADD에 따라 다음 X 어드레스 XA1이 선택되고, 어드레스 신호 ADD에 따라 다음 Y 어드레스 YA1이 선택된다. 그후, X 어드레스 XA0 및 Y 어드레스 YA0에 대하여 설명한 것과 마찬가지의 동작 사이클이 반복된다.
상술한 바와 같이, 뱅크 구조를 갖는 SDRAM 장치에서 조차도, 기록 또는 판독 사이클이 계속될 때 동일 뱅크내 어드레스에 대하여 기록 또는 판독 동작을 연속해서 실행할 수 없다. 마찬가지로, 뱅크 구조를 갖지 않는 DRAM 장치에서는 기록 또는 판독 사이클이 계속될 때 기록 또는 판독 동작을 연속해서 실행할 수 없다.
DRAM 장치에서 또는 SDRAM 장치의 동일 뱅크에서 기록 또는 판독 사이클이 계속될 때 기록 또는 판독 동작을 연속해서 실행할 수 있으면, 메모리 장치의 능력을 향상시킬 수 있고 그의 동작 속도를 크게 개선할 수 있다. 그러나, 종래 DRAM 장치에서는 그러한 연속 기록 또는 판독 동작이 불가능하였다.
본 발명의 하나의 목적은 종래 DRAM 장치의 문제점을 해소하는 것이다.
본 발명의 다른 목적은 기록 또는 판독 사이클이 계속될 때 연속 기록 또는 판독 동작을 실행할 수 있는 DRAM 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 DRAM 장치가 뱅크 구조를 갖지 않더라도, 기록 또는 판독 사이클이 계속될 때 연속 기록 또는 판독 동작을 실행할 수 있는 DRAM 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 기록 또는 판독 사이클이 계속될 때 연속 기록 또는 판독 동작을 실행할 수 있고 첫 번째 기록 또는 판독 사이클에서 짧은 액세스 시간을 갖는 DRAM 장치를 제공하는 것이다.
도 1은 본 발명의 제1실시예에 따른 반도체 메모리 장치의 전기적 구조를 도시한 부분 블록 회로도.
도 2a는 도 1의 반도체 메모리 장치에 사용된 워드선 구동 신호 발생 회로의 전기적 구조를 도시한 블록 회로도.
도 2b는 도 2a의 워드선 구동 신호 발생 회로에 사용된 DCS 버퍼 회로의 전기적 구조를 도시한 블록 회로도.
도 2c는 도 2a의 워드선 구동 신호 발생 회로에 사용된 DWR 버퍼 회로의 전기적 구조를 도시한 블록 회로도.
도 2d는 도 2a의 워드선 구동 신호 발생 회로에 사용된 어드레스 버퍼 회로의 전기적 구조를 도시한 블록 회로도.
도 3a는 도 2a의 워드선 구동 신호 발생 회로에 사용된 어드레스 래치 회로의 전기적 구조를 도시한 블록 회로도.
도 3b는 도 2a의 워드선 구동 신호 발생 회로에 사용된 리셋 신호 발생 회로의 전기적 구조를 도시한 블록 회로도.
도 3c는 도 2a의 워드선 구동 신호 발생 회로에 사용된 타이밍 발생 회로의 전기적 구조를 도시한 블록 회로도.
도 4는 기록 동작이 실행될 때, 도 1, 도 2a 내지 도 2d 및 도 3a 내지 도 3c에 도시한 반도체 메모리 장치의 여러 부분의 신호 파형을 포함하는 타이밍도.
도 5는 판독 동작이 실행될 때, 도 1, 도 2a 내지 도 2d 및 도 3a 내지 도 3c에 도시한 반도체 메모리 장치의 여러 부분의 신호 파형을 포함하는 타이밍도.
도 6a는 본 발명의 제2실시예에 따른 반도체 메모리 장치에 사용된 워드선 구동 신호 발생 회로의 전기적 구조를 도시한 블록 회로도.
도 6b는 도 6a의 워드선 구동 신호 발생 회로에 사용된 DCS 버퍼 회로의 전기적 구조를 도시한 블록 회로도.
도 6c는 도 6a의 워드선 구동 신호 발생 회로에 사용된 DWR 버퍼 회로의 전기적 구조를 도시한 블록 회로도.
도 6d는 도 6a의 워드선 구동 신호 발생 회로에 사용된 어드레스 버퍼 회로의 전기적 구조를 도시한 블록 회로도.
도 7a는 도 6a의 워드선 구동 신호 발생 회로에 사용된 어드레스 래치 회로의 전기적 구조를 도시한 블록 회로도.
도 7b는 도 6a의 워드선 구동 신호 발생 회로에 사용된 리셋 신호 발생 회로의 전기적 구조를 도시한 블록 회로도.
도 7c는 도 6a의 워드선 구동 신호 발생 회로에 사용된 타이밍 발생 회로의 전기적 구조를 도시한 블록 회로도.
도 8은 기록 동작이 실행될 때, 본 발명의 제2실시예에 따른 반도체 메모리 장치의 여러 부분의 신호 파형을 포함하는 타이밍도.
도 9는 판독 동작이 실행될 때, 본 발명의 제2실시예에 따른 반도체 메모리 장치의 여러 부분의 신호 파형을 포함하는 타이밍도.
도 10은 다수의 메모리 셀 뱅크를 갖는 종래 SDRAM 장치의 전기적 구조를 도시한 블록 회로도.
도 11은 기록 동작이 실행될 때, 도 10에 도시한 종래 SDRAM 장치의 여러 부분의 신호 파형을 포함하는 타이밍도.
도 12는 판독 동작이 실행될 때, 도10에 도시한 종래 SDRAM 장치의 여러 부분의 신호 파형을 포함하는 타이밍도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 컬럼 디코더
2 : 컬럼 선택기
3-1, ..., 3-n : 데이터 래치
4-1, ..., 4-n : 데이터 증폭기
5-1, ..., 5-4 : 기록/판독 회로
10 : 워드선 구동 신호 발생 회로
11 : DCS 버퍼
12 : DWR 버퍼
13 : 어드레스 버퍼
14 : 어드레스 래치
15 : 리셋 신호 발생 회로
16 : 타이밍 발생 회로
17 : 프리디코더
18 : X 디코더
본 발명의 하나의 특징에 따르면, 워드선이 로우 어드레스에 따라 선택되고, 비트선이 컬럼 어드레스에 따라 선택되고, 각 기록 또는 판독 사이클시, 다수 비트의 데이터가 버스트로서 메모리 셀에 기록되거나 또는 메모리 셀에서 판독되는 반도체 메모리 장치에 있어서, 선택된 메모리 셀에서 데이터 선으로 데이터를 판독하고 상기 데이터선에서 선택된 메모리 셀에 데이터를 기록하는 다수의 기록/판독 회로, 입/출력선에서 상기 데이터선으로 데이터를 분배하고, 상기 데이터선에서 상기 입/출력선으로 데이터를 출력하는 컬럼 선택기, 및 상기 컬럼 선택기와 상기 기록/판독 회로사이의 데이터선 회로부에 삽입되어, 상기 메모리 셀에 기록되거나 또는 상기 메모리 셀에서 판독될 데이터를 버스트로서 일시 저장하는 다수의 데이터 래치를 포함하며, 기록 사이클시, 상기 래치에 저장된 데이터가 메모리 셀에 기록된후, 그리고 상기 비트선의 프리차지 동작에 필요한 소정의 기간이 경과한 후, 다음 기록 사이클이 개시되고, 판독 사이클시, 데이터가 메모리 셀에서 상기 데이터 래치로 판독된후, 그리고 상기 비트선의 프리차지 동작이 실행된 후, 다음 판독 사이클이 개시되는 반도체 메모리 장치가 마련된다.
본 발명의 제2특징에 따르면, 워드선이 로우 어드레스에 따라 선택되고, 비트선이 컬럼 어드레스에 따라 선택되고, 각 기록 또는 판독 사이클시, 다수의 데이터 비트가 버스트로서 선택된 워드선에 대응하는 메모리 셀에 기록되거나 또는 메모리 셀에서 판독되는 반도체 메모리 장치에 있어서, 선택된 메모리 셀에서 상기 선으로 데이터를 판독하고 상기 데이터선에서 상기 메모리 셀에 데이터를 기록하는 다수의 기록/판독 회로, 입/출력선에서 상기 데이터선으로 데이터를 분배하고, 상기 데이터선에서 상기 입/출력선으로 데이터를 출력하는 컬럼 선택기, 상기 컬럼 선택기와 상기 기록/판독 회로사이의 데이터선 회로부에 삽입되어, 상기 메모리 셀에 기록되거나 또는 상기 메모리 셀에서 판독될 데이터를 버스트로서 일시 저장하는 다수의 데이터 래치, 및 워드선 구동 신호를 상기 워드선에 공급하는 워드선 구동 신호 발생 회로를 포함하며, 기록 사이클시, 상기 워드선 구동 신호는 기록/판독 동작 개시 신호의 액티베이션부터 상기 래치에 저장된 데이터의 기록 동작을 종료하기 위해 필요한 기간에 대응하는 소정의 지연 시간후 디액티베이트되고, 상기 워드선 구동 신호는 상기 워드선 신호가 디액티베이트된때부터 상기 비트선의 프리차지에 필요한 소정의 지연 시간후 액티베이트되고, 판독 사이클시, 기록/판독 동작 개시 신호의 액티베이션에 따라 워드선의 액티베이션부터 소정의 지연 시간후, 상기 워드선 구동 신호는 디액티베이트되고 상기 비트선의 프리차지 동작은 실행되는 반도체 메모리 장치가 마련된다.
상기 워드선 구동 신호 발생 회로에서, 기록 종료 신호는 상기 기록/판독 동작 개시 신호의 발생에 따라 상기 데이터 래치로의 데이터 기록 동작의 종료까지의 시간에 대응하는 소정의 지연 시간후 발생되고, 판독 종료 신호는 워드선 액티베이션 신호의 발생에 따라 상기 래치로 부터의 데이터 판독 동작의 종료까지의 시간에 대응하는 소정의 지연 시간후 발생되고, 기록 모드시, 워드선 액티베이션 신호는 상기 기록/판독 동작 개시 신호의 발생부터 상기 래치에 저장된 데이터의 기록 동작의 종료까지의 시간과 비트선의 프리차지에 필요한 시간의 합에 대응하는 소정의 지연 시간후 액티베이트되고, 판독 모드시, 상기 워드선 액티베이션 신호는 상기 기록/판독 동작 개시 신호의 발생에 따라 액티베이트되고, 상기 워드선 액티베이션 신호는 상기 기록 종료 신호 또는 상기 판독 종료 신호가 발생될 때 디액티베이트되는 것이 바람직하다.
또한, 상기 워드선 구동 신호 발생 회로에서, 최종 기록 사이클시, 상기 기록 종료 신호는 상기 기록 모드의 종료에 따라, 상기 데이터 래치로의 데이터 기록 동작의 종료까지의 시간에 대응하는 소정의 지연 시간후 발생되는 것이 바람직하다.
또한, 상기 워드선 구동 신호 발생 회로에서, 상기 워드선 액티베이션 신호는 상기 기록/판독 동작 개시 신호의 발생부터 소정의 지연 시간후 액티베이트되는 것이 바람직하다.
또한, 상기 기록/판독 회로 각각은 한쌍의 비트선에 결합되어 그것에 대응하는 것이 바람직하다.
또한, 다수의 상기 기록/판독 회로는 한쌍의 데이터선에 결합되어 있는 것이 바람직하다.
또한, 데이터 증폭기는 한쌍의 상기 데이터선에 결합되고 상기 데이터 래치 각각은 상기 데이터 증폭기와 상기 컬럼 선택기 사이에 결합되는 것이 바람직하다.
또한, 상기 기록/판독 회로 각각은 센스 앰프, 한쌍의 비트선에서 한쌍의 데이터선으로 데이터를 전달하는 판독 스위치 회로부, 한쌍의 데이터선에서 한쌍의 비트선으로 데이터를 전달하는 기록 스위치 회로부, 및 한쌍의 비트선을 프리차지하는 프리차지 회로부를 포함하는 것이 바람직하다.
본 발명의 제3특징에 따르면, 워드선이 로우 어드레스에 따라 선택되고, 비트선이 컬럼 어드레스에 따라 선택되고, 각 기록 또는 판독 사이클시, 다수의 데이터 비트가 버스트로서 선택된 워드선에 대응하는 메모리 셀에 기록되거나 또는 메모리 셀에서 판독되는 반도체 메모리 장치에 있어서, 상기 메모리 셀에서 상기 데이터선으로 데이터를 판독하고 상기 데이터선에서 상기 메모리 셀에 데이터를 기록하는 다수의 기록/판독 회로, 입/출력선에서 상기 데이터선으로 데이터를 분배하고, 상기 데이터선에서 상기 입/출력선으로 데이터를 출력하는 컬럼 선택기, 상기 컬럼 선택기와 상기 기록/판독 회로사이에 삽입되어, 상기 메모리 셀에 기록되거나 또는 상기 메모리 셀에서 판독될 데이터를 버스트로서 일시 저장하는 다수의 데이터 래치, 및 기록 사이클 또는 판독 사이클이 계속될 때, 기록 종료 신호 또는 판독 종료 신호의 발생에 따라 워드선 구동 신호가 디액티브된 후, 비트선의 프리차지에 필요한 기간에 대응하는 소정의 지연 시간후 상기 워드선 구동 신호가 액티베이트되고,첫번째 기록 또는 판독 사이클시, 상기 기록/판독 동작 개시 신호의 발생직후 상기 워드선 구동 신호가 액티베이트되는 워드선 구동 신호 발생 회로를 포함하는 반도체 메모리 장치가 마련된다.
이 경우, 상기 워드선 구동 신호 발생 회로에서, 기록 종료 신호는 상기 기록/판독 동작 개시 신호의 발생에 따라 상기 데이터 래치로의 데이터 기록 동작의 종료까지의 시간에 대응하는 소정의 지연 시간후 발생되고, 판독 종료 신호는 워드선 액티베이션 신호의 발생에 따라 상기 래치로 부터의 데이터 판독 동작의 종료까지의 시간에 대응하는 소정의 지연 시간후 발생되고, 상기 워드선 액티베이션 신호는 상기 기록/판독 동작 개시 신호의 발생에 따라 액티베이트되고, 상기 워드선 액티베이션 신호는 상기 기록 종료 신호 또는 상기 판독 종료 신호의 발생에 따라 디액티베이트되고, 상기 워드선 액티베이션 신호는 상기 워드선 액티베이션 신호가 디액티브된때부터 비트선의 프리차지에 필요한 기간에 대응하는 소정의 지연 시간후 다시 액티베이트되는 것이 바람직하다.
또한, 상기 워드선 구동 신호 발생 회로에서, 최종 기록 사이클시, 상기 기록 종료 신호는 상기 기록 모드의 종료에 따라, 상기 데이터 래치로의 데이터 기록 동작의 종료까지의 시간에 대응하는 소정의 지연 시간후 발생되는 것이 바람직하다.
또한, 상기 기록/판독 회로 각각은 한쌍의 비트선에 결합되어 그것에 대응하는 것이 바람직하다.
또한, 다수의 상기 기록/판독 회로는 한쌍의 데이터선에 결합되어 있는 것이 바람직하다.
또한, 데이터 증폭기는 한쌍의 상기 데이터선에 결합되고 상기 데이터 래치 각각은 상기 데이터 증폭기와 상기 컬럼 선택기 사이에 결합되는 것이 바람직하다.
또한, 상기 기록/판독 회로 각각은 센스 앰프, 한쌍의 비트선에서 한쌍의 데이터선으로 데이터를 전달하는 판독 스위치 회로부, 한쌍의 데이터선에서 한쌍의 비트선으로 데이터를 전달하는 기록 스위치 회로부, 및 한쌍의 비트선을 프리차지하는 프리차지 회로부를 포함하는 것이 바람직하다.
본 발명의 제1 및 제2특징에 따른 반도체 메모리 장치에 있어서, 기록 사이클시, 데이터 래치에 저장된 데이터가 메모리 셀에 기록된 후 그리고 프리차지 동작에 필요한 시간의 경과후, 다음 기록 사이클이 개시된다. 판독 사이클시, 데이터가 메모리 셀에서 데이터 래치로 판독되고 나서, 프라차지 동작이 실행된후, 다음 판독 사이클이 개시된다. 따라서, 기록 또는 판독 사이클이 계속될 때 기록 또는 판독 동작을 연속해서 실행할 수 있다.
마찬가지로, 본 발명의 제3특징에 따른 반도체 메모리 장치에 있어서, 기록 사이클시, 데이터 래치에 저장된 데이터가 메모리 셀에 기록된 후 그리고 프리차지 동작에 동작에 필요한 시간 경과후, 다음 기록 사이클이 개시된다. 판독 사이클시, 데이터가 메모리 셀에서 데이터 래치로 판독되고 나서 프리차지 동작 실행후, 다음 판독 사이클이 개시된다. 따라서, 기록 또는 판독 사이클이 계속될 때 기록 또는 판독 동작을 연속해서 실행할 수 있다.
또한, 이 경우, 첫 번째 기록 또는 판독 사이클시, 기록 또는 판독 동작 개시 신호의 발생에 따라, 워드선 액티베이션 신호의 전위가 즉시 상승하여 워드선이 액티베이트된다. 따라서, 첫 번째 기록 또는 판독 사이클에서 기록 또는 판독 동작의 액세스 시간을 단축시킬 수 있다.
본 발명의 상기 및 그 밖의 목적과 새로운 특징은 본 명세서의 설명 및 첨부 도면에 의해 더욱 명확하게 될 것이다.
이하, 첨부 도면을 참조하여, 본 발명의 실시예를 상세히 설명한다.
실시예 1
도 1은 본 발명의 제1실시예에 따른 반도체 메모리 장치를 부분적으로 도시한 것이다. 도 2a는 도 1의 반도체 메모리 장치에 사용된 워드선 구동 신호 발생 회로의 전기적 구조를 도시한 것이다. 도 2b 내지 도 2d 및 도 3a 내지 도 3c는 도 2a의 워드선 구동 신호 발생 회로에 사용된 회로 부분의 전기적 구조를 도시한 것이다. 도 4는 기록 동작이 실행될 때, 제1실시예에 따른 반도체 메모리 장치의 여러 부분의 신호 파형을 포함하는 타이밍도이다. 도 5는 판독 동작이 실행될 때, 제1실시예에 따른 반도체 메모리 장치의 여러 부분의 신호 파형을 포함하는 타이밍도이다.
도 1에 도시한 바와 같이, 제1실시예에 따른 반도체 장치는 통상 컬럼 디코더(1), 컬럼 선택기(2), 데이터 래치(DLAT)(3-1, ... , 3-n), 데이터 증폭기(DA)(4-1, ... , 4-n), 및 기록/판독 회로(WRC)(5-1, ... , 5-4, ...)를 포함한다.
도 1은 본 발명과 관련된 부분만을 도시하고 있다. 또한, 도 1의 회로에서는 WRC(5-1) 및 (5-2) 각각의 회로 구조가 상세히 도시되어 있다. 다른 기록/판독 회로(WRC)(5-3, 5-4) 등의 회로 구조는 WRC(5-1) 또는 WRC(5-2)와 동일하다. WRC(5-1) 및 WRC(5-2)는 DLAT(3-1, ... , 3-n) 및 DA(4-1, ... , 4-n) 중에서 컬럼 선택기(2)에 의해 선택된 DLAT(3-1) 및 DA(4-1)에 결합된다. 도면에는 도시하고 있지 않지만, 컬럼 선택기(2) 등의 다수의 컬럼 선택기를 마련할 수도 있다.
기록/판독 회로, 예를 들어 WRC(5-1)는 한쌍의 비트선 *BL0과 BL0 사이에 결합된 센스 앰프부, 판독 스위치부, 기록 스위치부 및 프리차지 회로부를 포함한다. 기록/판독 회로 WRC(5-1), WRC(5-2), WRC(5-3), WRC(5-4)는 한쌍의 데이터 선 *DL 및 DL에 결합된다.
반도체 메모리 장치는 종래 DRAM 장치와 동일한 도면에 도시하지 않은 메모리 셀 어레이를 포함한다. 메모리 셀 어레이는 예를 들어, 매트릭스로 배치된 다수의 메모리 셀을 포함한다. 예를 들면, 메모리 셀 각각은 하나의 트랜지스터와 하나의 커패시터형 메모리 셀이고, 다수의 워드선중 하나와 다수의 비트선중 하나 사이에 접속된다. 도 1에서, 그러한 메모리 셀은 MC로 나타내고, 워드선 WL과 비트선 BL0, BL1, ..., BL3 각각의 사이에 접속된다. 로우 디코더, 로우 어드레스 버퍼, 컬럼 어드레스 버퍼 등의 도 1에 도시하지 않은 반도체 메모리 장치의 다른 부분은 종래 DRAM 장치에 사용되는 것과 동일해도 좋다. 여기서, 기호 *는 논리 반전을 나타내는 것으로, 도면에 사용된 위줄에 대응한다.
또한, 워드선 WL이 계층 구조를 가져서 예를 들어 메인 워드선과 그 메인 워드선 각각에 대응하는 다수의 서브 워드선으로 구성될 수도 있다. 그러나, 이 실시예에서는 이해가 쉽도록 워드선은 계층 구조를 갖지 않는 것으로 가정하고 있다.
도 1에서, 컬럼 디코더(1)는 도면에 도시하지 않은 컬럼 어드레스 신호를 수신하고, 컬럼 선택기(2)의 선택 동작을 제어하는 컬럼 선택 신호 CS 및 기록/판독 회로(WRC)(5-1, ..., 5-4, ...)의 선택을 제어하는 기록 컬럼 선택 신호 WCS를 출력한다. 컬럼 선택기(2)는 컬럼 선택 신호 CS에 따라, 다수의 데이터 래치(3-1, ..., 3-n) 중의 하나를 선택하고, 선택된 데이터 래치와 입/출력선(I/O)을 결합시킨다. 데이터 래치(3-1, ..., 3-n)는 래치 제어 신호의 제어하에 기록 또는 판독 데이터를 일시 저장한다. 데이터 증폭기(DA)(4-1, ..., 4-n) 는 대응하는 데이터 래치(3-1, ..., 3-n)로 부터의 기록 데이터 또는 그것으로의 판독 데이터를 증폭시킨다.
기록 선택 신호 WCS에 의한 선택시, 기록/판독 회로(WRC)(5-1, ..., 5-4) 각각은 대응하는 기록/판독 회로(WRC)에 결합된 비트선 *BL0, BL0, *BL1, BL1, ..., *BL3, BL3 각각과 메모리 셀 사이에서 데이터 기록 또는 데이터 판독 동작을 실행한다. 기록/판독 회로(WRC)(5-1, ..., 5-4) 각각도 대응하는 비트선쌍(*BL, BL)에 대하여 프리차지 동작을 실행한다. 데이터선쌍(*DL, DL)의 프리차지는 예를 들어 데이터 증폭기 DA에 포함된 프리차지 회로(도시하지 않음)에 의해 실행될 수 있다.
이하, 도 1을 참조하여 제1실시예에 따른 반도체 메모리 장치의 동작을 설명한다.
기록/판독 회로, 예를 들어 (5-1)에 대응하는 메모리 셀 각각에 데이터를 기록하거나 또는 그것으로부터 판독할 때, X 어드레스에 따라 워드선 구동 신호 발생 회로에 의해 발생된 워드선 구동 신호를 인가하는 것에 의해 워드선 WL이 선택된다. 또한, 선택된 컬럼의 Y 어드레스는 컬럼 디코더(1)에 공급된다. 컬럼 디코더(1)는 대응 컬럼 선택 신호 CS 및 대응 기록 컬럼 선택 신호 WCS를 발생한다. 컬럼 선택 신호 CS에 따라, 컬럼 선택기(2)는 기록 데이터 또는 판독 데이터를 일시 저장하는 데이터 래치(3-1, ..., 3-n)중의 하나를 선택한다. 또한, 기록 컬럼 선택 신호 WCS에 따라, 선택된 데이터 래치에 대응하는 데이터 증폭기(4-1, ..., 4-n) 중의 하나는 액티베이트, 즉 동작 상태로 된다.
기록/판독 회로(5-1)에 결합된 메모리 셀에 데이터를 기록할 때, 입/출력선 I/O에서 입력된 데이터는 컬럼 선택기(2)를 거쳐 데이터 래치(3-1)에 공급되고 데이터 래치(3-1)에 일시 저장된다. 데이터 래치(3-1)로 부터의 데이터는 데이터 증폭기(4-1)에서 증폭되고 데이터선 *DL 및 DL로 출력되고, 기록 컬럼 선택 신호 WCS에 따라, 기록/판독 회로(5-1)의 기록 스위치부가 액티베이트된다. 이 상태에서, 기록 스위치 신호 WS0는 논리 고 전위 레벨로 되고, 그것에 따라, 데이터선 DL은 비트선 BL0에 결합되고, 데이터선 *DL은 비트선 *BL0에 결합됨으로써, 데이터가 메모리 셀에 기록된다. 기록 스위치 신호 WS1이 고로 될 때, 데이터선 DL은 비트선 BL1에 결합되고, 데이터선 *DL은 비트선 *BL1에 결합된다.
한편, 기록/판독 회로(5-1)에 결합된 메모리 셀에서 데이터가 판독될 때, 그 메모리 셀에서 비트선 BL0 또는 *BL0으로 판독된 신호는 기록/판독 회로(5-1)의 센스 증폭부에 입력된다. 센스 앰프부는 P채널 전원 SAP 및 N 채널 전원 SAN에 대하여 동작하고, 비트선 BL0과 *BL0 사이의 미소한 전압을 증폭시킨다. 이 상태에서, 판독 스위치 신호 RS0이 고로 될 때, 데이터선 *DL 및 DL 중의 하나가 고 전위 레벨인 비트선 BL0 또는 *BL0에 따라 그라운드로 된다. 그라운드되지 않은 데이터선의 전위 Vcc/2 및 그라운드된 데이터선의 그라운드 전위는 데이터 증폭기(4-1)로 전달된다. 데이터 증폭기(4-1)는 그라운드되지 않은 데이터선의 전위 Vcc/2 및 그라운드된 데이터선의 그라운드 전위에 의해 결정된 논리 신호를 데이터 래치(3-1)로 출력한다. 데이터 래치는 그 논리 신호를 일시 저장하고, 그것을 입/출력선 I/O에서 컬럼 선택기(2)를 거쳐 출력한다.
비트선 BL 및 *BL이 프리차지될 때, 프리차지 비트선 신호 PBL은 논리 고로 될 것이다. 이것에 의해, 비트선 BL0 및 *BL0은 전기적으로 단락되고, Vcc/2의 전위가 양 비트선에 인가되므로, 이들 비트선 BL0 및 *BL0은 프리차지된다.
도 2a는 선택시 워드선 WL에 워드선 구동 신호를 공급하는 워드선 구동 신호 발생 회로의 구조를 도시한 블록도이다. 워드선 구동 신호 발생 회로(10)는 DCS 버퍼(11), DWR 버퍼(12), 어드레스 버퍼(13), 어드레스 래치(14), 리셋 신호 발생 회로(15), 타이밍 발생 회로(16), 프리디코더(17) 및 X 디코더(XDEC)(18)를 포함한다. 도 2b는 DCS 버퍼(11)의 상세한 구조를 도시한 것이다. 도 2c는 DWR 버퍼(12)의 상세한 구조를 도시한 것이다. 도 2d는 어드레스 버퍼(12)의 상세한 구조를 도시한 것이다. 도 3a는 어드레스 래치(14)의 상세한 구조를 도시한 것이다. 도 3b는 리셋 신호 발생 회로(15)의 상세한 구조를 도시한 것이다. 도 3c는 타이밍 발생 회로(16)의 상세한 구조를 도시한 것이다.
도 2b에 도시한 DCS 버퍼(11)는 클럭 신호 CLK에 따라, 외부 제어 신호 DCS의 하강을 검출하여, 기록/판독 동작의 개시를 명령하고, 내부 제어 신호인 기록/판독 동작 개시 신호 ICS를 상승시킨다. DCS 버퍼(11)도 워드선의 액티베이션을 지시하는 워드선 액티베이션 신호 RAE의 상승에 따라 ICS 신호를 상승시킨다. 도 2a에서, DCS 버퍼로의 RAE 신호의 입력은 도면의 간략화를 위해 도시되어 있지 않다.
DWR 버퍼(12)는 클럭 신호 CLK에 따라, 기록/판독 모드를 결정하는 외부 제어 신호 DWR의 상승을 검출하고, DWR 신호에 대응하는 내부 제어 신호인 기록/판독 모드 신호 IWR을 기록 모드시 저, 판독 모드시 고로 한다.
어드레스 버퍼(13)는 클럭 신호 CLK에 따라, 외부 어드레스 신호 XADD를 검출하고, 외부 어드레스 신호 XADD에 대응하는 내부 어드레스 신호 IA를 발생한다.
어드레스 래치(14)는 RAE 신호가 고일 때 미리 입력된 내부 어드레스 신호 IA를 홀드하고, 홀드한 신호를 내부 X 어드레스 신호 IXA로서 출력한다. RAE 신호가 저로 될 때, 어드레스 래치(14)는 홀드한 어드레스를 소거하고, RAE 신호가 다시 고로 될 때, 어드레스 래치(14)는 다음 내부 어드레스 IA를 홀드하고 새로운 내부 X 어드레스 IXA로서 출력한다.
도 3b에 도시한 바와 같은 리셋 신호 발생 회로(15)는 지연 회로(151)에 의해 ICS 신호를 지연시키고, 소정의 펄스폭을 갖는 제1내부 신호, 즉 제1 원-슛 신호를 발생한다. 리셋 신호 발생 회로(15)는 지연 회로(152)에 의해 IWR 신호도 지연시키고, 소정의 펄스폭을 갖는 제2내부 신호, 즉 제2 원-슛 신호를 발생한다. 제1내부 신호 및 제2내부 신호는 논리 OR되어 기록 동작의 종료를 지시하는 기록 종료 신호 WEND를 발생시킨다. 리셋 신호 발생 회로(15)는 또 지연 회로(153)에 의해 RAE 신호를 지연시키고 소정의 펄스폭을 갖는 판독 종료 신호 REND를 지연 회로(153)의 출력에 결합된 원-슛 회로를 거쳐 발생시킨다. 판독 종료 신호 REND는 판독 동작을 종료를 지시한다.
도 3c에 도시한 바와 같이, 타이밍 발생 회로(16)는 IWR 신호에 따라 멀티플렉서(163)를 스위치한다. 이것에 의해, IWR 신호가 논리 고일 때, 즉 판독 상태일 때, 지연 회로(161)에 의해 ICS 신호를 지연시킴으로써 얻은 신호가 선택되어 래치된다. 래치된 신호는 반전되고 고 논리 레벨을 갖는 RAE 신호로서 출력, 즉 RAE 신호가 상승된다. IWR 신호가 논리 저일 때, 즉 기록 상태일 때, 지연 회로(161) 및 지연 회로(162)에 의해 ICS 신호를 지연시킴으로써 얻은 신호가 선택되어 래치된다. 래치된 신호는 반전되고 고 논리 레벨을 갖는 RAE 신호로서 출력, 즉 RAE 신호가 상승된다. 또한, 기록 종료 신호 WEND 또는 판독 종료 신호 REND의 발생에 따라, 래칭 동작이 해제되고, RAE 신호는 낮아진다.
프리디코더(17)는 RAE 신호의 발생에 따라 내부 어드레스 신호 IXA를 유효로 한다. 또한, X 디코더(XDEC)(18)는 프리디코더(17)로 부터의 유효 내부 어드레스 신호 IXA를 수신함에 따라 워드선 구동 신호 WL을 발생한다. 여기서, 기호 WL은 워드선과 워드선 구동 신호를 모두 나타내도록 사용된다.
이하, 도 2a 내지 도 2d 및 도 3 a 내지 도 3c를 참조하여, 이 실시예의 워드선 구동 신호 발생 회로(10)의 동작을 설명한다.
기록 사이클에 있어서, DWR 버퍼(12)에서는 DWR 신호가 논리 저이고, 기록/판독 모드 신호 IWR은 논리 저이다. DCS 버퍼(11)에서는 DCS 신호의 하강이 검출되고, 기록./판독 동작 개시 신호 ICS가 낮아진다. 타이밍 발생 회로(16)에서는 워드선 액티베이션 신호 RAE가 ICS 신호의 하강부터 지연 회로(161) 및 지연 회로(162)에 의해 결정된 시간 지연후 상승된다. 이 경우의 시간 지연은 ICS 신호의 발생부터 데이터 래치에 홀드된 데이터의 기록 동작 종료까지의 기간과 비트선의 프리차지에 요구되는 기간의 합에 대응하는 기간이다. ICS 신호는 IWR 신호전에 발생되므로, 지연 회로(161)는 ICS 신호를 지연시켜, 멀티플렉서(163)가 입력 신호를 잘못 선택하는 것을 방지한다. 지연 회로(161)의 지연 시간은 설계 마진 등을 고려하여 결정된다.
한편, 어드레스 버퍼(13)에서는 외부 어드레스 XADD의 발생에 따라 내부 어드레스 IA가 발생된다. 또한, 어드레스 래치(14)에서는 RAE 신호의 발생에 따라, 어드레스 신호 IA가 래치되고 내부 X 어드레스 IXA가 발생된다. 내부 X 어드레스 IXA에 따라, 워드선 구동 신호 WL은 프리디코더(17) 및 XDEC(18)을 거쳐 출력된다.
또한, RAE 신호의 상승에 따라, DCS 버퍼(11)로 부터의 ICS 신호가 상승한다. 리셋 신호 발생 회로(15)에서는 기록 종료 신호 WEND가 ICS 신호의 하강부터 지연 회로(151)에 의해 결정된 지연 시간후에 발생된다. WEND 신호의 발생에 따라, 타이밍 발생 회로(16)로 부터의 RAE 신호가 하강한다. 이 경우 지연 시간은 ICS 신호가 강하하는 시간부터 데이터 래치로 부터의 데이터가 메모리 셀에 기록된후 워드선 신호가 낮아지는 시간까지의 기간으로서 결정된다.
마지막 기록 사이클에서, 리셋 신호 발생 회로(15)에서는 기록/판독 모드 신호 IWR의 상승부터 지연 회로(152)에 의해 결정된 지연 시간후 기록 종료 신호 WEND가 발생된다. WEND 신호의 발생에 따라, 타이밍 발생 회로(16)로 부터의 RAE 신호는 하강한다. 이 경우 지연 시간은 IWR 신호가 상승하는 시간부터 데이터 래치로 부터의 데이터가 메모리 셀에 기록된후 워드선 신호가 낮아지는 시간까지의 기간으로서 결정된다.
판독 사이클에서, DWR 버퍼(12)에서는 DWR 신호가 논리 고이고, 기록/판독 모드 신호 IWR이 논리 고이다. DCS 버퍼(11)에서는 DCS 신호의 하강이 검출되고, 기록/판독 동작 개시 신호 ICS가 낮아진다. 타이밍 발생 회로(16)에서는 ICS 신호의 하강부터, 지연 회로(161)에 의해 결정된 시간 지연후 워드선 액티베이션 신호 RAE가 상승된다. 이 경우, RAE 신호는 기록 동작시 IWR 신호의 하강부터, 지연 회로(161)에 의해 결정된 설계 마진에 대응하는 기간후 상승한다.
리셋 신호 발생 회로(15)에서는 판독 종료 신호 REND가 RAE 신호의 상승부터 지연 회로(153)에 의해 결정된 지연 시간후 발생된다. REND 신호의 발생에 따라, 타이밍 발생 회로(16)로 부터의 RAE 신호가 하강한다. 이 경우 지연 시간은 RAE 신호가 상승하는 시간부터 데이터가 메모리 셀에서 데이터 래치로 판독된후 워드선 신호가 낮아지는 시간까지의 기간으로서 결정된다.
이하, 도 1, 도 2a 내지 도 2d, 도 3a 내지 도 3c 및 도 4를 참조하여, 제1실시예에 따른 반도체 메모리 장치의 기록 동작에 대하여 설명한다.
예를 들어, 본 발명에 따르면 두 개의 기록 사이클이 연속해서 실행되는 것으로 가정한다. 첫 번째 기록 사이클에서, X 어드레스, 즉 로우 어드레스로서, X0에 대응하는 외부 어드레스 XADD가 메모리 장치에 공급되고, Y 어드레스, 즉 컬럼 어드레스로서, 어드레스 Y00, Y01, Y02, Y03에 대응하는 외부 어드레스 YADD가 메모리 장치에 순차 공급된다.
워드선 구동 신호 발생 회로(10)에서는 도시하지 않은 외부 제어부에서 공급된 외부 제어 신호 DWR, 즉 데이터 기록 커맨드 신호가 저로 되어 기록 동작이 지시된다. 따라서, DWR 버퍼(12)에서 출력된 기록/판독 모드 신호 IWR은 논리 저로 되고 기록 동작이 지시된다. 이 상태에서, DCS 버퍼(11)는 외부 제어 신호 DCS(또는 칩 선택 신호)에 따라 기록/판독 개시 신호 ICS(또는 내부 칩 선택 신호)를 출력하고, 타이밍 발생 회로(16)로 ICS 신호를 공급한다. 타이밍 발생 회로(16)에서는 멀티플렉서(163)가 저 논리 레벨을 갖는 IWR 신호에 따라 지연 회로(161) 및 지연 회로(162)를 거쳐 판독/기록 개시 신호 ICS를 선택한다. 이것에 의해, ICS 신호의 하강부터, 데이터 래치에 홀드된 데이터의 기록 동작이 완료될때까지의 기간에 대응하는 기간후, 워드선의 전위는 낮아지고, 또 비트선의 프리차지가 완료되며, 워드선 액티베이션 신호 RAE가 상승된다.
이것에 의해, RAE 신호의 상승에 따라, 어드레스 래치(14)에서는 내부 X 어드레스 IXA가 외부 어드레스 XADD에 대응하는 내부 어드레스 IA를 래치함으로써 발생된다. 내부 X 어드레스 IXA는 프리디코더(17)을 거쳐 XDEC(18)에 공급되어 디코드되고, 이것에 의해 어드레스 X0에 대응하는 선택 워드선 WL이 구동되도록 워드선 구동 신호가 발생된다.
한편, 컬럼 어드레스 Y00, Y01, Y02, Y03에 대응하여, 컬럼 디코더(1)는 컬럼 선택기(2), 데이터 증폭기(DA)(4-1, ...) 및 기록 컬럼 선택 신호 WCS를 액티베이트한다. 컬럼 선택기(2)는 컬럼 디코더(1)에서 공급된 컬럼 선택 신호 CS에 따라 데이터 래치(3-1, ...)를 선택하고 컬럼 입/출력선(I/O)에 접속한다. 또한, I/O선을 거쳐 순차 입력된 첫 번째 기록 사이클의 데이터 D00, D01, D02, D03은 컬럼 선택기(2)에 의해 선택된 래치에 파라렐로 래치된다. 그후, 래치에 저장된 데이터는 데이터 증폭기를 거쳐 그리고 Y 어드레스 Y00, Y01, Y02, Y03에 대응하는 기록/판독 회로(5-1, ...)를 거쳐 대응하는 메모리 셀에 기록된다.
외부 제어 신호 DCS(또는 칩 선택 신호)의 하강에 따라, 기록/판독 동작 개시 신호 ICS(또는 내부 칩 선택 신호)가 하강하고, 이것에 의해 기록 종료 신호 WEND가 발생된다. 기록 종료 신호 WEND의 발생에 따라, 타이밍 발생 회로(16)에서는 워드선 액티베이스션 신호 RAE(또는 로우 어드레스 인에이블 신호)가 저로 되고, 이것에 의해 워드선 WL의 전위가 낮아진다. 신호 RAE가 저로 되어 워드선 전위가 저로 되는 시간부터 RAE신호가 다시 고로 되는 시간까지, 프리차지 비트선 신호 PBL은 액티베이트되고 비트선 BL 및 *BL의 프리차지가 실행된다. 또한, 데이터선 DL 및 *DL은 데이터 증폭기 DA에 의해 프리차지된다. 비트선 및 데이터선의 그러한 프리차지 동작 때문에, 다음 기록 사이클이 신속히 시작될 수 있게 된다.
다음 기록 사이클에서, ,X 어드레스, 즉 로우 어드레스로서, X1에 대응하는 외부 어드레스 XADD가 메모리 장치에 제공되고, Y 어드레스, 즉 컬럼 어드레스로서, 어드레스 Y10, Y11, Y12, Y13에 대응하는 외부 어드레스 YADD가 메모리 장치에 순차 공급된다.
RAE 신호가 다시 상승하고, 데이터 래치(14)에서는 외부 어드레스 XADD에 대응하는 내부 어드레스 IA를 래치함으로써 내부 X 어드레스 IXA가 발생된다. 내부 X 어드레스 IXA는 프리디코더(17)를 거쳐 XDEC(18)에 공급되어 디코드되고, 이것에 의해 어드레스 X1에 대응하는 선택 워드선 WL이 구동되도록 워드선 구동 신호가 발생된다.
한편, 컬럼 어드레스 Y10, Y11, Y12, Y13에 대응하여, 컬럼 디코더(1)는 컬럼 선택기(2), 데이터 증폭기(DA)(4-1, ...) 및 기록 컬럼 선택 신호 WCS를 액티베이트한다. 컬럼 선택기(2)는 컬럼 디코더(1)에서 공급된 컬럼 선택 신호 CS에 따라 데이터 래치(3-1, ...)를 선택하여 컬럼 입/출력선(I/O)에 접속시킨다. 또한, I/O선을 거쳐 순차 입력된 다음 기록 사이클의 데이터 D10, D11, D12, D13은 컬럼 선택기(2)에 의해 선택된 래치에 파라렐로 래치된다. 그후, 래치에 저장된 데이터는 데이터 증폭기를 거쳐 그리고 Y 어드레스 Y10, Y11, Y12, Y13에 대응하는 기록/판독 회로(5-1, ...)를 거쳐 대응하는 메모리 셀에 기록된다.
기록 사이클의 종료시, DWR 신호(또는 데이터 기록 커맨드 신호)는 고로 된다. 워드선 구동 신호 발생 회로(10)에서는 기록/판독 모드 신호 IWR이 고로 되고 리셋 신호 발생 회로(15)는 기록 동작의 종료를 나타내는 WEND를 발생한다. 이것에 의해, 타이밍 발생 회로(16)로 부터의 RAE 신호가 저로 되고, 워드선의 전위가 낮아지므로 기록 동작이 완료한다.
이하, 도 1, 도 2a 내지 도 2d, 도 3a 내지 도 3c 및 도 5를 참조하여 이 실시예에 따른 반도체 메모리 장치의 판독 동작에 대하여 설명한다.
예를 들어, 두 개의 판독 사이클이 본 발명에 따라 연속해서 실행되는 것으로 가정한다. 첫 번째 판독 사이클에서, X 어드레스, 즉 로우 어드레스로서, X0에 대응하는 외부 어드레스 XADD가 메모리 장치에 제공되고, Y 어드레스, 즉 컬럼 어드레스로서, 어드레스 Y00, Y01, Y02, Y03에 대응하는 외부 어드레스 YADD가 메모리 장치에 순차 제공된다.
워드선 구동 신호 발생 회로(10)에서는 외부 제어 신호 DWR, 즉 도시하지 않은 외부 제어부에서 공급된 데이터 기록 커맨드 신호가 판독 동작을 나타내는 논리 고 전위 레벨이다. 따라서, DWR 버퍼(12)에서 출력된 기록/판독 모드 신호 IWR은 논리 고로 되어 판독 동작을 지시한다. 이 상태에서, DCS 버퍼(11)는 기록/판독 동작의 개시를 지시하는 외부 제어 신호 DCS(또는 칩 선택 신호)에 따라 저 전위 레벨을 갖는 기록/판독 개시 신호 ICS(또는 내부 칩 선택 신호)를 출력한다. ICS 신호는 타이밍 발생 회로(16)에 공급된다. 타이밍 발생 회로(16)에서는 멀티플렉서(163)가 고 논리 레벨을 갖는 IWR 신호에 따라, 지연 회로(161)를 거쳐 기록/판독 개시 신호 ICS를 선택한다. 이것에 의해, ICS 신호의 하강에 따라, 워드선 액티베이션 신호 RAE가 상승된다.
RAE 신호의 상승에 따라, 어드레스 래치(14)에서는 외부 어드레스 XADD에 대응하는 내부 어드레스 IA를 래치함으로써 내부 X 어드레스 IXA가 발생된다. 내부 X 어드레스 IXA는 프리디코더(17)를 거쳐 XDEC(18)에 공급되어 디코드되고, 이것에 의해 어드레스 X0에 대응하는 선택 워드선 WL이 구동되도록 워드선 구동 신호가 발생된다.
한편, 컬럼 어드레스 Y00, Y01, Y02, Y03에 대응하여, 컬럼 디코더(1)는 컬럼 선택기(2) 및 데이터 증폭기(DA)(4-1, ...)를 액티베이트한다. 또한, 대응하는 메모리 셀로부터 판독된 첫 번째 판독 사이클의 데이터 D00, D01, D02, D03은 기록/판독 회로(5-1, ...)를 거쳐 그리고 Y 어드레스 Y00, Y01, Y02, Y03에 대응하는 데이터 증폭기를 거쳐 컬럼 선택기(2)에의해 선택된 래치에 파라렐로 래치된다. 래치에 저장된 데이터는 소정의 레이턴시에 대응하는 클럭 사이클후, 컬럼 선택기(2)를 거쳐 데이터 DQ로서 입/출력(I/O)선으로 순차 출력된다.
그와 동시에, 워드선 구동 신호 발생 회로(10)의 리셋 신호 발생 회로(15)에서는 RAE 신호의 상승부터 지연 회로(153)에 의해 결정된 소정의 기간후, 판독 종료 신호 REND가 발생된다. 판독 종료 신호 REND의 발생에 따라, 타이밍 발생 회로(16)에서는 RAE 신호가 저로 되고, 이것에 의해 워드선 WL의 전위가 낮아진다. 신호 RAE가 저로 되고 워드선 전위가 저로 되는 시간부터 RAE 신호가 다시 고로 되는 시간까지, 도 1에 도시한 프리차지 비트선 신호 PBL이 액티베이트되어 비트선 BL 및 *BL의 프리차지가 실행된다. 또한, 데이터선 DL 및 *DL은 데이터 증폭기 DA에 의해 프리차지된다. 비트선 및 데이터선의 그러한 프리차지 동작 때문에, 다음 판독 사이클을 신속히 시작할 수 있게 된다.
다음 판독 사이클에서, X 어드레스, 즉 로우 어드레스로서, X1에 대응하는 외부 어드레스 XADD가 메모리 장치에 제공되고, Y 어드레스, 즉 컬럼 어드레스로서, 어드레스 Y10, Y11, Y12, Y13에 대응하는 외부 어드레스 YADD가 메모리 장치에 제공된다.
RAE 신호가 다시 상승하고, 어드레스 래치(14)에서는 외부 어드레스 XADD에 대응하는 내부 어드레스 IA를 래치함으로써 내부 X 어드레스 IXA가 발생된다. 내부 X 어드레스 IXA는 프리디코더(17)를 거쳐 XDEC(18)에 공급되어 디코드되고, 이것에 의해 어드레스 X1에 대응하는 선택 워드선 WL이 구동되도록 워드선 구동 신호가 발생된다.
한편, 컬럼 어드레스 Y10, Y11, Y12, Y13에 대응하여, 컬럼 디코더(1)는 컬럼 선택기(2) 및 데이터 증폭기(DA)(4-1, ...)를 액티베이트한다. 또한, 대응하는 메모리 셀에서 판독된 다음 판독 사이클의 데이터 D10, D11, D12, D13은 기록/판독 회로(5-1, ...)를 거쳐, 그리고 Y 어드레스 Y10, Y11, Y12, Y13에 대응하는 데이터 증폭기를 거쳐, 컬럼 선택기(2)에 의해 선택된 래치에 파라렐로 래치된다. 래치에 저장된 데이터는 소정의 레이턴시에 대응하는 클럭 사이클후, 컬럼 선택기(2)를 거쳐, 데이터 DQ로서 입/출력(I/O)선으로 순차 출력된다. 또한, 신호 RAE가 저로 된후, 비트선 BL 및 *BL과 데이터선 DL 및 *DL은 첫 번째 판독 사이클과 마찬가지 방식으로 프리차지된다.
상술한 바와 같이, 제1실시예에 따른 반도체 메모리 장치에서는 기록 모드시, 프리차지 동작에 필요한 시간이 데이터 래치에 저장된 데이터가 메모리 셀에 기록될때의 시간으로부터 경과하고 난후, 다음 기록 사이클이 시작한다. 또한, 판독 모드시, 데이터가 데이터 래치로 판독되고 프리차지 동작이 실행된 후, 다음 판독 사이클이 시작한다. 따라서, 기록 사이클 또는 판독 사이클이 계속될 때, 기록 또는 판독 동작을 연속해서 실행할 수 있다.
실시예 2
도 6a는 본 발명의 제2실시예에 따른 반도체 메모리 장치에 사용된 워드선 구동 신호 발생 회로의 전기적 구조를 도시한 것이다. 도 6b 내지 도 6d와 도 7a 내지 도 7c는 도 6a의 워드선 구동 신호 발생 회로에 사용된 회로 요소의 전기적 구조를 도시한 것이다. 도 8은 기록 동작이 실행될 때, 제2실시예에 따른 반도체 메모리 장치의 여러 부분의 신호 파형을 포함하는 타이밍도이다. 도 9는 판독 동작이 실행될 때, 제2실시예에 따른 반도체 메모리 장치의 여러 부분의 신호 파형을 포함하는 타이밍도이다. 도 1의 구조도 제2실시예에 따른 반도체 메모리 장치에 적용할 수 있다는 것에 주의한다.
도 6a는 선택시 워드선 WL에 워드선 구동 신호를 제공하는 워드선 구동 신호 발생 회로(10A)의 구조를 도시한 블록도이다. 워드선 구동 신호 발생 회로(10A)는 DCS 버퍼(11), DWR 버퍼(12), 어드레스 버퍼(13), 어드레스 래치(14), 리셋 신호 발생 회로(15), 프리디코더(17), X 디코더(XDEC)(18) 및 타이밍 발생 회로(19)를 포함한다. 도 6b는 DCS 버퍼(11)의 상세 구조를 도시한 것이다. 도 6c는 DWR 버퍼(12)의 상세 구조를 도시한 것이다. 도 6d는 어드레스 버퍼(13)의 상세 구조를 도시한 것이다. 도 7a는 어드레스 래치(14)의 상세 구조를 도시한 것이다. 도 7b는 리셋 신호 발생 회로(15)의 상세 구조를 도시한 것이다. 도 7c는 타이밍 발생 회로(19)의 상세 구조를 도시한 것이다.
도 6b, 도 6c, 도 6d, 도 7a 및 도 7b에 도시한 DCS 버퍼(11), DWR 버퍼(12), 어드레스 버퍼(13), 어드레스 래치(14), 리셋 신호 발생 회로(15), 프리디코더(17), X 디코더(XDEC)(18)는 각각 제1실시예의 도 2b, 도2b, 도 2c, 도 2d, 도 3a 및 도 3b에 도시한 것과 각각 동일하다. 타이밍 발생 회로(19)만이 제1실시예의 타이밍 발생 회로(16)와 다르다.
도 7c에 도시한 바와 같이, 타이밍 신호 발생 회로(19)에서는 ICS 신호가 발생될 때, 즉 ICS 신호가 저로 될 때 RAE 신호가 고로 된다. 또한, 리셋 신호 발생 회로(15)로 부터의 REND 신호 또는 WEND 신호의 발생에 따라, RAE 신호는 저로 된다. 또한, RAE 신호의 하강부터 소정의 기간후, RAED는 저로 된다. 또한, RAED 신호의 하강에 따라, RAE 신호는 상승, 즉 고로 된다.
이하, 도 6a 내지 도 6d 및 도 7a 내지 도 7c를 참조하여, 이 실시예의 워드선 구동 신호 발생 회로(10A)의 동작을 설명한다.
기록 사이클시, DWR 버퍼(12)에서는 DWR 신호가 논리 저이고, 기록/판독 모드 신호 IWR은 논리 저이다. DCS 버퍼(11)에서는 DCS 신호의 하강이 검출되고 기록/판독 동작 개시 신호 ICS가 낮아진다. 타이밍 발생 회로(19)에서는 워드선 액티베이션 신호 RAE가 ICS 신호의 하강에 따라 상승된다. RAE 신호의 상승부터 지연 회로(191)에 의해 결정된 시간 지연후, RAED 신호는 상승된다. 이 경우의 시간 지연은 비트선의 프리차지에 필요한 기간이다.
한편, 어드레스 버퍼(13)에서는 외부 어드레스 XADD의 발생에 따라 내부 어드레스 IA가 발생된다. 또한, 어드레스 래치(14)에서는 RAE 신호의 발생에 따라, 어드레스 IA가 래치되고 내부 X 어드레스 IXA가 발생된다. 내부 X 어드레스 IXA에 따라, 워드선 구동 신호 WL이 프리디코더(17) 및 XDEC(18)를 거쳐 출력된다.
또한, RAE 신호의 상승에 따라, DCS 버퍼(11)로 부터의 ICS 신호가 상승한다. 리셋 신호 발생 회로(15)에서는 ICS 신호의 하강부터 지연 회로(151)에 의해 결정된 지연 시간후 기록 종료 신호 WEND가 발생된다. WEND 신호의 발생에 따라, 타이밍 발생 회로(19)로 부터의 RAE 신호가 하강한다. 이 경우 지연 시간은 ICS 신호가 하강하는 시간부터 데이터 래치로 부터의 데이터가 메모리 셀에 기록된후 워드선 구동 신호가 낮아지는 시간까지의 기간으로서 결정된다.
마지막 기록 사이클시, 리셋 신호 발생 회로(15)에서는 기록/판독 모드 신호 IWR의 상승부터 지연 회로(152)에 의해 결정된 지연 시간후 기록 종료 신호 WEND가 발생된다. WEND 신호의 발생에 따라, 타이밍 발생 회로(19)로부터의 RAE 신호가 하강한다. 이 경우 지연 시간은 IWR 신호가 상승하는 시간부터 데이터 래치로 부터의 데이터가 메모리 셀에 기록된후 워드선 구동 신호가 낮아지는 시간까지의 기간으로서 결정된다.
판독 사이클시, DWR 버퍼(12)에서는 DWR 신호가 논리 고이고, 기록/판독 모드 신호 IWR은 논리 고이다. DCS 버퍼(11)에서는 DCS 신호의 하강이 검출되고 기록/판독 동작 개시 신호 ICS가 낮아진다. 타이밍 발생 회로(19)에서는 ICS 신호의 하강에 따라 워드선 액티베이션 신호 RAE가 상승된다. 또한, RAE 신호의 상승부터 지연 회로(191)에 의해 결정된 기간후 RAED 신호가 상승한다.
리셋 신호 발생 회로(15)에서는 RAE 신호의 상승부터 지연 회로(153)에 의해 결정된 지연 시간후 판독 종료 신호 REND가 발생된다. REND 신호의 발생에 따라, 타이밍 발생 회로(19)로 부터의 RAE 신호가 하강한다. 이 경우 지연 시간은 RAE 신호가 상승하는 시간부터 데이터가 메모리 셀에서 데이터 래치로 판독되는 시간까지의 기간으로서 결정된다. 또한, RAE 신호의 하강부터 지연 회로(191)에 의해 결정된 기간후 RAED 신호가 하강한다.
이하, 도 1, 도 6a 내지 도 6d, 도 7a 내지 도 7c 및 도 8을 참조하여, 제2실시예에 따른 반도체 메모리 장치의 기록 동작에 대하여 설명한다.
예를 들어, 두 개의 기록 사이클이 본 발명에 따라 연속해서 실행되는 것으로 가정한다. 첫 번째 기록 사이클시, X 어드레스, 즉 로우 어드레스로서, X0에 대응하는 외부 어드레스 XADD가 메모리 장치에 제공되고, Y 어드레스, 즉 컬럼 어드레스로서, 어드레스 Y00, Y01, Y02, Y03에 대응하는 외부 어드레스 YADD가 메모리 장치에 제공된다.
워드선 구동 신호 발생 회로(10A)에서는 도시하지 않은 외부 제어부에서 공급된 외부 제어 신호 DWR, 즉 데이터 기록 커맨드 신호가 기록 동작을 지시하는 저로 된다. 그후, DWR 버퍼(12)에서 출력된 기록/판독 모드 신호 IWR이 논리 저로 되어 기록 동작이 지시된다. 이 상태에서, DCS 버퍼(11)는 외부 제어 신호 DCS(또는 칩 선택 신호)에 따라 논리 저 레벨을 갖는 기록/판독 개시 신호 ICS(또는 내부 칩 선택 신호)를 출력하고, ICS 신호를 타이밍 회로(19)에 공급한다. ICS 신호의 하강에 따라, 타이밍 발생 회로(19)는 워드선 액티베이션 신호 RAE의 전위를 상승시킨다.
이것에 의해, RAE 신호의 상승에 따라, 어드레스 래치(14)에서는 외부 어드레스 XADD에 대응하는 내부 어드레스 IA를 래치함으로써 내부 X 어드레스 IXA가 발생된다. 내부 X 어드레스 IXA는 프리디코더(17)를 거쳐 XDEC(18)에 공급되어 디코드되고, 이것에 의해 어드레스 X0에 대응하는 선택 워드선 WL이 구동되도록 워드선 구동 신호가 발생된다.
한편, 컬럼 어드레스 Y00, Y01, Y02, Y03에 대응하여, 컬럼 디코더(1)는 컬럼 선택기(2), 데이터 증폭기(DA)(4-1, ...) 및 기록 컬럼 선택 신호 WCS를 액티베이트한다. 컬럼 선택기(2)는 컬럼 디코더(1)에서 공급된 컬럼 선택 신호 CS에 따라 데이터 래치(3-1, ...)를 선택하고 컬럼 입/출력선(I/O)에 접속한다. 또한, I/O선을 거쳐 순차 입력된 첫 번째 기록 사이클의 데이터 D00, D01, D02, D03은 컬럼 선택기(2)에 의해 선택된 래치에 파라렐로 래치된다. 그후, 래치에 저장된 데이터는 데이터 증폭기를 거쳐 그리고 Y 어드레스 Y00, Y01, Y02, Y03에 대응하는 기록/판독 회로(5-1, ...)를 거쳐 대응하는 메모리 셀에 기록된다. 또한, RAE 신호의 상승부터, 지연 회로(191)에 의해 결정된 기간후 READ 신호는 상승된다.
외부 제어 신호 DCS(또는 칩 선택 신호)의 하강에 따라, 기록/판독 동작 개시 신호 ICS(또는 내부 칩 선택 신호)가 하강하고, 지연 회로(151)에 의해 결정된 시간 지연후, 기록 종료 신호 WEND가 발생된다. 기록 종료 신호 WEND의 발생에 따라, 타이밍 발생 회로(19)에서는 워드선 액티베이션 신호 RAE(또는 로우 어드레스 인에이블 신호)가 저로 되고, 이것에 의해, 워드선 WL의 전위가 낮아진다. RAE 신호의 하강부터 지연 회로에 의해 결정된 기간후, RAED 신호가 하강하고, 이것에 의해 RAE 신호는 다시 상승하며 ICS 신호도 상승한다. 이 경우, 신호 RAE가 저로 되고 워드선 전위가 저로 되는 시간부터 RAE 신호가 다시 고로 되는 시간까지, 도 1에 도시한 프리차지 비트선 신호 PBL이 액티베이트되고 비트선 BL 및 *BL의 프리차지가 실행된다. 또한, 데이터선 DL 및 *DL은 데이터 증폭기 DA에 의해 프리차지된다. 비트선 및 데이터선의 그러한 프리차지 동작 때문에, 다음 기록 사이클을 신속히 시작할 수 있다.
다음 기록 사이클시, X 어드레스, 즉 로우 어드레스로서, X1에 대응하는 외부 어드레스 XADD가 메모리 장치에 제공되고, Y 어드레스, 즉 컬럼 어드레스로서, 어드레스 Y10, Y11, Y12, Y13에 대응하는 외부 어드레스 YADD가 메모리 장치에 제공된다.
RAE 신호는 다시 상승하고 어드레스 래치(14)에서는 외부 어드레스 XADD에 대응하는 내부 어드레스 IA를 래치함으로써 내부 X 어드레스 IXA가 발생된다. 내부 X 어드레스 IXA는 프리디코더(17)를 거쳐 XDEC(18)에 공급되어 디코드되고, 이것에 의해 어드레스 X1에 대응하는 선택 워드선 WL이 구동되도록 워드선 구동 신호가 발생된다.
한편, 컬럼 어드레스 Y10, Y11, Y12, Y13에 대응하여, 컬럼 디코더(1)는 컬럼 선택기(2), 데이터 증폭기(DA)(4-1, ...) 및 기록 컬럼 선택 신호 WCS를 액티베이트한다. 컬럼 선택기(2)는 컬럼 디코더(1)에서 공급된 컬럼 선택 신호 CS에 따라 데이터 래치(3-1, ...)를 선택하고 컬럼 입/출력선(I/O)에 접속시킨다. 또한, I/O선을 거쳐 순차 입력된 다음 기록 사이클의 데이터 D10, D11, D12, D13은 컬럼 선택기(2)에 의해 선택된 래치에 파라렐로 래치된다. 그후, 래치에 저장된 데이터는 데이터 증폭기를 거쳐 그리고 Y 어드레스 Y10, Y11, Y12, Y13에 대응하는 기록/판독 회로(5-1, ...)를 거쳐 대응 메모리 셀에 기록된다.
기록 사이클의 종료시, DWR 신호(또는 데이터 기록 커맨드 신호)는 고로 된다. 워드선 구동 신호 발생 회로(10A)에서는 기록/판독 모드 신호 IWR이 고로 되고 리셋 신호 발생 회로(15)는 기록 동작의 종료를 지시하는 WEND 신호를 발생한다. 따라서, 타이밍 발생 회로(19)로 부터의 RAE 신호는 저로 되고, 워드선의 전위는 낮아지므로, RAED 신호도 하강한다. 이것에 의해, 기록 동작이 종료한다.
이하, 도1, 도 6a 내지 도 6d, 도 7a 내지 도 7c 및 도 9를 참조하여, 제2실시예에 따른 반도체 메모리 장치의 판독 동작에 대하여 설명한다.
예를 들어, 두 개의 판독 사이클이 본 발명에 따라 연속해서 실행된다고 가정한다. 첫 번째 판독 사이클에서, X 어드레스, 즉 로우 어드레스로서, X0에 대응하는 외부 어드레스 XADD가 메모리 장치에 제공되고, Y 어드레스, 즉 컬럼 어드레스에 대응하는 Y 어드레스로서, Y00, Y01, Y02, Y03에 대응하는 외부 어드레스 YADD가 메모리 장치에 제공된다.
워드선 구동 신호 발생 회로(10A)에서는 도시하지 않은 외부 제어부에서 공급된 외부 제어 신호 DWR, 즉 데이터 기록 커맨드 신호가 고이고 판독 동작이 지시된다. 따라서, DWR 버퍼(12)에서 출력된 기록/판독 모드 신호 IWR은 논리 고로 되어 판독 동작이 지시된다. 이 상태에서, DCS 버퍼(11)는 기록/판독 동작의 개시를 지시하는 외부 제어 신호 DCS(또는 칩 선택 신호)에 따라 저 전위 레벨을 갖는 기록/판독 개시 신호 ICS(또는 내부 칩 선택 신호)를 출력한다. ICS 신호는 타이밍 발생 회로(19)에 공급된다. ICS 신호의 하강에 따라, 타이밍 발생 회로(19)는 논리 고 전위 레벨을 갖는 워드선 액티베이션 신호 RAE를 출력한다.
이것에 의해, RAE 신호의 상승에 따라, 어드레스 래치(14)에서는 외부 어드레스 XADD에 대응하는 내부 어드레스 IA를 래치함으로써 내부 X 어드레스 IXA가 발생된다. 내부 X 어드레스 IXA는 프리디코더(17)를 거쳐 XDEC(18)에 공급되어 디코드되고 이것에 의해, 어드레스 X0에 대응하는 선택 워드선 WL이 구동되도록 워드선 구동 신호가 발생된다.
한편, 컬럼 어드레스 Y00, Y01, Y02, Y03에 대응하여, 컬럼 디코더(1)는 컬럼 선택기(2) 및 데이터 증폭기(DA)(4-1, ...)를 액티베이트한다. 또한, 대응하는 메모리 셀로부터 판독된 첫 번째 판독 사이클의 데이터 D00, D01, D02, D03은 기록/판독 회로(5-1, ...)를 거쳐 그리고 Y 어드레스 Y00, Y01, Y02, Y03에 대응하는 데이터 증폭기를 거쳐 컬럼 선택기(2)에 의해 선택된 래치에 파라렐로 래치된다. 래치에 저장된 데이터는 소정의 레이턴시에 대응하는 클럭 사이클후, 컬럼 선택기(2)를 거쳐 데이터 DQ로서 입/출력(I/O)선으로 순차 출력된다.
그와 동시에, 워드선 구동 신호 발생 회로(10A)의 리셋 신호 발생 회로(15)에서는 RAE 신호의 상승부터 지연 회로(153)에 의해 결정된 소정의 기간후, 판독 종료 신호 REND가 발생된다. 판독종료 신호 REND의 발생에 따라, 타이밍 발생 회로(16)에서는 RAE 신호가 저로 되고, 지연 회로(191)에 의해 결정된 지연 시간후, RAED 신호는 저로 된다. 이 경우, RAE 신호의 하강에 따라, 워드선 WL의 전위가 낮아진다. 신호 RAE가 저로 되고 워드선 전위가 저로 되는 시간부터 RAE 신호가 다시 고로 되는 시간까지, 도 1에 도시한 프리차지 비트선 신호 PBL이 액티베이트되어 비트선 BL 및 *BL의 프리차지가 실행된다. 또한, 데이터선 DL 및 *DL은 데이터 증폭기 DA에 의해 프리차지된다. 비트선 및 데이터선의 그러한 프리차지 동작 때문에, 다음 판독 사이클을 신속히 시작할 수 있게 된다.
다음 판독 사이클시, X 어드레스, 즉 로우 어드레스로서, X1에 대응하는 외부 어드레스 XADD가 메모리 장치에 제공되고, Y 어드레스, 즉 컬럼 어드레스로서, 어드레스 Y10, Y11, Y12, Y13에 대응하는 외부 어드레스 YADD가 메모리 장치에 제공된다.
RAE 신호가 다시 상승하고, 어드레스 래치(14)에서는 외부 어드레스 XADD에 대응하는 내부 어드레스 IA를 래치함으로써 내부 X 어드레스 IA가 발생된다. 내부 X 어드레스 IXA는 프리디코더(17)를 거쳐 XDEC(18)에 공급되어 디코드되고, 이것에 의해 어드레스 X1에 대응하는 선택 워드선 WL이 구동되도록 워드선 구동 신호가 발생된다.
한편, 컬럼 어드레스 Y10, Y11, Y12, Y13에 대응하여, 컬럼 디코더(1)는 컬럼 선택기(2) 및 데이터 증폭기(DA)(4-1, ...)를 액티베이트한다. 또한, 대응하는 메모리 셀에서 판독된 다음 판독 사이클의 데이터 D10, D11, D12, D13은 기록/판독 회로(5-1, ...)를 거쳐, 그리고 Y 어드레스 Y10, Y11, Y12, Y13에 대응하는 데이터 증폭기를 거쳐, 컬럼 선택기(2)에 의해 선택된 래치에 파라렐로 래치된다. 래치에 저장된 데이터는 소정의 레이턴시에 대응하는 클럭 사이클후, 컬럼 선택기(2)를 거쳐, 데이터 DQ로서 입/출력(I/O)선으로 순차 출력된다. 또한, 신호 RAE가 저로 된후, 비트선 BL 및 *BL과 데이터선 DL 및 *DL은 첫 번째 판독 사이클과 마찬가지 방식으로 프리차지된다.
상술한 바와 같이, 제2실시예에 따른 반도체 메모리 장치에서는 기록 사이클시, 프리차지 동작에 필요한 시간이 데이터 래치에 저장된 데이터가 메모리 셀에 기록될때의 시간으로부터 경과하고 난후, 다음 기록 사이클이 시작한다. 또한, 판독 사이클시, 데이터가 데이터 래치로 판독되고 프리차지 동작이 실행된 후, 다음 판독 사이클이 시작한다. 따라서, 기록 사이클 또는 판독 사이클이 계속될 때, 제1실시예와 마찬가지 방식으로, 기록 또는 판독 동작을 연속해서 실행할 수 있다.
또한, 제2실시예에서는 첫 번째 기록 또는 판독 사이클시, 제1실시예의 타이밍 발생 회로(16)에서 실행된 것과 같이 IWR 신호를 사용하여 논리 동작을 실행하는 일 없이, 타이밍 발생 회로(19)에서 DCS 신호의 발생에 따라 RAE 신호가 곧 상승한다. 따라서, 워드선이 신속히 액티베이트되어, 기록 또는 판독 동작시 액세스 시간을 단축할 수 있다.
상술한 바와 같이, 선택된 워드선 및 비트선에 대응하는 기록/판독 회로를 거쳐 데이터가 메모리 셀에서 판독 및/또는 메모리 셀에 기록되는 메모리 장치에 있어서, 데이터 래치는 데이터를 비트선에 분배하거나 또는 비트선에서 I/O선으로 데이터를 전달하는 컬럼 선택기와 기록/판독 회로 결합된 데이터선 사이에 접속되고, 데이터 래치는 연속해서 또는 버스트로서 기록 또는 판독될 데이터를 일시 저장한다. 또한, 기록 모드시, 데이터 래치에 저장된 데이터가 메모리 셀에 기록될때의 시간부터 프리차지 동작에 필요한 시간이 경과한 후, 다음 기록 사이클이 시작한다. 판독 모드시, 데이터가 데이터 래치로 판독되고 프리차지 동작이 실행된 후, 다음 판독 사이클이 시작한다. 따라서, 기록 사이클 또는 판독 사이클이 계속될 때, 기록 또는 판독 동작을 연속해서 실행할 수 있다.
또한, 첫 번째 기록 또는 판독 사이클시, 기록/판독 동작 개시 신호의 발생에 따라 워드선 액티베이션 신호가 곧 액티베이트될 수 있다. 따라서, 워드선이 신속히 액티베이트되어 기록 또는 판독 동작시 액세스 시간을 단축할 수 있다.
상기 설명에서는 특정 실시예를 참조하여 본 발명을 설명하였다. 그러나, 당분야의 통상의 기술자는 다음의 청구범위에 기재된 바와 같은 본 발명의 범주를 벗어나지 않는한 여러 가지 수정 및 변경을 할 수 있다는 것을 이해할 것이다. 예를 들어, 제1실시예에 따른 메모리 장치에서는 ICS 신호와IWR 신호 사이의 타이밍 관계를 적절히 결정하는 것에 의해, 지연 회로(161)를 생략할 수 있다. 또한, 본 발명은 연속 판독 또는 기록 동작이 SDRAM 장치의 동일 뱅크에서 실행될때에도 적용할 수 있다. 따라서, 본 명세서 및 도면은 제한적 의미보다는 예시적 의미로 간주되고, 모든 그러한 변경은 본 발명의 범주 내에 포함된다. 따라서, 첨부된 특허청구범위의 범위내에 드는 모든 변경 및 수정을 포함하려고 한다.
본 발명에 따른 반도체 메모리 장치에 의하면, 기록 사이클시, 데이터 래치에 저장된 데이터가 메모리 셀에 기록된후 그리고 프리차지 동작에 필요한 시간의 경과후, 다음 기록 사이클이 시작되고, 판독 사이클시, 데이터가 메모리 셀에서 데이터 래치로 판독되고 나서 프리차지 동작이 실행된 후, 다음 판독 사이클이 시작되는 것에 의해, 기록 또는 판독 사이클이 계속될 때 기록 또는 판독 동작을 연속해서 실행할 수 있다.

Claims (16)

  1. 워드선이 로우 어드레스에 따라 선택되고, 비트선이 컬럼 어드레스에 따라 선택되고, 각 기록 또는 판독 사이클시, 다수 비트의 데이터가 버스트(burst)로서 메모리 셀에 기록되거나 또는 메모리 셀에서 판독되는 반도체 메모리 장치에 있어서,
    선택된 메모리 셀에서 데이터 선으로 데이터를 판독하고 상기 데이터선에서 선택된 메모리 셀에 데이터를 기록하는 다수의 기록/판독 회로;
    입/출력선에서 상기 데이터선으로 데이터를 분배하고, 상기 데이터선에서 상기 입/출력선으로 데이터를 출력하는 컬럼 선택기; 및
    상기 컬럼 선택기와 상기 기록/판독 회로사이의 데이터선 회로부에 삽입되어, 상기 메모리 셀에 기록되거나 또는 상기 메모리 셀에서 판독될 데이터를 버스트로서 일시 저장하는 다수의 데이터 래치
    를 포함하며,
    기록 사이클시, 상기 래치에 저장된 데이터가 메모리 셀에 기록된후, 그리고 상기 비트선의 프리차지 동작에 필요한 소정의 기간이 경과한 후, 다음 기록 사이클이 개시되고, 판독 사이클시, 데이터가 메모리 셀에서 상기 데이터 래치로 판독된후, 그리고 상기 비트선의 프리차지 동작이 실행된 후, 다음 판독 사이클이 개시되는 것을 특징으로 하는 반도체 메모리 장치.
  2. 워드선이 로우 어드레스에 따라 선택되고, 비트선이 컬럼 어드레스에 따라 선택되고, 각 기록 또는 판독 사이클시, 다수의 데이터 비트가 버스트(burst)로서 선택된 워드선에 대응하는 메모리 셀에 기록되거나 또는 메모리 셀에서 판독되는 반도체 메모리 장치에 있어서,
    선택된 메모리 셀에서 상기 선으로 데이터를 판독하고 상기 데이터선에서 상기 메모리 셀에 데이터를 기록하는 다수의 기록/판독 회로;
    입/출력선에서 상기 데이터선으로 데이터를 분배하고, 상기 데이터선에서 상기 입/출력선으로 데이터를 출력하는 컬럼 선택기;
    상기 컬럼 선택기와 상기 기록/판독 회로사이의 데이터선 회로부에 삽입되어, 상기 메모리 셀에 기록되거나 또는 상기 메모리 셀에서 판독될 데이터를 버스트로서 일시 저장하는 다수의 데이터 래치; 및
    워드선 구동 신호를 상기 워드선에 공급하는 워드선 구동 신호 발생 회로
    를 포함하며,
    기록 사이클시, 상기 워드선 구동 신호는 기록/판독 동작 개시 신호의 액티베이션부터 상기 래치에 저장된 데이터의 기록 동작을 종료하기 위해 필요한 기간에 대응하는 소정의 지연 시간후 디액티베이트되고, 상기 워드선 구동 신호는 상기 워드선 신호가 디액티베이트된때부터 상기 비트선의 프리차지에 필요한 소정의 지연 시간후 액티베이트되고, 판독 사이클시, 기록/판독 동작 개시 신호의 액티베이션에 따라 워드선의 액티베이션부터 소정의 지연 시간후, 상기 워드선 구동 신호는 디액티베이트되고 상기 비트선의 프리차지 동작은 실행되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서,
    상기 워드선 구동 신호 발생 회로에서, 기록 종료 신호는 상기 기록/판독 동작 개시 신호의 발생에 따라 상기 데이터 래치로의 데이터 기록 동작의 종료까지의 시간에 대응하는 소정의 지연 시간후 발생되고, 판독 종료 신호는 워드선 액티베이션 신호의 발생에 따라 상기 래치로 부터의 데이터 판독 동작의 종료까지의 시간에 대응하는 소정의 지연 시간후 발생되고, 기록 모드시, 워드선 액티베이션 신호는 상기 기록/판독 동작 개시 신호의 발생부터 상기 래치에 저장된 데이터의 기록 동작의 종료까지의 시간과 비트선의 프리차지에 필요한 시간의 합에 대응하는 소정의 지연 시간후 액티베이트되고, 판독 모드시, 상기 워드선 액티베이션 신호는 상기 기록/판독 동작 개시 신호의 발생에 따라 액티베이트되고, 상기 워드선 액티베이션 신호는 상기 기록 종료 신호 또는 상기 판독 종료 신호가 발생될 때 디액티베이트되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서,
    상기 워드선 구동 신호 발생 회로에서, 최종 기록 사이클시, 상기 기록 종료 신호는 상기 기록 모드의 종료에 따라, 상기 데이터 래치로의 데이터 기록 동작의 종료까지의 시간에 대응하는 소정의 지연 시간후 발생되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제3항에 있어서,
    상기 워드선 구동 신호 발생 회로에서, 상기 워드선 액티베이션 신호는 상기 기록/판독 동작 개시 신호의 발생부터 소정의 지연 시간후 액티베이트되는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제2항에 있어서,
    상기 기록/판독 회로 각각은 한쌍의 비트선에 결합되어 그것에 대응하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제2항에 있어서,
    다수의 상기 기록/판독 회로는 한쌍의 데이터선에 결합되어 있는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제2항에 있어서,
    데이터 증폭기는 한쌍의 상기 데이터선에 결합되고 상기 데이터 래치 각각은 상기 데이터 증폭기와 상기 컬럼 선택기 사이에 결합되는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제2항에 있어서,
    상기 기록/판독 회로 각각은 센스 앰프, 한쌍의 비트선에서 한쌍의 데이터선으로 데이터를 전달하는 판독 스위치 회로부, 한쌍의 데이터선에서 한쌍의 비트선으로 데이터를 전달하는 기록 스위치 회로부, 및 한쌍의 비트선을 프리차지하는 프리차지 회로부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 워드선이 로우 어드레스에 따라 선택되고, 비트선이 컬럼 어드레스에 따라 선택되고, 각 기록 또는 판독 사이클시, 다수의 데이터 비트가 버스트(burst)로서 선택된 워드선에 대응하는 메모리 셀에 기록되거나 또는 메모리 셀에서 판독되는 반도체 메모리 장치에 있어서,
    상기 메모리 셀에서 상기 데이터선으로 데이터를 판독하고 상기 데이터선에서 상기 메모리 셀에 데이터를 기록하는 다수의 기록/판독 회로;
    입/출력선에서 상기 데이터선으로 데이터를 분배하고, 상기 데이터선에서 상기 입/출력선으로 데이터를 출력하는 컬럼 선택기;
    상기 컬럼 선택기와 상기 기록/판독 회로사이에 삽입되어, 상기 메모리 셀에 기록되거나 또는 상기 메모리 셀에서 판독될 데이터를 버스트로서 일시 저장하는 다수의 데이터 래치; 및
    기록 사이클 또는 판독 사이클이 계속될 때, 기록 종료 신호 또는 판독 종료 신호의 발생에 따라 워드선 구동 신호가 디액티브된 후, 비트선의 프리차지에 필요한 기간에 대응하는 소정의 지연 시간후 상기 워드선 구동 신호가 액티베이트되고,첫번째 기록 또는 판독 사이클시, 상기 기록/판독 동작 개시 신호의 발생직후 상기 워드선 구동 신호가 액티베이트되는 워드선 구동 신호 발생 회로
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제10항에 있어서,
    상기 워드선 구동 신호 발생 회로에서, 기록 종료 신호는 상기 기록/판독 동작 개시 신호의 발생에 따라 상기 데이터 래치로의 데이터 기록 동작의 종료까지의 시간에 대응하는 소정의 지연 시간후 발생되고, 판독 종료 신호는 워드선 액티베이션 신호의 발생에 따라 상기 래치로 부터의 데이터 판독 동작의 종료까지의 시간에 대응하는 소정의 지연 시간후 발생되고, 상기 워드선 액티베이션 신호는 상기 기록/판독 동작 개시 신호의 발생에 따라 액티베이트되고, 상기 워드선 액티베이션 신호는 상기 기록 종료 신호 또는 상기 판독 종료 신호의 발생에 따라 디액티베이트되고, 상기 워드선 액티베이션 신호는 상기 워드선 액티베이션 신호가 디액티브된때부터 비트선의 프리차지에 필요한 기간에 대응하는 소정의 지연 시간후 다시 액티베이트되는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제11항에 있어서,
    상기 워드선 구동 신호 발생 회로에서, 최종 기록 사이클시, 상기 기록 종료 신호는 상기 기록 모드의 종료에 따라, 상기 데이터 래치로의 데이터 기록 동작의 종료까지의 시간에 대응하는 소정의 지연 시간후 발생되는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제10항에 있어서,
    상기 기록/판독 회로 각각은 한쌍의 비트선에 결합되어 그것에 대응하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제10항에 있어서,
    다수의 상기 기록/판독 회로는 한쌍의 데이터선에 결합되어 있는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제10항에 있어서,
    데이터 증폭기는 한쌍의 상기 데이터선에 결합되고 상기 데이터 래치 각각은 상기 데이터 증폭기와 상기 컬럼 선택기 사이에 결합되는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제10항에 있어서,
    상기 기록/판독 회로 각각은 센스 앰프, 한쌍의 비트선에서 한쌍의 데이터선으로 데이터를 전달하는 판독 스위치 회로부, 한쌍의 데이터선에서 한쌍의 비트선으로 데이터를 전달하는 기록 스위치 회로부, 및 한쌍의 비트선을 프리차지하는 프리차지 회로부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
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