KR20060109465A - 반도체 기억 장치 및 그 버스트 동작 방법 - Google Patents

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Abstract

소비 전류를 증대시키지 않고, 버스트 길이를 길게 하는 것이 가능한 PSRAM 및 그 버스트 동작 방법을 제공한다.
센스 앰프가 활성화되고 있는 동안에 열 선택선(CSL1 및 CSL2)이 순서대로 구동된다. 이것에 의해 비트 스위치(BSW1∼BSW8)가 4개씩 온이 되며, 비트선 쌍( BL1∼BL8)으로부터 8 비트의 판독 데이터(RD)가 4 비트씩 프리 패치/프리 로드 래치(PFPLL1∼PFPLL8)에 래치된다. 이들 8 비트의 판독 데이터(RD)는 1 비트씩 순서대로 1개의 데이터 입출력선 I/O(1)에 연속적으로 출력된다.

Description

반도체 기억 장치 및 그 버스트 동작 방법{SEMICONDUCTOR STORAGE DEVICE AND BURST OPERATION METHOD THEREOF}
본 발명은, 반도체 기억 장치 및 그 버스트 동작 방법에 관한 것이며, 더 상세하게는, 통상의 액세스 동작 중에 리프레시 동작의 삽입이 가능한 DRAM(Dynamic Random Accesses Memory) 및 그 버스트 동작 방법의 개량에 관한 것이다.
최근, 저소비 전력 용도에서는 SRAM(Static Random Accesses Memory)으로부터 DRAM에의 치환이 왕성해지고 있다. 단위 면적당 기억 용량이 SRAM보다도 DRAM 쪽이 훨씬 크기 때문이다. 그러나, DRAM에는 SRAM에 불필요한 리프레시가 필요하다. 여기에, 리프레시 컨트롤러와 같은 외부 회로에서 리프레시를 행하지 않고, DRAM의 내부 회로에서 자동적으로 리프레시를 행하여 사용자에게 있어서 SRAM과 완전 동일한 방법으로 사용 가능한 의사 SRAM(이하「PSRAM(Pseudo Static Random Accesses Memory」라고 함)이 있다.
하기의 특허 문헌 1에는, 통상의 액세스 동작과 리프레시 동작을 하나의 외부 사이클 시간 내에 삽입하는 방식을 채용한 PSRAM이 개시되어 있다. 이 방식에 의하면, 하나의 외부 사이클 시간 내에 액세스용 내부 사이클 시간 및 리프레시용 내부 사이클 시간이 확보되어 있기 때문에, 통상의 액세스를 기다리게 하지 않고, 언제라도 리프레시를 행할 수 있다.
이 PSRAM에 있어서 외부 사이클 시간은 실제의 사이클 시간으로서, 동작 속도를 결정하는 것이다. 따라서, 이 PSRAM을 고속화하기 위해서는 외부 사이클 시간을 단축해야 한다. 그러나, 이것을 위해서는, 내부 사이클 시간을 외부 사이클 시간의 절반 이하로 해야 하여, 외부 사이클 시간의 단축은 용이하지 않다. 원래 이 PSRAM은 언제라도 리프레시를 행할 수 있도록 각 외부 사이클 시간 내에 리프레시용 내부 사이클 시간을 확보한 것이기 때문에, 실력의 절반 정도밖에 성능이 발휘되고 있지 않아 고속화는 곤란하다.
이러한 결점을 보충하기 위해 페이지 모드나 버스트 모드를 채용한 PSRAM이 발표되기 시작하고 있다.
도 13은 8 비트 프리 패치에 의한 8 비트 버스트 모드를 채용한 PSRAM을 도시한다. 도 13을 참조하여 이 PSRAM(1)은 64M(＝64×10＜SUP＞20＜/SUP＞)의 메모리 셀(MC)과, 8K(＝8×2＜SUP＞10＜/SUP＞)의 워드선(WL)과, 8K의 비트선 쌍(BL)을 포함하는 메모리 셀 어레이(2)를 구비한다. PSRAM(1)은, 워드선(WL)을 선택적으로 구동하는 행 디코더(3)와, 열 선택선(도시하지 않음)을 선택적으로 구동함으로써 비트선 쌍(BL)을 선택하는 열 디코더(4)와, 16개의 데이터 출력 버스(5)와, 메모리 셀 어레이(2)와 I/O(5) 사이에서 판독 또는 기록 데이터를 주고받는 데이터 패스(path) 회로(6)를 더 구비한다.
데이터 패스 회로(6)는 128개의 세컨더리 센스 앰프(판독 버퍼)(도시하지 않음)와, 128개의 기록 버퍼(도시하지 않음)와, 128개의 프리 패치/프리 로드 래치 (도시하지 않음)를 포함한다. 각 세컨더리 센스 앰프는 메모리 셀 어레이(2)로부터 판독된 판독 데이터를 대응하는 프리 패치/프리 로드 래치에 부여한다. 각 기록 버퍼는 데이터 입출력 버스(5)로부터 부여된 기록 데이터를 대응하는 프리 패치/프리 로드 래치에 부여한다. 프리 패치/프리 로드 래치는 판독 또는 기록 데이터를 일시적으로 보관한다.
도 14에 도시하는 바와 같이, 워드선(WL)이 구동되면 비트선 쌍(BL)에 데이터가 판독되고, 센스 앰프가 활성화되면 그 데이터가 증폭된다. 이 상태에서 열 선택선(CSL)이 구동되면 비트 스위치(도시하지 않음)가 온이 되고, 비트선 쌍으로부터 그 비트 스위치를 통해 데이터가 판독된다. 판독 데이터는 세컨더리 센스 앰프에 의해 증폭되고, 프리 패치/프리 로드 래치로 래치된다.
전체 버스트 길이의 데이터를 래치하는 풀 비트 프리 패치 방식의 경우, 1 I/O당 8 비트의 데이터를 판독 또는 기록하기 때문에, 전체에서는 128 비트(＝8 비트×16)의 데이터를 판독 또는 기록한다. 즉 1개의 워드선(WL)을 선택하여 8K의 센스 앰프(SA)를 전부 활성화하고, 8K 비트의 판독 데이터 중에서 128 비트의 판독 데이터를 각각 128개의 프리 패치/프리 로드 래치에 취출한다. 그리고, 128 비트의 판독 데이터를 16개의 데이터 입출력 버스(5)에 분산하여, 1 I/O당 8 비트의 판독 데이터를 연속적으로 출력한다.
도 15는 16 비트 프리 패치에 의한 16 비트 버스트 모드를 채용한 PSRAM을 도시한다. 이 PSRAM(7)의 데이터 패스 회로(8)는 상기의 2배에 해당하는, 256개의 세컨더리 센스 앰프와, 256개의 기록 버퍼와, 256개의 프리 패치/프리 로드 래치를 포함한다.
이 경우, 1 I/O당 16 비트의 데이터를 판독 또는 기록하기 때문에, 전체에서는 256 비트(＝16 비트×16)의 데이터를 판독 또는 기록한다. 즉 상호 상이한 어레이 내에서 2개의 워드선(WL)을 동시에 선택하고, 상기의 2배에 해당하는 16K의 센스 앰프(SA1 및 SA2)를 활성화하여 16K 비트의 판독 데이터 중에서 256 비트의 판독 데이터를 각각 256개의 프리 패치/프리 로드 래치에 취출한다. 그리고, 256 비트의 판독 데이터를 16개의 데이터 입출력 버스(5)에 분산하여, 1 I/O당 16 비트의 판독 데이터를 연속적으로 출력한다.
이와 같이 버스트 길이가 2배로 증가하면, 활성화되는 센스 앰프의 수, 충방전되는 비트선 쌍의 수도 2배가 되기 때문에, 메모리 셀 어레이(2) 내에 흐르는 전류도 2배로 증가한다.
버스트 모드는 SDRAM에 채용되어 있는 공지한 동작이지만, 통상은 랩 모드라고 불리는 방식이 채용된다. 랩 모드에서는 8 또는 16 비트 등의 버스트 영역 내에서만 열 액세스가 반복된다. 즉 선두의 열 어드레스가 버스트 영역의 선두가 아닌 경우, 버스트 영역 도중에서 열 액세스가 시작되고, 버스트 영역의 최후까지 끝나면 동일한 버스트 영역의 선두로 되돌아간다. 이것에 의해 8 또는 16 비트 등의 데이터가 연속적으로 판독된다.
그러나, 최근 PSRAM에는 랩 모드 외에 넌랩(non-wrap) 모드도 요구된다. 넌랩 모드에서는 열 액세스가 버스트 영역의 최후까지 끝나면, 동일한 버스트 영역의 선두로 되돌아가지 않고, 이웃한 버스트 영역의 선두로 진행한다.
도 13에 도시한 8 비트 프리 패치에 의한 8 비트 버스트의 넌랩 모드라도 열 액세스가 8 비트 버스트 영역의 선두로부터 시작되면, 도 16(a)에 도시하는 바와 같이, 행 액세스를 반복함으로써, 8 비트의 판독 데이터(RD1∼RD8)는 연속적으로 출력된다. 이 경우, 8 비트의 판독 데이터(RD1∼RD8)는 프리 패치/프리 로드 래치로부터 데이터 입출력 버스(5)에 순서대로 전송되고, 최후의 판독 데이터(RD8)의 전송 종료 전에, 다음 8 비트의 판독 데이터(RD1∼RD8)의 취출이 완료되어 있기 때문에, 판독 데이터(RD)는 데이터 입출력 버스(5) 상에서 갭이 생기지 않고 출력된다.
열 액세스가 8 비트 버스트 영역의 6번째 비트(최후에서 3번째)에서부터 시작되면 갭은 생기지 않는다. 6∼8번째 비트의 3 비트의 판독 데이터(RD6∼RD8)가 전송되고 있는 동안에 다음 8 비트의 판독 데이터(RD1∼RD8)의 취출이 완료되어 있기 때문이다.
그러나, 도 16(b)에 도시하는 바와 같이, 열 액세스가 8 비트 버스트 영역의 7번째 비트(최후에서 2번째)에서부터 시작되면, 5 ns의 갭이 생긴다. 7 및 8번째 비트의 2 비트의 판독 데이터(RD7 및 RD8)가 전송되고 있는 동안에 다음 8 비트의 판독 데이터(RD1∼RD8)의 취출이 완료되지 않기 때문이다. 마찬가지로 열 액세스가 8 비트 버스트 영역의 8번째 비트(최후)에서부터 시작되면, 더욱 긴 20 ns의 갭이 생긴다.
도 15에 도시한 16 비트 프리 패치에 의한 16 비트 버스트의 넌랩 모드라도 열 액세스가 16 비트 버스트 영역의 선두에서부터 시작되면 도 17(a)에 도시하는 바와 같이, 행 액세스를 반복함으로써, 16 비트의 판독 데이터(RD1∼RD16)는 연속적으로 출력된다. 이 경우, 16 비트의 판독 데이터(RD1∼RD16)는 프리 패치/프리 로드 래치로부터 데이터 입출력 버스(5)에 순서대로 전송되고, 최후의 판독 데이터(RD16)의 전송 종료 전에, 다음 16 비트의 판독 데이터(RD1∼RD16)의 취출이 완료되어 있기 때문에, 판독 데이터(RD)는 데이터 입출력 버스(5) 상에서 갭이 생기지 않고 출력된다.
그러나, 도 17(b)에 도시하는 바와 같이, 열 액세스가 16 비트 버스트 영역의 15번째 비트(최후에서 2번째)에서부터 시작되면, 5 ns의 갭이 생긴다. 15 및 16번째 비트의 2 비트의 판독 데이터(RD15 및 RD16)가 전송되고 있는 동안에 다음 16 비트의 판독 데이터(RD1∼RD16)의 취출이 완료되지 않기 때문이다. 마찬가지로, 열 액세스가 16 비트 버스트 영역의 16번째 비트(최후)에서부터 시작되면, 더욱 긴 20 ns의 갭이 생긴다.
이상과 같이, 종래의 풀 비트 프리 패치 방식에서는 버스트 길이 또는 페이지 길이가 길어지면, 메모리 셀 어레이에 흐르는 전류가 증가한다는 문제가 있었다. 또한, 넌랩 버스트 모드에서는 열 액세스가 버스트 영역의 최후 또는 그 하나 앞에서부터 시작되면, 갭이 생겨 연속한 버스트 판독 데이터를 얻을 수 없다는 문제가 있었다.
[특허 문헌 1] 일본 특허 공개 제2002-298574호 공보
본 발명의 목적은, 소비 전류를 증대시키지 않고, 버스트 길이를 길게 하는 것이 가능한 반도체 기억 장치 및 그 버스트 동작 방법을 제공하는 것이다.
본 발명에 의한 반도체 기억 장치는 데이터 입출력 버스와, 복수의 래치 회로와, 메모리 셀 어레이와, 센스 앰프 활성화 수단과, 열 디코더와, 제어 수단을 구비한다. 복수의 래치 회로는 데이터 입출력 버스와 공통으로 접속된다. 메모리 셀 어레이는 복수의 비트선 쌍과, 복수의 비트 스위치와, 복수의 열 선택선과, 복수의 센스 앰프를 포함한다. 복수의 비트 스위치는 복수의 래치 회로와 복수의 비트선 쌍 사이에 접속되고 복수의 그룹으로 분할된다. 복수의 열 선택선은 복수의 그룹에 대응하여 설치된다. 각 열 선택선은 대응하는 그룹에 포함되는 복수의 비트 스위치에 접속된다. 복수의 센스 앰프는 복수의 비트선 쌍에 접속된다. 센스 앰프활성화 수단은 센스 앰프를 활성화한다. 열 디코더는 열 선택선을 구동한다. 제어수단은 센스 앰프의 활성화 중에 열 선택선 중 2개 이상을 순서대로 구동하도록 열 디코더를 제어한다.
본 발명에 의한 버스트 동작 방법은 센스 앰프를 활성화하는 센스 앰프 활성화 단계와, 센스 앰프의 활성화 중에 열 선택선 중 2개 이상을 순서대로 구동하는 열 선택선 구동 단계를 구비한다.
이 반도체 기억 장치 및 그 버스트 동작 방법에 의하면, 센스 앰프가 활성화되고 있는 동안에 2개 이상의 열 선택선이 순서대로 구동된다. 1번째 열 선택선이 구동되면, 그 열 선택선에 대응하는 그룹에 포함되는 복수의 비트 스위치가 온이 된다. 데이터의 판독시에는 이것에 의해 대응하는 복수의 비트선 쌍으로부터 복수 비트의 판독 데이터가 래치 회로에 프리 패치된다. 계속해서 2번째 열 선택선이 구동되면, 그 열 선택선에 대응하는 다른 그룹에 포함되는 복수의 비트 스위치가 온이 된다. 이것에 의해 또한, 복수 비트의 판독 데이터가 래치 회로에 프리 패치된다. 즉, 열 선택선이 구동될 때마다 판독 데이터가 복수 비트씩 래치 회로에 프리 패치되는 데이터 입출력 버스에 1 비트씩 순서대로 연속적으로 출력된다. 한편, 데이터의 기록시에는 데이터 입출력 버스로부터 복수 비트의 기록 데이터가 래치 회로에 프리 로드되고, 열 선택선이 구동될 때마다 기록 데이터가 복수 비트씩 비트선 쌍에 부여된다. 이와 같이 센스 앰프가 활성화되고 있는 동안에 복수 비트의 판독 또는 기록 데이터가 복수 회에 걸쳐 주고받게 되므로, 소비 전류를 증대시키지 않고, 버스트 길이를 길게 할 수 있다.
바람직하게는, 메모리 셀 어레이는 복수의 블록으로 분할된다. 상기 반도체 기억 장치는, 블록을 선택하는 블록 선택 수단을 더 구비한다. 센스 앰프 활성화수단은 선택된 블록 내의 센스 앰프를 선택적으로 활성화한다.
한편, 상기 버스트 동작 방법은, 블록을 선택하는 단계를 더 구비한다. 센스 앰프 활성화 단계는 선택된 블록 내의 센스 앰프를 선택적으로 활성화한다.
이 경우, 선택된 블록 내의 센스 앰프가 활성화되고, 선택되어 있지 않은 블록 내의 센스 앰프는 활성화되지 않기 때문에, 센스 앰프에 의한 소비 전류를 저감할 수 있다.
바람직하게는, 상기 반도체 기억 장치는 외부 클록과 동기하여 동작한다. 제어 수단은 외부 클록과 비동기로 2개 이상의 열 선택선을 순서대로 구동한다.
한편, 열 선택선 구동 단계는 외부 클록과 비동기로 2개 이상의 열 선택선을 순서대로 구동한다.
이 경우, 열 선택선은 외부 클록과 비동기로 순서대로 구동되기 때문에, 복수 비트의 판독 데이터를 복수 회에 걸쳐 조속히 프리 패치할 수 있어, 넌랩 버스트 모드라도 데이터 입출력 버스 상에 갭을 발생시키지 않고 판독 데이터를 연속적으로 출력할 수 있다.
도 1은 본 발명의 실시 형태에 의한 PSRAM의 구성을 도시한 기능 블록도.
도 2는 도 1에 도시한 각 어레이 블록에 대응하는 데이터 패스 회로의 절반의 구성을 도시한 기능 블록도.
도 3은 도 1 및 도 2에 도시한 메모리 셀 어레이 및 데이터 패스 회로의 일부를 상세히 도시한 기능 블록도.
도 4는 도 1에 도시한 열 디코더 및 그 주변 회로를 도시한 기능 블록도.
도 5는 도 6에 도시한 열 디코더 및 그 주변 회로의 동작을 도시한 타이밍 도면.
도 6은 도 1 내지 도 5에 도시한 PSRAM의 동작을 도시한 타이밍 도면.
도 7은 도 1 내지 도 5에 도시한 PSRAM의 2 샷(shot)·4 비트 프리 패치에 의한 8 비트 버스트 동작을 도시한 타이밍 도면.
도 8은 도 6과 다른 동작의 상이한 예를 도시한 타이밍 도면.
도 9는 도 1 내지 도 5에 도시한 PSRAM의 2 샷·4 비트 프리 패치·2행 액세스에 의한 16 비트 버스트 동작을 도시한 타이밍 도면.
도 10은 도 6과 상이한 4 샷 동작을 도시한 타이밍 도면.
도 11은 도 10과 상이한 동작의 다른 예를 도시한 타이밍 도면.
도 12는 도 1 내지 도 5에 도시한 PSRAM의 4 샷·4 비트 프리 패치에 의한 16 비트 버스트 동작을 도시한 타이밍 도면.
도 13은 8 비트 프리 패치에 의한 8 비트 버스트 모드를 채용한 종래의 PSRAM의 구성을 도시한 기능 블록도.
도 14는 도 13에 도시한 PSRAM의 동작을 도시한 타이밍 도면.
도 15는 16 비트 프리 패치에 의한 16 비트 버스트 모드를 채용한 종래의 PSRAM의 구성을 도시한 기능 블록도.
도 16은 도 13에 도시한 PSRAM의 넌랩 버스트 동작을 도시한 타이밍 도면.
도 17은 도 15에 도시한 PSRAM의 넌랩 버스트 동작을 도시한 타이밍 도면.
<부호의 설명>
2 : 메모리 셀 어레이 3 : 행 디코더
4 : 열 디코더 5, I/O1∼I/O16 : 데이터 입출력 버스
10 : PSRAM 12 : 데이터 패스 회로
BK1, BK2 : 어레이 블록 BL, BL1∼BL8 : 비트선 쌍
BSW1∼BSW8 : 비트 스위치 CSL, CSL1∼CSLn : 열 선택선
MC : 메모리 셀
PFPLL, PFPLL1∼PFPLL16 : 프리 패치/프리 로드 래치
SA, SA1, SA2 : 센스 앰프
SSA, SSA1∼SSA4 : 세컨더리 센스 앰프
WB, WB1∼WB4 : 기록 버퍼 WL : 워드선
이하, 도면을 참조하여 본 발명의 실시 형태를 상세히 설명한다. 도면 중 동일 또는 해당 부분에는 동일 부호를 붙여 그 설명은 반복하지 않는다.
도 1을 참조하여, 본 발명의 실시 형태에 의한 PSRAM(10)은 64M의 메모리 셀(MC)과, 8K의 워드선(WL)과, 8K의 비트선 쌍(BL)을 포함하는 메모리 셀 어레이(2)를 구비한다. 메모리 셀 어레이(2)는 어레이 블록(BK1 및 BK2)으로 분할된다.
PSRAM(10)은 또한, 워드선(WL)을 선택적으로 구동하는 행 디코더(3)와, 비트선 쌍(BL)을 따라 움직이는 열 선택선(도 3)을 구동함으로써, 비트선 쌍(BL)을 선택하는 열 디코더(4)와, 16개의 데이터 입출력 버스(5)와, 메모리 셀 어레이(2)와 데이터 입출력 버스(5) 사이에서 판독 또는 기록 데이터를 주고받는 데이터 패스 회로(12)를 구비한다. 열 디코더(4)는 또한, 선택 어레이 블록(BK1 또는 BK2)을 선택하는 기능도 갖는다.
도 2는 하나의 어레이 블록(BK1 또는 BK2)에 대응하는 데이터 패스 회로(12)의 절반의 구성을 도시한다. 도 2를 참조하여 데이터 패스 회로(12)의 절반은 64개의 세컨더리 센스 앰프(SSA)와, 64개의 기록 버퍼(WB)와, 256개의 프리 패치/프리 로드 래치(PFPLL)을 포함한다. 따라서, 데이터 패스 회로(12) 전체는 128개의 세컨더리 센스 앰프(SSA)와, 128개의 기록 버퍼(WB)와, 512개의 프리 패치/프리 로드 래치(PFPLL)를 포함한다.
각 세컨더리 센스 앰프(SSA)는 메모리 셀 어레이(2)로부터 판독된 판독 데이터를 대응하는 프리 패치/프리 로드 래치(PFPLL)에 부여한다. 각 기록 버퍼(WB)는 데이터 입출력 버스(5)로부터 부여된 기록 데이터를 대응하는 프리 패치/프리 로드 래치(PFPLL)에 부여한다. 프리 패치/프리 로드 래치(PFPLL)는 판독 또는 기록 데이터를 일시적으로 보관한다.
데이터 입출력 버스(5)의 각각에 대응하여 16개의 프리 패치/프리 로드 래치(PFPLL)가 설치된다. 예컨대 16개의 프리 패치/프리 로드 래치(PFPLL1∼PFPLL16)는 1개의 데이터 입출력 버스 I/O(0)와 공통으로 접속된다.
도 3은 메모리 셀 어레이(2) 및 데이터 패스 회로(12)의 일부를 상세히 도시한다. 도 3을 참조하여 비트선 쌍(BL1∼BL8)에 대응하여 비트 스위치(BSW1∼BSW8)가 설치된다. 비트 스위치(BSW1∼BSW8)는 비트선 쌍(BL1∼BL8)과 로컬 입출력선 쌍 (LDQ1∼LDQ4) 사이에 접속된다.
또한, 4개의 비트선 쌍에 대하여 1개씩 열 선택선이 설치된다. 각 열 선택선은 대응하는 4개의 비트 스위치에 접속된다. 구체적으로는, 열 선택선(CSL1)은 비트 스위치(BSW1, BSW3, BSW5, BSW7)에 접속되고, 열 선택선(CSL2)은 비트 스위치(BSW2, BSW4, BSW6, BSW8)에 접속된다.
열 디코더(4)(도 1)는 열 어드레스 신호에 응답하여 열 선택선(CSL1, CSL2)을 선택적으로 구동한다. 열 선택선(CSL1)이 선택되면 비트 스위치(BSW1, BSW3, BSW5, BSW7)가 온이 되며, 비트선 쌍(BL1, BL3, BL5, BL7)이 로컬 입출력선 쌍 (LDQ1∼LDQ4)에 접속된다. 열 선택선(CSL2)이 선택되면 비트 스위치(BSW2, BSW4, BSW6, BSW8)가 온이 되며, 비트선 쌍(BL2, BL4, BL6, BL8)이 로컬 입출력선 쌍(LDQ1∼LDQ4)에 접속된다.
이상과 같이 비트선 쌍 및 비트 스위치는 복수의 그룹으로 분할된다. 복수의 그룹에 대응하여 복수의 열 선택선이 설치된다. 예컨대, 비트선 쌍(BL1, BL3, BL5, BL7) 및 비트 스위치(BSW1, BSW3, BSW5, BSW7)는 열 선택선(CSL1)에 대응하는 하나의 그룹에 포함된다. 또한, 비트선 쌍(BL2, BL4, BL6, BL8) 및 비트 스위치(BSW2, BSW4, BSW6, BSW8)는 열 선택선(CSL2)에 대응하는 또 하나의 그룹에 포함된다.
또한, 로컬 입출력선 쌍(LDQ1∼LDQ4)에 대응하여 메인 스위치(MSW1∼MSW4) 및 메인 입출력선 쌍(MDQ1∼MDQ4)이 설치된다. 메인 스위치(MSW1∼MSW4)는 각각 로컬 입출력선 쌍(LDQ1∼LDQ4) 및 메인 입출력선 쌍(MDQ1∼MDQ4) 사이에 접속되고, 동시에 온 또는 오프가 된다.
또한, 메인 입출력선 쌍(MDQ1∼MDQ4)에 대응하여 세컨더리 센스 앰프(SSA) 및 기록 버퍼(WB)가 설치된다. 또한, 세컨더리 센스 앰프(SSA) 및 기록 버퍼(WB)에 대응하여 프리 패치/프리 로드 래치(PFPLL)가 설치된다. 메인 입출력선 쌍(MDQ1∼MDQ4) 각각은 대응하는 세컨더리 센스 앰프(SSA)를 통해 대응하는 2개의 프리 패치/프리 로드 래치(PFPLL)에 접속된다. 예컨대 메인 입출력선 쌍(MDQ1)은 세컨더리 센스 앰프(SSA1)를 통해 프리 패치/프리 로드 래치(PFPLL1 및 PFPLL2)에 접속된다. 또한, 메인 입출력선 쌍(MDQ1∼MDQ4) 각각은 또한, 대응하는 기록 버퍼(WB)를 통해 대응하는 2개의 프리 패치/프리 로드 래치(PFPLL)에 접속된다. 예컨대, 메인 입출력선 쌍(MDQ1)은 기록 버퍼(WB1)를 통해 프리 패치/프리 로드 래치(PFPLL1 및 PFPLL2)에 접속된다.
프리 패치/프리 로드 래치(PFPLL1∼PFPLL8)는 1개의 데이터 입출력 버스 I/O(1)에 접속된다.
도 4는 열 디코더(4) 및 그 주변 회로를 도시한다. 도 4를 참조하여 PSRAM(10)은, 타이밍 제어 회로(13)와, 싱글 샷 회로(14)와, 지연 회로(16)와, OR 회로(18)와, 카운터(20)를 더 구비한다.
타이밍 제어 회로(13)는 센스 앰프(SA)를 활성화하기 위한 센스 앰프 인에이블 신호(SE) 외에 여러 가지 타이밍 제어 신호를 발생한다. 싱글 샷 회로(14)는 센스 앰프 인에이블 신호(SE)에 응답하여 싱글 샷 펄스(SS)를 발생한다. 지연 회로(16)는 싱글 샷 펄스(SS)를 소정 시간 지연시켜 지연 펄스(DP)를 출력한다. OR 회로(18)는 싱글 샷 펄스(SS) 및 지연 펄스(DP)의 논리합을 열 인에이블 신호(CE)로 하여 출력한다. 카운터(20)는 열 어드레스를 유지하고, 그 유지한 열 어드레스를 싱글 샷 펄스(SS)의 하강 엣지로 인크리먼트한다. 열 디코더(4)는 열 인에이블 신호(CE)에 응답하여 활성화되고, 카운터(20)로부터 부여된 열 어드레스에 응답하여 열 선택선(CSL1∼CSLn)을 구동한다.
도 5를 참조하여, 센스 앰프 인에이블 신호(SE)가 H(논리 하이) 레벨로 활성화되면, 싱글 샷 회로(14)에 의해 싱글 샷 펄스(SS)가 발생된다. 싱글 샷 펄스(SS)는 지연 회로(16)에 의해 소정 시간만 지연되고, 지연 펄스(DP)가 발생된다. 싱글 샷 펄스(SS) 및 지연 펄스(DP)는 OR 회로(18)에 부여되고, 2회의 펄스를 포함하는 열 인에이블 신호(CE)가 발생된다.
우선 열 인에이블 신호(CE)의 1번째 펄스가 발생하면, 열 디코더(4)는 활성화되고, 카운터(20)의 열 어드레스에 응답하여 열 선택선(CSL1)을 구동한다. 계속해서, 싱글 샷 펄스의 하강 엣지에 응답하여 카운터(20)의 열 어드레스가 인크리먼트된다. 다음에 열 인에이블 신호(CE)의 2번째 펄스가 발생하면, 열 디코더(4)는 다시 활성화되고, 카운터(20)의 인크리먼트된 열 어드레스에 응답하여 열 선택선(CSL2)을 구동한다.
이상과 같이, 센스 앰프 인에이블 신호(SE)에 응답하여 센스 앰프(SA)가 활성화되고 있는 동안에 2개의 열 선택선(CSL1, CSL2)이 순차 구동된다.
다음에, PSRAM(10)의 버스트 판독 동작을 설명한다.
1) 2 샷·4 비트 프리 패치에 의한 8 비트 버스트
도 1 내지 도 3 및 도 6을 참조하여, 어레이 블록(BK1 및 BK2) 중 하나(도 1에서는 BK2)가 선택되고, 행 액세스에 따라 1개의 워드선(WL)이 구동되면, 4K의 비트선 쌍(BL)에 데이터가 판독된다. 그리고, 이 4K의 비트선 쌍(BL)에 접속된 4K의 센스 앰프(SA)가 활성화되어 판독된 데이터가 증폭된다.
이 상태에서, 우선 열 선택선(CSL1)이 구동된다. 이것에 의해 비트 스위치(BSW1, BSW3, BSW5, BSW7)가 온이 되며, 비트선 쌍(BL1, BL3, BL5, BL7)으로부터 로컬 입출력선 쌍(LDQ1∼LDQ4)에 4 비트의 판독 데이터(RD)가 전송된다.
계속해서, 메인 스위치(MSW1∼MSW4)가 온이 되면, 4 비트의 판독 데이터(RD)는 로컬 입출력선 쌍(LDQ1∼LDQ4)으로부터 메인 입출력선 쌍(MDQ1∼MDQ4)에 더 전송된다. 그 때문에, 4 비트의 판독 데이터(RD)는 각각 세컨더리 센스 앰프(SSA1∼ SSA4)에 의해 증폭되고, 프리 패치/프리 로드 래치(PFPLL1∼PFPLL4)에 래치된다.
이와 같이 열 선택선(CSL1)이 구동되면, 비트선 쌍(BL1, BL3, BL5, BL7)으로부터 프리 패치/프리 로드 래치(PFPLL1∼PFPLL4)에 4 비트의 판독 데이터(RD)가 프리 패치된다. 이하, 열 선택선의 구동 또는 이것에 의한 비트 스위치의 온 동작을 「샷」이라고 한다.
계속해서 이 상태로 열 선택선(CSL2)이 구동된다. 이것에 의해 비트 스위치 (BSW2, BSW4, BSW6, BSW8)가 온이 되며, 비트선 쌍(BL2, BL4, BL6, BL8)으로부터 로컬 입출력선 쌍(LDQ1∼LDQ4)에 4 비트의 판독 데이터(RD)가 전송된다.
계속해서, 메인 스위치(MSW1∼MSW4)가 온이 되면, 4 비트의 판독 데이터(RD)는 상기와 마찬가지로 메인 입출력선 쌍(MDQ1∼MDQ4)에 전송되고, 각각 세컨더리 센스 앰프(SSA1∼SSA4)에 의해 증폭되지만, 상기와 상이하게 프리 패치/프리 로드 래치(PFPLL5∼PFPLL8)에 래치된다.
이와 같이 열 선택선(CSL2)이 구동되면, 비트선 쌍(BL2, BL4, BL6, BL8)으로부터 프리 패치/프리 로드 래치(PFPLL5∼PFPLL8)에 4 비트의 판독 데이터(RD)가 프리 패치된다.
상기한 바와 같이, 1회의 행 액세스에 대하여 2회의 샷에 의해 판독 데이터(RD)가 4 비트씩 2회 프리 패치된 결과, 8 비트의 판독 데이터(RD)가 8개의 프리 패치/프리 로드 래치(PFPLL1∼PFPLL8)에 래치된다. 8 비트의 판독 데이터(RD)는 도 7(a)에 도시하는 바와 같이, 외부 클록에 응답하여 1 비트씩 순서대로 대응하는 1개의 데이터 입출력선 I/O(1)에 출력된다. 이 경우의 버스트 길이는 8 비트이다.
또한, 도 6에 도시한 바와 같이 상기한 예에서는 센스 앰프가 활성화되고, 또한 워드선(WL)이 구동되고 있는 동안에 열 선택선(CSL1, CSL2)이 순서대로 구동되어 있지만, 열 선택선(CSL1, CSL2)이 구동될 때에 워드선(WL)이 구동되어 있지 않아도 되며, 도 8에 도시하는 바와 같이 센스 앰프만 활성화되어 있으면 좋다. 즉 워드선(WL)이 하강한 후에도 소정 시간만 센스 앰프의 활성화를 유지하며, 센스 앰프의 불활성화 전에 열 선택선(CSL1, CSL2)을 순서대로 구동하도록 하여도 좋다.
2) 2 샷· 4 비트 프리 패치·2행 액세스에 의한 16 비트 버스트
상기 1)의 동작은 1회의 행 액세스로 8 비트의 버스트 판독 데이터(RD)를 출력하고 있지만, 도 9(a)에 도시하는 바와 같이, 2회의 행 액세스로 합계 16 비트의 버스트 판독 데이터(RD)를 출력하도록 하여도 좋다.
1회째의 행 액세스에 대한 동작은 상기한 경우와 동일하며, 8 비트의 판독 데이터(RD)가 8개의 프리 패치/프리 로드 래치(PFPLL1∼PFPLL8)에 래치된다.
계속해서, 2회째의 행 액세스로 8 비트의 판독 데이터(RD)가 8개의 프리 패치/프리 로드 래치(PFPLL9∼PFPLL16)에 래치된다. 구체적으로는, 1회째의 샷으로 4 비트의 판독 데이터(RD)가 프리 패치되고, 4개의 프리 패치/프리 로드 래치(PFPLL9∼PFPLL12)에 래치된다. 그리고, 2회째의 샷으로 4 비트의 판독 데이터(RD)가 프리 패치되며, 4개의 프리 패치/프리 로드 래치(PFPLL13∼PFPLL16)에 래치된다.
이와 같이 2회의 행 액세스로 16 비트의 판독 데이터(RD)가 16개의 프리 패치/프리 로드 래치(PFPLL1∼PFPLL16)에 래치되고, 외부 클록에 응답하여 1 비트씩 순서대로 대응하는 1개의 데이터 입출력 버스 I/O(1)에 출력된다.
3) 4 샷·4 비트 프리 패치에 의한 16 비트 버스트
상기 1) 및 2)의 동작은 도 6 및 도 8에 도시한 바와 같이 2개의 열 선택선(CSL1, CSL2)을 순서대로 구동하고 있지만, 도 10 및 도 11에 도시하는 바와 같이 4개의 열 선택선(CSL1∼CSL4)을 순서대로 구동하여도 좋다. 이 경우, 도 12(a)에 도시하는 바와 같이, 1회의 행 액세스로 16 비트의 버스트 판독 데이터(RD)가 출력된다.
구체적으로는, 1회째의 샷으로 4 비트의 판독 데이터(RD1∼RD4)가 프리 패치되고, 4개의 프리 패치/프리 로드 래치(PFPLL1∼PFPLL4)에 래치된다. 2회째의 샷으로 4 비트의 판독 데이터(RD5∼RD8)가 프리 패치되고, 4개의 프리 패치/프리 로드 래치(PFPLL9∼PFPLL12)에 래치된다. 3회째의 샷으로 4 비트의 판독 데이터(RD9∼RD12)가 프리 패치되고, 4개의 프리 패치/프리 로드 래치(PFPLL9∼PFPLL12)에 래치된다. 그리고, 4회째의 샷으로 4 비트의 판독 데이터(RD13∼RD16)가 프리 패치되며, 4개의 프리 패치/프리 로드 래치(PFPLL13∼PFPLL16)에 래치된다.
이와 같이 1회의 행 액세스로 16 비트의 판독 데이터(RD1∼RD16)가 16개의 프리 패치/프리 로드 래치(PFPLL1∼PFPLL16)에 래치되고, 외부 클록에 응답하여 1 비트씩 순서대로 대응하는 1개의 데이터 입출력 버스 I/O(1)에 출력된다.
상기로부터 명백한 바와 같이, 순서대로 구동해야 하는 열 선택선의 수는 2개 이상이면 좋다. 본 예와 같이 프리 패치 길이가 4 비트인 경우에 4개의 열 선택선(CSL1∼CSL4)을 순서대로 구동하면, 버스트 길이는 16 비트가 된다. 일반적으로, 버스트 길이＝프리 패치 길이×샷 수가 된다.
4) 넌랩 버스트
상기 1) 내지 3)은 액세스하는 선두의 열 어드레스가 버스트 영역 선두의 열 어드레스에 일치하는 경우의 버스트 동작이지만, 액세스하는 선두의 열 어드레스가 프리 패치 영역의 최후의 열 어드레스에 일치하는 경우의 동작을 이하에 설명한다.
도 7(b), 도 9(b) 및 도 12(b)에 도시하는 바와 같이, 어느 쪽의 경우도 최초의 샷으로 4 비트의 판독 데이터(RD1∼RD4)가 프리 패치되고, 다음 샷으로 그 이후의 4 비트의 판독 데이터(RD5∼RD8)가 프리 패치된다.
샷은 외부 클록과 비동기로 도 4에 도시한 내부 타이밍 회로(14, 16, 18)에서 제어되기 때문에, 샷 상호간의 시간은 외부 클록 주기의 절반 정도로 할 수 있다. 따라서, 넌랩 버스트라도 갭 없이 판독 데이터(RD)를 연속적으로 출력할 수 있다. 또한, 프리 패치 영역을 넘어 연속적으로 액세스할 수도 있다.
또한, 어레이 동작 사이클 시간은 8 비트의 버스트에 걸린 시간보다도 훨씬 짧기 때문에, 행 액세스와 행 액세스 사이의 시간은 어레이 동작 사이클 시간의 2 배 이상이고, 이 사이에 리프레시를 삽입하는 시간은 충분히 있으며, PSRAM에 요구되는 내부 자동 리프레시의 기능을 만족할 수 있다.
상기에서는 판독 동작을 예로 설명하였지만, 기록 동작도 기본적으로 상기와 동일하다.
또한, 상기에서는 버스트 길이를 8 또는 16 비트로 설명하였지만, 예컨대 32 또는 64 비트라도 좋고, 요컨대, 워드선(WL)의 길이가 허용하는 한, 어떠한 버스트길이라도 좋다. 따라서, 프리 패치 길이를 길게 하지 않고, 매우 긴 버스트 길이를 실현할 수 있다. 게다가, 그와 같은 긴 버스트 동작을 갭 없이 실현할 수 있다.
이와 같이 2 샷· 4 비트 프리 패치라는 기본 동작에 의해 프리 패치 길이는 4 비트라는 짧기로 풀 페이지에 이르는 버스트 길이를 저전력으로 실현할 수 있다.
SDRAM의 풀 페이지 버스트 모드에서는 8K와 같이 다수의 센스 앰프를 활성화한 상태로 열 어드레스를 액세스함으로써 실현하고 있지만, PSRAM에서는 리프레시를 자동적으로 삽입하는 타이밍이 없어지기 때문에, 이러한 동작 모드는 허용되지 않는다.
이상과 같이 본 실시 형태에 의하면, 버스트 길이에 관계없이, 1 I/O당 프리 패치 길이는 항상 「4」이다. 버스트 길이를 8 비트로 하기 위해서는 종래는 도 13에 도시한 바와 같이 8K의 센스 앰프(SA1)를 활성화해야 했던 것에 대하여, 본 실시 형태는 도 1에 도시한 바와 같이 4K의 센스 앰프(SA)를 활성화하면 좋다. 이와 같이 활성화되는 센스 앰프의 수가 반감되기 때문에, 메모리 셀 어레이(2)에 흐르는 전류도 반감된다.
또한, 본 실시 형태는 SDRAM과 완전 동일한 동작을 4 비트의 짧은 프리 패치로 가능하게 하고, 게다가 8 비트의 버스트 길이보다도 훨씬 짧은 어레이 동작 사이클 시간으로 행 액세스를 반복하기 때문에, 리프레시를 삽입하는 시간을 충분히 취할 수 있으며, PSRAM에 필요한 내부 자동 리프레시 기능을 충족시킬 수 있다.
이상, 본 발명의 실시 형태를 설명하였지만, 전술한 실시 형태는 본 발명을 실시하기 위한 예시에 불과하다. 따라서, 본 발명은 전술한 실시 형태에 한정되지 않고, 그 취지를 일탈하지 않는 범위 내에서 전술한 실시 형태를 적절하게 변형하 여 실시하는 것이 가능하다.
본 발명에 의한 반도체 기억 장치는, 특히 통상의 액세스 동작 중에 리프레시 동작의 삽입이 가능한 DRAM(PSRAM)에 이용 가능하다.

Claims (6)

  1. 데이터 입출력 버스와;
    상기 데이터 입출력 버스와 공통으로 접속된 복수의 래치 회로와;
    복수의 비트선 쌍과, 상기 복수의 래치 회로와 상기 복수의 비트선 쌍 사이에 접속되고, 복수의 그룹으로 분할된 복수의 비트 스위치와, 상기 복수의 그룹에 대응하여 설치되며, 각각이 대응하는 그룹에 포함되는 복수의 비트 스위치에 접속된 복수의 열 선택선과, 상기 복수의 비트선 쌍에 접속된 복수의 센스 앰프를 포함하는 메모리 셀 어레이와;
    상기 센스 앰프를 활성화하는 센스 앰프 활성화 수단과;
    상기 열 선택선을 구동하는 열 디코더와;
    상기 센스 앰프의 활성화 중에 상기 열 선택선 중 2개 이상을 순서대로 구동하도록 상기 열 디코더를 제어하는 제어 수단을 포함한 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 메모리 셀 어레이는 복수의 블록으로 분할되고,
    상기 반도체 기억 장치는,
    상기 블록을 선택하는 블록 선택 수단을 더 포함하며,
    상기 센스 앰프 활성화 수단은 상기 선택된 블록 내의 센스 앰프를 선택적으 로 활성화하는 것을 특징으로 하는 반도체 기억 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 반도체 기억 장치는 외부 클록과 동기하여 동작하고,
    상기 제어 수단은 상기 외부 클록과 비동기로 상기 2개 이상의 열 선택선을 순서대로 구동하는 것을 특징으로 하는 반도체 기억 장치.
  4. 데이터 입출력 버스와, 상기 데이터 입출력 버스와 공통으로 접속된 복수의 래치 회로와, 메모리 셀 어레이를 포함한 반도체 기억 장치의 버스트 동작 방법으로서,
    상기 메모리 셀 어레이는 복수의 비트선 쌍과, 상기 복수의 래치 회로와 상기 복수의 비트선 쌍 사이에 접속되고, 복수의 그룹으로 분할된 복수의 비트 스위치와, 상기 복수의 그룹에 대응하여 설치되며, 각각이 대응하는 그룹에 포함되는 복수의 비트 스위치에 접속된 복수의 열 선택선과, 상기 복수의 비트선 쌍에 접속된 복수의 센스 앰프를 포함하고,
    상기 버스트 동작 방법은,
    상기 센스 앰프를 활성화하는 센스 앰프 활성화 단계와,
    상기 센스 앰프의 활성화 중에 상기 열 선택선 중 2개 이상을 순서대로 구동하는 열 선택선 구동 단계를 포함한 것을 특징으로 하는 반도체 기억 장치의 버스트 동작 방법.
  5. 제4항에 있어서,
    상기 메모리 셀 어레이는 복수의 블록으로 분할되고,
    상기 버스트 동작 방법은,
    상기 블록을 선택하는 단계를 더 포함하며,
    상기 센스 앰프 활성화 단계는 상기 선택된 블록 내의 센스 앰프를 선택적으로 활성화하는 것을 특징으로 하는 반도체 기억 장치의 버스트 동작 방법.
  6. 제4항 또는 제5항에 있어서,
    상기 반도체 기억 장치는 외부 클록과 동기하여 동작하고,
    상기 열 선택선 구동 단계는 상기 외부 클록과 비동기로 상기 2개 이상의 열 선택선을 순서대로 구동하는 것을 특징으로 하는 반도체 기억 장치의 버스트 동작 방법.
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