JP3247639B2 - 半導体メモリ、半導体メモリのデータ読み出し方法及び書き込み方法 - Google Patents

半導体メモリ、半導体メモリのデータ読み出し方法及び書き込み方法

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JP3247639B2
JP3247639B2 JP21275897A JP21275897A JP3247639B2 JP 3247639 B2 JP3247639 B2 JP 3247639B2 JP 21275897 A JP21275897 A JP 21275897A JP 21275897 A JP21275897 A JP 21275897A JP 3247639 B2 JP3247639 B2 JP 3247639B2
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Description

【発明の詳細な説明】
【０００１】
【発明の属する利用分野】本発明は、半導体メモリに係
り、特に、１メモリサイクル中で複数のデータ転送を行
う半導体メモリのデータ読み出し方法及び書き込み方法
に関する。
【０００２】
【従来の技術】ＤＲＡＭ(Dynamic Random Access Memor
y)等の半導体メモリでは、データ転送レートの向上が大
きな課題となっている。そのため、従来、メモリのサイ
クルタイムの短縮やデータ幅を大きくするといった方法
が採用されている。
【０００３】ランダムアクセス性を多少犠牲にしてサイ
クルタイムを短縮する方法としてページモードがある。
ページモードは、ある行アドレスにより一本のワード線
を指定した状態で、複数のビット線を順次選択していく
モードである。ワード線を固定することで、時間のかか
る行方向のアクセスを省略できるため、サイクルタイム
を短縮することが可能となる。しかしながら、このペー
ジモードにおいても、メモリサイクルに必要な一連の動
作、すなわち、列アドレスの取り込み、デコード、ビッ
ト線選択、及びデータ系回路の駆動を１データアクセス
ごとに行う必要があるため、サイクルタイムの短縮に
は、自ずと限界がある。また、メモリサイクルを短くし
てデータ転送レートを上げようとすれば、単位時間当た
りのサイクル数に比例して電力消費が増える。
【０００４】メモリサイクル自身を短縮することなく実
効的なサイクルタイムを小さくする方法として、メモリ
動作のパイプライン化という手法がある。しかしなが
ら、パイプライン化した場合には、パイプラインの同期
をとるために高速のクロックが必要になること、同時に
動作している制御回路が多くなるため消費電力が増える
こと、さらには制御が複雑になること等の欠点がある。
ＳＲＡＭでは、最近、主として二次キャッシュ用に、全
体の動作をパイプライン化したものがある。ＤＲＡＭで
全体をパイプライン化するのはＳＲＡＭほど容易ではな
いが、データ系を含むＣＡＳ系の回路をパイプライン化
した例として、シンクロナスＤＲＡＭがある。これらの
パイプライン化されたメモリにおいて、各メモリサイク
ルは、アドレスの入力または発生、アドレスのデコー
ド、その結果による記憶場所の選択、またはデータ系回
路の一連の動作を含む完全なサイクルである。パイプラ
イン動作は、メモリサイクル中の動作を複数のステージ
に分割すると共に、異なる動作ステージ中にある、複数
サイクルを同時に実行することにより、見かけ上のサイ
クルタイムを短縮するものである。
【０００５】別の方法としては、ニブルモードを備えた
ＤＲＡＭのように複数アドレス（例えば、４アドレス）
分のデータをプリフェッチする方法がある。この場合に
は、プリフェッチするアドレスの数に相当したデータラ
ッチが必要となる。これらのメモリでは、連続アクセス
の２回目以降のメモリサイクルに対して、アドレスを内
部で自動発生することも考えられる。自動発生されるア
ドレスは、所定のアドレスビットの数に依存したアドレ
ス範囲内（例えば、アドレスの下位ビットの２、３ビッ
ト）に限られている。このため、この範囲を越えたアド
レス、つまり、上位アドレスビットを変える必要がある
ようなアドレスにアクセスすることはできない。従っ
て、アドレス内部自動発生によって任意の連続アドレス
にアクセスすることはできない。
【０００６】さらに、データ幅を大きくする方法があ
る。しかしながら、端子数が多くなるため、端子数やデ
ータ系回路の増加によるチップ面積の増大、または同時
にスイッチングする端子が増えることでノイズが回路動
作に与える影響が問題となる。
【０００７】
【発明が解決しようとする課題】上述したいずれの方法
も、１メモリサイクル中においては、一回のデータ転送
しか行わないことが前提となっている。そして、このよ
うな制限の下、データ転送の高速化の限界、またはアド
レス範囲の制限が問題として顕在化しつつある。特にグ
ラフィクスディスプレイの分野においては、データ転送
レートの向上が望まれている。グラフィックスディスプ
レイにおけるデータ転送では、ワード境界、またはダブ
ルワード境界をまたぐデータ転送が頻繁に起こるため、
アドレスの下位ビットでアドレス範囲が制限されている
と、このようなデータ転送に有効に対応することができ
ない。
【０００８】そこで、本発明の目的は、メモリのデータ
転送レートの向上を図ることである。
【０００９】また、本発明の別の目的は、サイクルタイ
ムをのばすことなく、１メモリサイクルに複数回のデー
タ転送を行うことを可能にすることである。
【００１０】さらに、本発明の別の目的は、サイクルタ
イムをのばすことなく、ワード境界、ダブルワード境界
等を越える複数の連続したアドレスにわたって、１メモ
リサイクル中に複数回のデータ転送を行うことを可能に
することである。
【００１１】
【課題を解決するための手段】上記課題を解決するため
に、第１の発明は、複数のワード線と、所定の数のグル
ープに分割された複数のビット線と、ワード線とビット
線との交点にそれぞれが配置された複数のメモリセルと
を有し、ビット線は、ビット線を指定する列アドレスを
グループの数で割った時の剰余に基づいてグループ化さ
れたメモリアレイと、行アドレス信号に応じて、ワード
線を選択するためのワード線選択手段と、列アドレス信
号と、グループに対するアクセスの順序を示したアクセ
ス順序信号とに応じて、グループごとに、ビット線を選
択するためのビット線選択手段と、それぞれがグループ
ごとに設けられた、データをラッチするための複数のラ
ッチ手段とを有する。そして、このビット線選択手段
は、アクセス順序信号が昇順を示している場合、列アド
レス信号を基準として昇順方向に連続する、グループの
数に対応した複数の列アドレスを生成し、アクセス順序
信号が降順を示している場合、列アドレス信号を基準と
して降順方向に連続する、グループ数に対応した複数の
列アドレスを生成し、かつ、当該生成された複数の列ア
ドレスが指定する複数のビット線を、それぞれの前記ビ
ット線が属するグループに対応した前記ラッチ手段に接
続する機能を有する半導体メモリを提供する。
【００１２】ここで、ビット線選択手段は、列アドレス
デコード回路と、ビットスイッチ回路とを有していても
よい。また、ビット線に接続されたビット線プリチャー
ジ手段と、ビット線に接続されたセンスアンプ手段とを
さらに設けてもよい。第１の発明は、特にＤＲＡＭに適
用することが有効である。
【００１３】また、複数のラッチ手段に接続され、ラッ
チ手段と入出力端子とを選択的に接続するマルチプレク
サ手段をさらに設けてもよい。このマルチプレクサ手段
は、少なくとも列アドレス信号に応じて決定される順序
で、それぞれのラッチ手段を入出力端子に順次接続す
る。また、グループの数が３以上の場合、マルチプレク
サ手段は、列アドレス信号及びアクセス順序信号に応じ
て決定される順序で、それぞれのラッチ手段を入出力端
子に順次接続するようにしてもよい。
【００１４】それぞれのラッチ手段は、ビット線上のデ
ータをラッチするリードラッチ回路と、入出力端子に供
給されたデータをラッチするライトラッチ回路とを有し
ていてもよい。
【００１５】第２の発明は、複数のワード線と、所定の
数のグループに分割された複数のビット線と、ワード線
とビット線との交点にそれぞれが配置された複数のメモ
リセルとを含み、ビット線がビット線を指定する列アド
レスをグループの数で割った時の剰余に基づいてグルー
プ化されているメモリアレイを有し、行アドレス信号、
列アドレス信号、及びグループに対するアクセスの順序
を示したアクセス順序信号に応じて、それぞれのグルー
プに属するメモリセル中に記憶された複数のデータを読
み出す半導体メモリのデータ読み出し方法において、行
アドレス信号に応じて、ワード線を選択するステップ
と、アクセス順序信号が昇順を示している場合、列アド
レス信号を基準として昇順方向に連続する、グループの
数に対応した複数の列アドレスを生成すると共に、アク
セス順序信号が降順を示している場合、列アドレス信号
を基準として降順方向に連続する、グループ数に対応し
た複数の列アドレスを生成するステップと、当該生成さ
れた複数の列アドレスが指定する複数のビット線上のそ
れぞれのデータをラッチするステップと、少なくとも列
アドレス信号に基づいて決定される順序にしたがって、
それぞれのラッチされたデータを外部に出力するステッ
プとを有する半導体メモリのデータ読み出し方法を提供
する。
【００１６】第２の発明におけるすべてのステップは、
１メモリサイクル中で行われることが好ましい。
【００１７】また、上記データを出力するステップにお
ける出力の順序を、列アドレス信号及びアクセス順序信
号に基づいて決定してもよい。
【００１８】第３の発明は、複数のワード線と、所定の
数のグループに分割された複数のビット線と、ワード線
とビット線との交点にそれぞれが配置された複数のメモ
リセルとを含み、ビット線がビット線を指定する列アド
レスをグループの数で割った時の剰余に基づいてグルー
プ化されているメモリアレイを有し、行アドレス信号、
列アドレス信号、及びグループに対するアクセスの順序
を示したアクセス順序信号に応じて、複数のデータを、
それぞれのグループに属するメモリセル中に記憶する半
導体メモリのデータ書き込み方法において、少なくとも
列アドレス信号に基づいて決定される順序にしたがっ
て、外部から与えられた複数のデータをラッチするステ
ップと、アクセス順序信号が昇順を示している場合、列
アドレス信号を基準として昇順方向に連続する、グルー
プの数に対応した複数の列アドレスを生成すると共に、
アクセス順序信号が降順を示している場合、列アドレス
信号を基準として降順方向に連続する、グループ数に対
応した複数の列アドレスを生成するステップと、当該生
成された複数の列アドレスが指定する複数のビット線の
それぞれに、ラッチされたデータを転送するステップ
と、行アドレス信号及び複数の列アドレスにより指定さ
れる複数のメモリセルのそれぞれに、データを記憶させ
るステップとを有する半導体メモリのデータ書き込み方
法を提供する。
【００１９】第３の発明におけるすべてのステップは、
１メモリサイクル中で行われることが好ましい。
【００２０】また、上記データをラッチするステップに
おけるラッチの順序を、列アドレス信号及びアクセス順
序信号に基づいて決定してもよい。。
【００２１】
【発明の実施の形態】
（第１の実施例）図１は、第１の実施例における半導体
メモリの回路ブロック図である。メモリアレイ１は、行
アドレスにより指定されるワード線と、列アドレスによ
り指定されるビット線と、ワード線とビット線との交点
にそれぞれが配置された多数のメモリセルとで構成され
ている。ビット線は予め定められた数のグループに分割
されている。図１は、ビット線が３つのグループに分割
されたケースを示している。
【００２２】ビット線は、それが対応する列アドレス
を、分割するグループの数、すなわち３で割った時の剰
余（剰余０、１、２）に基づいて、３つのグループに分
類されている。例えば、列アドレスが０の時は、図中の
一番左のビット線BL0を指定し、列アドレスが１増加す
るにつれて右に隣接するビット線を順次指定する場合を
考える。この場合、３の剰余に従って、ビット線は以下
のように分類される。 剰余０：｛BL0、BL3、BL6、・・・｝ （第１のグループ） 剰余１：｛BL1、BL4、BL7、・・・｝ （第２のグループ） 剰余２：｛BL2、BL5、BL8、・・・｝ （第３のグループ） ここで、連続する任意の３本のビット線（例えばBL2、B
L3、BL4）は必ず異なるグループに属する点に留意され
たい。
【００２３】ワード線選択部２は、外部から与えられた
行アドレス信号に応じて、それが指定する一本のワード
線を選択する。ビット線選択部３は、複数のビット線を
選択するためのものであり、列アドレスデコード部４
と、ビットスイッチ部５で構成されている。このビット
線選択部３は、外部から与えられた列アドレス信号及び
同じく外部から与えられたアクセス順序信号に応じて、
３本のビット線を同時に選択できる機能を有する点に特
徴がある。
【００２４】まず、列アドレスデコード部４に列アドレ
ス信号とアクセス順序信号が与えられる。列アドレス信
号は、特定の一本のビット線を指定するための複数ビッ
トからなる信号であり、アクセス順序信号は、それぞれ
のグループに対するアクセスの順序（例えば、降順をビ
ット０、昇順をビット１）を示した１ビットの信号であ
る。
【００２５】列アドレスデコード部４は、これらの信号
に基づき、グループ数に相当する３つの連続した列アド
レスを生成する。列アドレス信号により、ある１つのビ
ット線BLiが指定された場合を考える。アクセス順序信
号が降順を示している場合（ビット０）、列アドレスデ
コード部４は、ビット線BLiを基準に、降順方向に連続
した３本のビット線（BLi、BLi-1、BLi-2）を指定する
３つの列アドレスを生成する。また、アクセス順序信号
が昇順を示している場合（ビット１）、それは、ビット
線BLiを基準に、昇順方向に連続した３本のビット線（B
Li、BLi+1、BLi +2）を指定する３つの列アドレスを生成
する。もし、BLiが第１のグループに属するならば、３
本のビット線は、表１に示すようなグループに属するこ
とになる。
【表１】 列アト゛レス信号による指定 アクセス順序信号 ３本のBL グループ −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− BLi 降順（ヒ゛ット0） BLi １ ｜ BLi-1 ３ ｜ BLi-2 ２ ↓ −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− BLi 昇順（ヒ゛ット1） BLi １ ｜ BLi+1 ２ ｜ BLi+2 ３ ↓
【００２６】このように、アクセス順序信号は、１つの
列アドレス信号から３つの連続した列アドレスを生成す
る際に、列アドレス信号に１づつ加算または減算するか
をユーザーが指定するものである。上述したように、こ
れらのビット線は、必ず異なるグループに分類されてい
るため、アクセス順序信号は、結局、グループに対する
アクセスの順序（昇順または降順）を示していることに
なる。
【００２７】ビットスイッチ部５は、列アドレスデコー
ド部４により生成された３つの列アドレスが指定する３
本のビット線を同時に選択する。３本のビット線はそれ
ぞれ異なるグループに属しているため、各グループごと
に１本のビット線が選択されることになる。
【００２８】第１のグループ用に第１のラッチ部６ａ
が、第２のグループ用に第２のラッチ部６ｂが、そして
第３のグループ用に第３のラッチ部６ｃが、それぞれ設
けられている。各グループに対応して設けられたラッチ
部６ａ、６ｂ、６ｃは、データをラッチするための回路
である。ビットスイッチ部５は、各グループごとに１本
のビット線を、それに対応したラッチ部に接続する。デ
ータの読み出し時においては、各グループごとに選択さ
れた１本のビット線上のデータを、対応する各ラッチ部
がラッチする。一方、データの書き込み時においては、
予め各ラッチ部にラッチされたデータを、各グループご
とに選択された１本のビット線に転送する。
【００２９】データ入出力部７は、列アドレス信号及び
アクセス順序信号に応じて決定される、各グループへの
アクセス順序にしたがい、所定のタイミングで、入出力
端子とラッチ部６ａ、６ｂ、６ｃとを順次接続する。上
述の表１で説明すると、アクセス順序信号が降順の場合
には、グループ（１→３→２）の順となっているので、
入出力端子は、第１のラッチ部６ａ、第３のラッチ部６
ｃ、第２のラッチ部６ｂの順に接続される。一方、アク
セス順序信号が昇順の場合には、グループ（１→２→
３）の順となっているので、入出力端子は、第１のラッ
チ部６ａ、第２のラッチ部６ｂ、第３のラッチ部６ｃの
順に接続される。
【００３０】第１の実施例におけるデータの読み出し
は、次のような手順で行われる。まず、外部から与えら
れた、行アドレス信号、列アドレス信号、及びアクセス
順序信号に応じて、１本のワード線及び３本のビット線
が同時に選択される。これにより、３つのメモリセル中
に記憶されたデータは、ビットスイッチ部５を介して、
対応するラッチ部６ａ、６ｂ、６ｃ中に同時にラッチさ
れる。その後、データ入出力部７は、列アドレス信号及
びアクセス順序信号とに基づいて決定される順序（表１
の右側の矢印の順序）にしたがって、それぞれのラッチ
されたデータを順次、入出力端子に出力する。
【００３１】なお、データを出力する順序は、少なくと
も列アドレス信号を参照することが条件となる。グルー
プ数が２の場合、列アドレス信号により一方のグループ
が決まれば、他方は自ずと決定されるため、アクセス順
序信号を参照する必要はない。ところが、グループ数が
３以上の場合には、列アドレス信号により開始グループ
が決定できても、それ以降の順序はアクセス順序信号を
参照しなければ決定できないからである。このことは、
データの書き込みにおいても同様である。
【００３２】第１の実施例におけるデータの書き込み
は、読み出しの手順と逆の手順で行われる。まず、列ア
ドレス信号及びアクセス順序信号とに基づいた順序にし
たがい、データ入出力部７は、入出力端子に順次与えら
れた３つのデータを、それぞれのラッチ部６ａ、６ｂ、
６ｃに順次ラッチする。次に、列アドレス信号及びアク
セス順序信号に応じて指定された３本のビット線に、ラ
ッチされたデータが同時に転送される。これにより、行
アドレス信号により指定されたワード線と３本のビット
線との交点に配置された各メモリセル中に各データが記
憶される。
【００３３】上記半導体メモリの構成において、１メモ
リサイクル中で、行アドレス信号、列アドレス信号、及
びアクセス順序信号を与えることで記憶されている３つ
のデータをラッチし、それらを同一サイクル内で所定の
順次で出力すれば、３つのデータを１メモリサイクル中
で読み出すことできる。同様に、１メモリサイクル中
で、行アドレス信号、列アドレス信号、及びアクセス順
序信号を与えて、そのサイクル内で、３つのデータを順
次ラッチし、３つのメモリセル中に記憶させることが可
能となる。従って、データ転送レートの向上を図ること
ができる。
【００３４】なお、メモリサイクルとは、外部からアド
レスを入力するか、内部的にアドレスを自己発生するこ
とによる動作の開始から、そのアドレスが指定するデー
タへのアクセス（読み出し、書き込み、或いはその両
方）を経て、次のアドレスを受付けられる状態にするま
での一連のオペレーションをいう。これは、当業者にと
って周知な用語であり、ＤＲＡＭにおいては、行アドレ
スを指定して行う通常の動作サイクルは勿論、ページモ
ード中の各動作サイクル、およびリードモディファイラ
イト等での動作サイクルも含まれる。
【００３５】（第２の実施例）図２は、第２の実施例に
おけるＤＲＡＭの回路ブロック図である。このＤＲＡＭ
では、１メモリサイクルの中で、ワード境界に無関係な
任意の連続な列アドレスに対して、２回データをアクセ
ス（リード動作またはライト動作）を行い得る。以下、
このＤＲＡＭの回路構成をデータの読み出しとの関係で
説明する。ここで、ワード境界とは、アドレスを構成す
るビットのうちの上位ビットで決まるアドレス範囲の境
界である。
【００３６】メモリアレイ１１中には、多数のメモリセ
ルが行列状に配置されており、それらの行方向はワード
線に、また列方向はビット線にそれぞれ接続されてい
る。１つのメモリセルは、１つのトランジスタ及び１つ
のキャパシタで構成されている。行アドレスデコーダ１
２は、入力された行アドレス信号ＸADDにより、１本の
ワード線を選択する。ワード線ドライバ１３は、行アド
レスデコーダ２により選択されたワード線だけを所定の
電位にする。
【００３７】ビット線にはビット線プリチャージ回路１
４及びセンスアンプ回路１５が接続されている。ビット
線プリチャージ回路１４は、与えられたビット線プリチ
ャージ信号BLPに応じたタイミングで、ビット線を所定
の電位にプリチャージする。センスアンプ回路１５は、
ビット線上の電位を増幅する。
【００３８】本実施例において、ビット線は２つのグル
ープにグループ化されている。すなわち、対応する列ア
ドレスを、２で割った時の剰余（剰余０、１、２）に基
づいて、偶数グループと奇数グループとに分類されてい
る。そして、偶数列アドレス用と奇数列列アドレス用の
２つの入出力系回路を有している。
【００３９】列アドレスデコーダ１６は、ある１本のビ
ット線を指定する列アドレス信号ＹADDと、１ビットの
アクセス順序信号INCとに基づいて、連続した２つの列
アドレスを生成する。図３及び図４は、それぞれ、列ア
ドレスデコーダ１６の前段部及び後段部の概略的な回路
図である。
【００４０】図３に示す列アドレスデコーダ１６の前段
部には、５ビット（ｙ0〜ｙ4）の列アドレス信号ＹADD
と、アクセス順序信号INC（INCNはINCの反転信号）が入
力される。ここで、ユーザによって入力されるアクセス
順序信号INCがビット１である場合、アクセスが昇順、
つまり、列アドレス信号に１加算することを示す。アク
セス順序信号INCがビット０の場合は、アクセスが降順
であることを示す。この前段部のデコーダから出力され
る出力信号CARRYは、入力アドレスにより規定されるブ
ロックに隣接する上位のブロックからビットラインを選
択する信号である。また、出力信号BORROWは、入力アド
レスにより規定されるブロックに隣接する下位のブロッ
クからビットラインを選択する信号である。
【００４１】図４に示す列アドレスデコーダ１６の後段
部は、上記前段部の出力に接続されている。この列アド
レスデコーダにより、ワード境界をまたぐ任意の連続し
た２つの列アドレスを生成することができる。なお、当
業者であればこの図をもって、その動作を容易に把握す
ることができるものではあるが、この列アドレスデコー
ダの動作の詳細は、日本国特許出願番号：特願平８−１
８９３０（当社整理番号：ＪＡ９９５０８７）に記載さ
れているので必要ならば参照されたい。ここで、信号CA
RRYNは信号CARRYNの反転信号であり、信号BORROWNは信
号BORROWの反転信号である。
【００４２】ビットスイッチ回路１７には、センスアン
プ回路１５を介して多数のビット線が接続されている。
列アドレスデコーダ１６により生成された２つの列アド
レスにしたがって、偶数グループ及び奇数グループのそ
れぞれから、１本のビット線が同時に選択される。選択
された偶数グループのビット線上のデータは、偶数ロー
カルデータ線１８ａを介して、偶数グループ用のデータ
ラッチ回路１９ａ中にラッチされる。同様に、選択され
た奇数グループのビット線上のデータは、奇数ローカル
データ線１８ｂを介して、奇数グループ用のデータラッ
チ回路１９ｂ中にラッチされる。
【００４３】図５は、偶数グループ用のデータラッチ回
路１９ａの回路図である。奇数グループ用のデータラッ
チ回路１９ｂも同様の構成を有している（図中の記号ａ
を全てｂに変える）。偶数ローカルデータ線１８ａは、
リードデータアンプ２１ａとライトドライバ２２ａに接
続されている。リード時は、リードデータアンプ２１ａ
により、偶数ローカルデータ線１８ａ上のデータが、リ
ードデータラッチ２３ａに転送されラッチされる。リー
ドデータラッチ２３ａは、所定のタイミングで、ラッチ
したデータを、リードデータRDATA0として出力する。同
様の動作により、奇数グループ用のデータラッチ回路１
９ｂからは、リードデータRDATA1が出力される。それぞ
れのラッチ回路１９ａ、１９ｂから出力されるリードデ
ータRDATA0、RDATA1は、データマルチプレクサ回路２０
に転送される。
【００４４】ライト時において、データマルチプレクサ
回路２０から供給されるライトデータWDATA0及びライト
マスクデータWMASK0は、一旦、ライトデータラッチ２４
ａ及びライトマスクデータラッチ２５ａにそれぞれラッ
チされる。そして、ライトドライバ２２ａにより、所定
のタイミングで、偶数ローカルデータ線１８ａに書き込
みデータとして転送される。同様の動作により、奇数グ
ループ用のデータラッチ回路１９ｂでは、ライトデータ
WDATA1とライトマスクデータWMASK1に基づき、書き込み
データが、奇数ローカルデータ線１８ｂに転送される。
【００４５】データストローブ回路２１は、データラッ
チ回路１９ａ、１９ｂ及びデータマルチプレクサ回路２
０を制御する信号を生成する。それぞれの回路を制御す
るために、リード信号READ、ライト信号WRITE、データ
クロックDCLK、ストローブ信号DSN、列アドレスが偶数
であるか奇数であるかを示すグループ選択信号EVENが用
いられる。データマルチプレクサ回路２０には、データ
入力線Ｄin、ライトマスクデータ線WMD、データアウト
線Ｄoutが接続されている。
【００４６】図６は、データマルチプレクサ回路２０の
回路図である。
【００４７】図７は、データストローブ回路２１の回路
図である。リード信号READ／ライト信号WRITE、グルー
プ選択信号EVEN、及びデータクロックDCLKに応じて、１
回目のデータストローブ信号（リード時には一方のリー
ドデータストローブ信号<RSTRB0またはRSTRB1>、ライト
時には一方のライトデータストローブ信号<WSTRB0また
たWSTRB1>）を生成する。その後、ストローブ信号DSNに
より２回目のデータストローブ信号（リード時には他方
のリードデータストローブ信号<RSTRB1またはRSTRB0>、
ライト時には他方のライトデータストローブ信号<WSTRB
1またはWSTRB0>）を生成する。例えば、ライト時におい
て、偶数グループ、奇数グループの順でデータを書き込
む場合、まず、偶数ライトデータストローブ信号WSTRB0
が生成され、所定の期間経過後、奇数ライトデータスト
ローブ信号WSTRB1が生成される。
【００４８】データマルチプレクサ回路２０は、１回目
の出力データ（例えば偶数側リードデータRDATA0の場
合）をデータストローブ信号によって、一方のリードデ
ータをデータ出力線Ｄoutに出力する。その後、ストロ
ーブ信号DSN信号が入力され、２回目のデータ読み出し
が要求されると、データストローブ回路２１は２回目の
データストローブ信号を出力する。データマルチプレク
サ回路２０はその信号にしたがって、２回目の出力デー
タとして、奇数側リードデータRDATA1をデータ出力線Ｄ
outに出力する。データの出力時点で、２つのリードデ
ータRDATA0、RDATA1は、リードデータラッチ２３ａ、２
３ｂに既にラッチされるため、ビットスイッチ回路１７
は、１回のデータ転送しか行わない通常のＤＲＡＭと同
様のタイミングでオフにできる。そのため、２回のデー
タ読み出しのためにサイクルタイムが伸びることはな
い。
【００４９】図８は、開始アドレスが奇数の場合のデー
タストローブ回路２１のタイミングチャートである。１
回目のデータ転送をデータクロックDCLKに同期させてい
るが、１回目のデータ転送にもストローブ信号DSNを使
うことも、当然可能である。
【００５０】データクロックDCLKは、外部から与えられ
るチップイネーブル信号CEN（図示せず）に基づいて生
成される。また、ストローブ信号DSNは、データの転送
を指示する外部信号からつくられる。開始アドレスの偶
数または奇数を示すグループ選択信号EVENは、メモリサ
イクルのはじめに取り込まれた外部からの列アドレス信
号ＹADDの最下位ビットに基づいて生成される。なお、
グループ選択信号EVENは、グループ数が２の場合には、
開始アドレスにより偶数または奇数のどちらか一方が決
まれば、アクセスの順序は自ずと決定されるため、アク
セス順序信号INCを参照する必要はない。
【００５１】ライト時は、メモリサイクルの始まる前
に、例えば、前のメモリサイクルにおいて、予めライト
マスクデータラッチ２５ａ、２５ｂにビット１をラッチ
しておく。ライトマスク信号がビット１の時、又はライ
ト信号がビット０の時には、ライトドライバは動作しな
い。メモリサイクルが始まると、リード時と同様に、入
力された列アドレス信号ＹADDとアクセス順序信号INCに
より、ビットスイッチ回路１７を偶数、奇数のそれぞれ
を同時にオンにする。
【００５２】このとき、１回目のライトデータ（例えば
偶数側ライトデータWDATA0の場合）と、ライトマスクデ
ータWMASK0は、データマルチプレクサ回路２０を介し
て、既にライトデータラッチ２４ａ、２４ｂ及びライト
マスクデータラッチ２５ａ、２５ｂにラッチされてい
る。ストローブ信号DSNが入力されるまで２回目のライ
トデータWDATA1とライトマスクデータWMASK1はラッチさ
れていない。予めライトマスクデータラッチ２５ａ、２
５ｂにはビット１がセットされているため、２回目のラ
イト用のライトドライバは動作しない。従って、誤って
ライトが行なわれることはない。
【００５３】なお、偶数側及び奇数側のライトマスクデ
ータWMASK0、WMASK1に関するものは、ライトパービット
機能や、バイトライト機能を持つメモリでは、データビ
ット毎、または、データバイト毎の信号であるが、その
ような機能を持たないメモリでは全データビットに対し
て一組の制御信号となる。
【００５４】ライト時におけるビットスイッチ回路１７
の動作は、リード時とは異なる場合がある。これは、ビ
ットスイッチ回路１７は、２回目のライトが終了するタ
イミングまでオンしている必要があるためである。２回
目の書き込み要求、つまりストローブ信号DSNの入力
が、リード時のビットスイッチ回路１７をオフにする時
間よりも早い場合、１回データ転送を行う通常のメモリ
と同様のタイミングでビットスイッチをオフにできる。
そのため、２回のデータ書き込みのためにサイクルタイ
ムが伸びることはない。２回目の書き込み要求がサイク
ルが開始してからある時間すぎると、その分、ビットス
イッチのオンの期間が伸びそれに応じてサイクルタイム
が伸びる。
【００５５】メモリ内部の各回路のリセット（ＤＲＡＭ
においては、リストア、プリチャージ等）は、そのほと
んどがビットスイッチがオフになるのを待つ必要があ
り、ビットスイッチのオフは２回目の書き込み要求を待
つ必要があるため、２回目の書き込み要求が来るのか来
ないのかメモリ装置に知らせる手段が必要である。しか
し、通常のＤＲＡＭでは、反転ＲＡＳ信号の立上りエッ
ジがリストアプリチャージの開始信号になっているの
で、これをその目的に使うことができ、特に新たな信号
を必要としない。自己プリチャージ形のメモリでは、プ
リチャージ開始をどの程度待つべきか知らせる必要があ
るが、これも信号線数を増やす事なく対応できる。
【００５６】図９は、第２の実施例におけるＤＲＡＭの
タイミングチャートである。同図が示すように、本実施
例によれば、１メモリサイクルで２つのデータにアクセ
スすることが可能となる。
【００５７】このように、本実施例では、偶数グループ
及び奇数グループ用にデータ系を２系統備え、列アドレ
スデコーダ１６を工夫して、これらを適切に制御してい
る。これにより、ワード境界を跨ぐ連続アドレスにアク
セスできるような柔軟な構成が回路を大幅に増やすこと
なく可能となる。従来のニブルモードを備えたＤＲＡＭ
では、ワード境界を越えることができなかったが、上記
の構成では、偶奇のどちらが先頭アドレスとなっても連
続したアドレスに柔軟にアクセス出来るようになる。
【００５８】なお、自己プリチャージ機能を有する単一
クロックＤＲＡＭで、メモリサイクルを起動する基本ク
ロック信号（例えばチップイネーブル信号CEN）とは別
に、外部とのデータのやり取り、即ち転送を制御する信
号DSN を受け取り、これらの信号によって、１メモリサ
イクル中に任意の連続したアドレス（ワード境界をも跨
がりうる任意の連続したアドレス）に対する２回のデー
タのやり取りを、サイクルタイムに影響を及ぼすことな
く行うことが可能となる。
【００５９】さらに、２アドレス以上に連続アクセスが
必要な場合には、パイプライン動作を導入することによ
って高速連続アクセスを可能とすることもできる。回路
の増加分はデータ系の２重にした部分とその制御回路、
カラムアドレデコーダの変更分、およびデータストロー
ブの制御回路である。このうち、カラムアドレスデコー
ダは従来型の単一アドレス選択の場合と比べて殆ど消費
電力の増加はなく、その他の回路の増加分も必要最小限
に抑えられているので、電力消費の増加もパイプライン
動作のシンクロナスＤＲＡＭやスタティックカラムモー
ドのＤＲＡＭより小さい。即ち、１サイクルで２サイク
ル分のデータ転送を行っているので、異なるサイクルの
異なる動作ステージを同時に実行しているパイプライン
動作の高速転送メモリに比較して、少な電力で同じ効果
がえられる。
【００６０】なお、第２の実施例では、単一クロックＤ
ＲＡＭで説明したが、従来型の反転ＲＡＳ信号及び反転
ＣＡＳ信号によって制御されるＤＲＡＭにも、上記の手
法は応用できる。この場合、ひとつのＣＡＳサイクルの
中で２回データをやり取りするためには、外部信号とし
てはデータ転送を指示する信号を付け加えるだけでよ
い。また、ＳＲＡＭやＲＯＭにも本発明の手法を応用で
きる。
【００６１】
【効果】このように本発明によれば、メモリを上記の構
成することにより、サイクルタイムを伸ばすことなく、
１メモリサイクルに複数回のデータ転送を行うことがで
きるようになる。これにより、データ転送レートを向上
させることができる。さらに、サイクルタイムをのばす
ことなく、ワード境界、ダブルワード境界等を越える複
数の連続したアドレスにわたって、１メモリサイクル中
に複数回のデータ転送を行うことが可能となる。
【図面の簡単な説明】
【図１】第１の実施例における半導体メモリの回路ブロ
ック図である。
【図２】第２の実施例におけるＤＲＡＭの回路ブロック
図である。
【図３】列アドレスデコーダの前段部の概略的な回路図
である。
【図４】列アドレスデコーダの後段部の概略的な回路図
である。
【図５】偶数グループ用のデータラッチ回路の回路図で
ある。
【図６】データマルチプレクサ回路の概略図である。
【図７】データストローブ回路の回路図である。
【図８】データストローブ回路のタイミングチャートで
ある。
【図９】第２の実施例におけるＤＲＡＭのタイミングチ
ャートである。
【符号の簡単な説明】
１・・・メモリ・アレイ、 ２・・・ワード線選択部、 ３・・・ビット線選択部、 ４・・・列アドレス・デコード部、 ５・・・ビット・スイッチ部、 ６ａ、６ｂ、６ｃ・・・ラッチ部、 ７・・・データ入出力部、
フロントページの続き (72)発明者 宮武 久忠 滋賀県野洲郡野洲町大字市三宅800番地 日本アイ・ビー・エム株式会社 野洲 事業所内 (72)発明者 森 陽太郎 滋賀県野洲郡野洲町大字市三宅800番地 日本アイ・ビー・エム株式会社 野洲 事業所内 (72)発明者 山崎 記稔 神奈川県大和市下鶴間1623番地14 日本 アイ・ビー・エム株式会社 大和事業所 内 (56)参考文献 特開 平３−86991（ＪＰ，Ａ) 特開 平４−184791（ＪＰ，Ａ) 特開 平６−302186（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/40 - 11/419

Claims (14)

    (57)【特許請求の範囲】
  1. 【請求項１】複数のワード線と、所定の数のグループに
    分割された複数のビット線と、前記ワード線と前記ビッ
    ト線との交点にそれぞれが配置された複数のメモリセル
    とを有し、前記ビット線は、前記ビット線を指定する列
    アドレスを前記グループの数で割った時の剰余に基づい
    てグループ化されたメモリアレイと、 行アドレス信号に応じて、前記ワード線を選択するため
    のワード線選択手段と、 列アドレス信号と、前記グループに対するアクセスの順
    序を示したアクセス順序信号とに応じて、前記グループ
    ごとに、前記ビット線を選択するためのビット線選択手
    段と、 それぞれが前記グループごとに設けられた、データをラ
    ッチするための複数のラッチ手段とを有し、 前記ビット線選択手段は、前記アクセス順序信号が昇順
    を示している場合、前記列アドレス信号を基準として昇
    順方向に連続する、前記グループの数に対応した複数の
    列アドレスを生成し、前記アクセス順序信号が降順を示
    している場合、前記列アドレス信号を基準として降順方
    向に連続する、前記グループ数に対応した複数の列アド
    レスを生成し、かつ、当該生成された複数の列アドレス
    が指定する複数の前記ビット線を、それぞれの前記ビッ
    ト線が属するグループに対応した前記ラッチ手段に接続
    することを特徴とする半導体メモリ。
  2. 【請求項２】前記ビット線選択手段は、列アドレスデコ
    ード回路と、ビットスイッチ回路とを有することを特徴
    とする請求項１に記載の半導体メモリ。
  3. 【請求項３】前記ビット線に接続されたビット線プリチ
    ャージ手段と、前記ビット線に接続されたセンスアンプ
    手段とをさらに有することを特徴とする請求項１に記載
    の半導体メモリ。
  4. 【請求項４】前記半導体メモリは、ＤＲＡＭであること
    を特徴とする請求項３に記載の半導体メモリ。
  5. 【請求項５】前記複数のラッチ手段に接続され、前記ラ
    ッチ手段と入出力端子とを選択的に接続するマルチプレ
    クサ手段をさらに有することを特徴とする請求項１に記
    載の半導体メモリ。
  6. 【請求項６】前記マルチプレクサ手段は、少なくとも前
    記列アドレス信号に応じて決定される順序で、それぞれ
    の前記ラッチ手段を前記入出力端子に順次接続すること
    を特徴とする請求項５に記載の半導体メモリ。
  7. 【請求項７】前記マルチプレクサ手段は、前記列アドレ
    ス信号及び前記アクセス順序信号に応じて決定される順
    序で、それぞれの前記ラッチ手段を前記入出力端子に順
    次接続することを特徴とする請求項５に記載の半導体メ
    モリ。
  8. 【請求項８】それぞれの前記ラッチ手段は、前記ビット
    線上のデータをラッチするリードラッチ回路と、前記入
    出力端子に供給されたデータをラッチするライトラッチ
    回路とを有することを特徴とする請求項５に記載の半導
    体メモリ。
  9. 【請求項９】複数のワード線と、所定の数のグループに
    分割された複数のビット線と、前記ワード線と前記ビッ
    ト線との交点にそれぞれが配置された複数のメモリセル
    とを含み、前記ビット線が前記ビット線を指定する列ア
    ドレスを前記グループの数で割った時の剰余に基づいて
    グループ化されているメモリアレイを有し、行アドレス
    信号、列アドレス信号、及び前記グループに対するアク
    セスの順序を示したアクセス順序信号に応じて、それぞ
    れの前記グループに属する前記メモリセル中に記憶され
    た複数のデータを読み出す半導体メモリのデータ読み出
    し方法において、 前記行アドレス信号に応じて、前記ワード線を選択する
    ステップと、 前記アクセス順序信号が昇順を示している場合、前記列
    アドレス信号を基準として昇順方向に連続する、前記グ
    ループの数に対応した複数の列アドレスを生成すると共
    に、前記アクセス順序信号が降順を示している場合、前
    記列アドレス信号を基準として降順方向に連続する、前
    記グループ数に対応した複数の列アドレスを生成するス
    テップと、 当該生成された複数の列アドレスが指定する複数の前記
    ビット線上のそれぞれのデータをラッチするステップ
    と、 少なくとも前記列アドレス信号に基づいて決定される順
    序にしたがって、それぞれのラッチされたデータを外部
    に出力するステップとを有することを特徴とする半導体
    メモリのデータ読み出し方法。
  10. 【請求項１０】すべてのステップが、１メモリサイクル
    中で行われることをを特徴とする請求項９に記載の半導
    体メモリのデータ読み出し方法。
  11. 【請求項１１】上記データを出力するステップにおける
    出力の順序は、前記列アドレス信号及び前記アクセス順
    序信号に基づいて決定されることを特徴とする請求項９
    または１０に記載の半導体メモリのデータ読み出し方
    法。
  12. 【請求項１２】複数のワード線と、所定の数のグループ
    に分割された複数のビット線と、前記ワード線と前記ビ
    ット線との交点にそれぞれが配置された複数のメモリセ
    ルとを含み、前記ビット線が前記ビット線を指定する列
    アドレスを前記グループの数で割った時の剰余に基づい
    てグループ化されているメモリアレイを有し、行アドレ
    ス信号、列アドレス信号、及び前記グループに対するア
    クセスの順序を示したアクセス順序信号に応じて、複数
    のデータを、それぞれの前記グループに属する前記メモ
    リセル中に記憶する半導体メモリのデータ書き込み方法
    において、 少なくとも前記列アドレス信号に基づいて決定される順
    序にしたがって、外部から与えられた複数のデータをラ
    ッチするステップと、 前記アクセス順序信号が昇順を示している場合、前記列
    アドレス信号を基準として昇順方向に連続する、前記グ
    ループの数に対応した複数の列アドレスを生成すると共
    に、前記アクセス順序信号が降順を示している場合、前
    記列アドレス信号を基準として降順方向に連続する、前
    記グループ数に対応した複数の列アドレスを生成するス
    テップと、 当該生成された複数の列アドレスが指定する複数の前記
    ビット線のそれぞれに、前記ラッチされたデータを転送
    するステップと、 前記行アドレス信号及び前記複数の列アドレスにより指
    定される複数の前記メモリセルのそれぞれに、前記デー
    タを記憶させるステップとを有することを特徴とする半
    導体メモリのデータ書き込み方法。
  13. 【請求項１３】すべてのステップが、１メモリサイクル
    中で行われることを特徴とする請求項１２に記載の半導
    体メモリの書き込み方法。
  14. 【請求項１４】上記データをラッチするステップにおけ
    るラッチの順序は、前記列アドレス信号及び前記アクセ
    ス順序信号に基づいて決定されることを特徴とする請求
    項１２または１３に記載の半導体メモリのデータ書き込
    み方法。
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