JP7235389B2 - 半導体記憶装置 - Google Patents

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Description

本発明は、半導体記憶装置に係り、特に、バーストアクセスにおける開始アドレスに依存する動作速度の低下を防ぐ半導体記憶装置に関する。
従来から、半導体記憶装置におけるデータの読み書きにおいて、バーストアクセスと呼ばれる開始アドレスから所定の連続するアドレスのデータに対してアクセスする方式がある（特許文献１）。一般にバーストアクセスは、メモリアレイに対しては大量のデータを高並列で一斉処理し、メモリアレイ外との通信ではその大量のデータを細かく分割して並べ直し順序立てて高速に送受信する。これにより、大きな遅延時間を要するメモリアレイへのアクセスが、メモリアレイの外から見ると隠蔽されて高速な通信を実現している。
バーストアクセスにはラップモードとノンラップモードの２種がある。ラップモードは、限定的なメモリアレイのアドレス範囲（バースト領域）に対するデータをメモリアレイ外への通信に繰り返し使い続ける方式である。すなわち、ラップモードでは、バースト領域内でのみ「列アクセス」が繰り返される。
一方、ノンラップモードは、「列アクセス」がバースト領域の最後まで終わると、同じバースト領域の先頭に戻るのではなく、次のバースト領域の先頭に進む方式である。
特許文献１の図１６（ａ）では、“１”～“８”の計６４ビットをメモリアレイから一斉に読み出した上で、”１”～“８”の順に８ビットずつ８回に分け連続出力している。特許文献１の図１６（ａ）の「行アクセス」に例示したメモリアレイへの１回のアクセス周期に対して、同じく「ＲＤ」に示した“１”～”８”の各切り替え周期はちょうど８分の１となるので、８倍の高速動作となる。
このようなバーストアクセスの高速化は、開始アドレスに依存するという制約を持つ。例えば、特許文献１の図１６（ａ）の例では、読み出し開始のアドレスである開始アドレスが“１”であるが、特許文献１の図１６（ｂ）では、開始アドレスが“７”の例と“８”の例が示されている。
特許文献１の図１６（ｂ）の場合、メモリアレイアクセスは、“１”をメモリアレイ外へ出力し始めるタイミングよりもレイテンシの分だけ早く始めねば“１”の出力が間に合わないが、複数のメモリアレイを同時にアクセスは出来ないため、特許文献１の図１６（ｂ）の「行アクセス」（メモリアレイアクセスに相当）のうち、左から２番目の「行アクセス」は、左から１番目の「行アクセス」の後となってしまい、遅延が生じる、という問題があった。
このような問題に対して、特許文献１では、列選択線の駆動又はこれによるビットスイッチのオン動作を「ショット」と呼び、アクセスする先頭の列アドレスがメモリアレイの最後の列アドレスに一致する場合に、最初のショットで４ビットの読出データＲＤ１～ＲＤ４をプリフェッチし、次のショットでそれ以降の４ビットの読出データＲＤ５～ＲＤ８をプリフェッチする（特許文献１の図７）。これにより、特許文献１の図７（ａ）に示す開始アドレス“１”の場合と、特許文献１の図７（ｂ）に示す開始アドレス“４”の場合とで同水準のバーストアクセスを可能としている。
また、特許文献２では、特許文献２の図２に示されるように、２つのバンクＢＡ０とＢＡ１との間でセンスアンプＳＡＧＡとＳＡＧＢとを共有して面積を削減し、カラム選択信号を２つのメモリマットＭＡＴＡとＭＡＴＢとの間で個別に設定することができるように構成する。一般的なカラム選択信号は、同時選択される全センスアンプで同じ値を取るのに対し、カラムデコーダに内部カラムアドレスに加えてメモリマット選択アドレスも入力し、メモリマット選択アドレスを１つアドレスインクリメントしたアドレスをカラムデコーダ内で生成し、メモリマット選択アドレスと、生成したアドレスとに基づいて、異なるセンスアンプを選択する２つのカラム選択信号を生成する。これにより、ラップモードにおける限定的なアドレス範囲内に限り、バーストアクセスの開始アドレスによる制約に伴う遅延の発生頻度を半減することができる。
特許第４７９６３９０号公報 特許第４３５７２４６号公報
しかし、特許文献１の手法では、開始アドレスが“７”や“８”のような末尾付近の場合でも「ノンラップモード」で高速バースト可能とする論拠は示されていないどころか、そもそも開始アドレスが末尾付近の場合に言及すらしていない。このため、開始アドレスの制約に伴う動作速度の遅延の発生頻度を軽減することはできても、バーストアクセスの開始アドレスの制約を無くす事はできない、という問題があった。
また、特許文献２の手法では、ノンラップモード、かつ、同時アクセス単位の末尾付近が開始アドレスとなる場合は、高速なバーストアクセスが実現できない、という問題があった。
本発明は上記の点に鑑みてなされたものであり、ノンラップモード、かつ、同時アクセス単位の末尾付近が開始アドレスとなる場合であっても、高速なバーストアクセスを実現することができる半導体記憶装置を提供することを目的とする。
本発明に係る半導体記憶装置は、複数のワード線を含む複数のバンクと、前記複数のバンクの各々の間で共有される複数のセンスアンプブロックとを含み、バーストモード時に前記複数のバンクに対して同時に動作させる複数のセンスアンプブロックの各々を、前記複数のバンクの何れかにアクセスさせる半導体記憶装置であって、バーストモード時において、入力された内部アドレスの領域に割り付けられたアドレスのうち、前記複数のセンスアンプブロックから何れかのセンスアンプブロックを選択するためのアドレスであるブロックアドレスと、前記複数のバンクのうちの何れかを選択するためのアドレスであるバンクアドレスとに基づいて、前記複数のセンスアンプブロックから同時に動作させる第１のセンスアンプブロックと第２のセンスアンプブロックとを選択する選択部と、前記ブロックアドレスの値が最大値であるか否かを判定する判定部と、前記ブロックアドレスの値が最大値である場合、前記第１のセンスアンプブロックと前記第２のセンスアンプブロックとを、異なるバンクにアクセスさせ、前記ブロックアドレスの値が最大値でない場合、前記第１のセンスアンプブロックと前記第２のセンスアンプブロックとを、同一のバンクにアクセスさせる制御を行う制御部と、を備えて構成される。
また、本発明に係る半導体記憶装置は、複数のワード線を含む複数のバンクと、前記複数のバンクの各々の間で共有される複数のセンスアンプブロックとを含み、バーストモード時に前記複数のバンクに対して同時に動作させる複数のセンスアンプブロックの各々を、前記複数のバンクの何れかにアクセスさせる半導体記憶装置であって、入力された内部アドレスの領域に割り付けられたアドレスのうち、前記複数のセンスアンプブロックから何れかのセンスアンプブロックを選択するためのアドレスであるブロックアドレスと、前記複数のバンクのうちの何れかを選択するためのアドレスであるバンクアドレスと、前記複数のバンクの各々に含まれる冗長メモリアレイを選択するための冗長Ｙ－ブロック制御信号に基づいて、前記複数のセンスアンプブロックから同時に動作させる第１のセンスアンプブロックと第２のセンスアンプブロックとを選択する選択部と、前記ブロックアドレスの値が最大値であるか否かを判定する判定部と、前記ブロックアドレスの値が最大値である場合、前記第１のセンスアンプブロックと前記第２のセンスアンプブロックとを、異なるバンクにアクセスさせ、前記ブロックアドレスの値が最大値でない場合、前記第１のセンスアンプブロックと前記第２のセンスアンプブロックとを、同一のバンクにアクセスさせる制御を行う制御部と、前記第１のセンスアンプブロックと前記第２のセンスアンプブロックとが、前記第１及び第２のセンスアンプブロックのうち異なるバンクにアクセスされる場合、前記冗長メモリアレイを、異なるセンスアンプブロックにアクセスさせる冗長制御部と、を備えて構成される。
本発明の半導体記憶装置によれば、ノンラップモード、かつ、同時アクセス単位の末尾付近が開始アドレスとなる場合であっても、高速なバーストアクセスを実現することができる。
本発明の第１の実施の形態に係る半導体記憶装置の構成の一例を示す概略図である。 本発明の第１の実施の形態に係る半導体記憶装置の処理ルーチンを示すフローチャートである。 本発明の第２の実施の形態に係る半導体記憶装置の構成の一例を示す概略図である。 本発明の第２の実施の形態に係る半導体記憶装置の処理ルーチンを示すフローチャートである。
以下、本発明の実施の形態について図面を用いて説明する。
＜本発明の実施の形態に係る半導体記憶装置の目的＞
まず、本発明の実施の形態の目的について説明する。本発明の実施の形態は、バーストアクセス機能を備えた半導体記憶装置（半導体メモリ）に関し、どのアドレスを起点としてバーストアクセスを開始しても高速動作可能なバースト動作方法及びそれを実行できる半導体記憶装置に関するものである。具体的には、本発明の実施の形態に係る半導体記憶装置は、メモリアレイに対する読み書きは比較的大きなデータ単位を一括並列処理する一方、メモリチップ外部とはより小さなデータ単位でシリアル的に通信する記憶装置（メモリ）を例として説明する。
＜＜従来技術について＞＞
特許文献１及び２に記載の従来技術について詳細に説明する。バーストアクセスの高速化限界は開始アドレスに依存するという制約を特許文献１の［００１３］～［００２０］段落を元に説明する。特許文献１の図１６中の”１”～”８”は、ここでは１個が８ビットの読み出しデータ計８個ＲＤ１～ＲＤ８にそれぞれ対応する読み出し順序である。
例えば、特許文献１の図１６（ａ）では“１”～“８”の計６４ビットをメモリアレイから一斉に読み出した上で、”１”～“８”の順に８ビットずつ８回に分け連続出力している。ここでは、メモリアレイと一斉アクセスする単位を単に「同時アクセス単位」と呼ぶ。同図（ａ）ではメモリアレイ外との連続アクセス数８回も、そのビット数６４ビットも共に「同時アクセス単位」とする。データ転送速度は対メモリアレイと対メモリアレイ外で一致させねば通信が破綻する。
よって、同図（ａ）の「行アクセス」に例示したメモリアレイへの１回のアクセス周期に対して、同じく「ＲＤ」に示した“１”～”８”の各切り替え周期はちょうど８分の１となるので、８倍の高速動作となる。ただし、この制約はバーストアクセスの１種「ノンラップモード」と呼ぶ方式に限られる。すなわち、同図（ａ）「ＲＤ」左側の“１”～“８”は、同図（ａ）「行アクセス」左端の斜線部分にて並列に読み出された計６４ビットのデータに対応している。
一方、同図（ａ）「行アクセス」中央の斜線部分は、先程の６４ビットデータの後に続く６４ビットデータへのアクセスである。つまり、同図（ａ）「ＲＤ」右側の“１”～“８”は、先程の“１”～“８”とは各々が異なる８ビット読み出しデータであり、同一の値を繰り返し読み出している訳ではない。同図（ａ）のような一連の「行アクセス」群は、メモリアレイに対して立て続けに「次のアドレスへのアクセス」を繰り返す事に相当する。バーストアクセスでは、この「次のアドレス」が先程よりも１つ大きなアドレスを指す場合が一般的なので、アドレス（番号）を１つずつ増やす動作を特に「アドレスインクリメント」と呼ぶ。
同図（ａ）に示す一連の「行アクセス」のようなアドレスインクリメントが無く、限定的なメモリアレイのアドレス範囲に対するデータ群をメモリアレイ外への通信に繰り返し使い続ける方式を「ラップモード」と呼ぶ。ラップモードでのデータ転送速度は、対メモリアレイと対メモリアレイ外で一致させる制約が無い上、一旦そのデータ群を取得しさえすれば以降はメモリアレイの大きな遅延時間と無関係にメモリアレイ外との間で高速通信できる。ここまでの説明で、たとえメモリアレイアクセスの遅延時間が著しく大きい場合であっても、その分同時アクセス単位を大きくしさえすればメモリアレイ外との通信速度に対する制約が無くなると分かる。極端に言うと、メモリアレイ全体のデータを１回のアクセスで全て読み書きしさえすれば、ノンラップモードとラップモードの高速化限界に違いは無くなる。
しかし、同時アクセス単位が著しく大きい場合はメモリアレイアクセスをその分並列化せねばならないため、センスアンプ等のメモリアレイアクセスに必要な回路の面積や消費電力が大幅に増えてしまい現実的ではない。例えば、特許文献１の実施例として１３ページ目及び特許文献１の図３が挙げられる。そこでは、「疑似的に」同時アクセス単位を８とするため、本来はセンスアンプや書き込みバッファを８個とするところを各４個とした上で時分割動作させる事で、センスアンプと書き込みバッファの占有面積を半減させている。各４個のセンスアンプや書き込みバッファを２回ずつ動作させるため、各８個の一斉動作に比べて総消費電力「量」は特に減らない。しかし、同時アクセス単位が大きいほど外部からの割込み（≒強制終了指示）を契機として読み書き動作を終える場合が多いため、２回を１組とする時分割動作の１回目のみを実行し２回目は実行しない確率が高まる。その場合、消費電力量が減るので、平均的な消費電力を減らせる。
このように、バーストアクセスメモリで高速化を図る際でも、メモリアレイアクセスの並列度（＝疑似的で無い同時アクセス単位）は出来るだけ抑え、面積や平均消費電力が増え過ぎないような回路構成及び動作とする事が強く望まれる。言い換えると、バーストメモリの高速化ではメモリアレイアクセスに伴う遅延時間を無制限に隠蔽できる訳では無く、制限付き隠蔽が実態と言える。
そこで、以降の説明のためにメモリアレイアクセスに伴う遅延の種別を一般的に遅延が大きいとされる方から順に（１）～（３）に列挙する。
（１）バンクアドレスやワード線ブロック（いわゆるＸ－ブロックアドレス）やロウアドレスの切り替え（＝ワード線の切り替え）。
（２）カラムアドレスの切り替え（＝同一センスアンプブロックの再増幅動作）。
（３）センスアンプブロック（いわゆるＹ－ブロック）アドレスの切り替え（＝並列動作させた複数センスアンプブロックの出力信号をセレクタで切り替え）。
特許文献１に示される発明での「疑似的な同時アクセス」は、上記（２）の遅延が小さいと見なせる程度の高速バーストアクセスであれば成立し、ラップモードの「限定的なアドレス範囲」に含められる。
しかし、特許文献１で言う「行アクセス」は上記（１）に該当し、その遅延は上記（２）よりずっと大きく、時分割動作によって「疑似的な同時アクセス単位」やラップモードでの「限定的なアドレス範囲」に含める事は出来ない。
次に、バーストアクセスの高速化限界が（メモリアレイアクセスの遅延だけでなく）バーストアクセスの開始アドレスにも依存するという制約を説明する。
特許文献１の図１６（ａ）では、左端の「行アクセス」でメモリアレイから取得した読み出しデータ“１”～“８”の組をそのまま“１”を先頭としメモリアレイ外へ出力する。これは、どこから読み出しを開始するかを予めメモリアレイ外から要求されており、ここでは“１”からだったからである。ここで、本明細書では一貫してメモリアクセスを扱うので、読み出しを始めるデータの番号を単に「開始アドレス」と呼ぶ。
他方、同図（ｂ）では、開始アドレスが“７”の例と“８”の例が示されている。同図（ａ）と同図（ｂ）とは共に同時アクセス単位が８なので、「行アクセス」の斜線部として示されるメモリアクセスでは、開始アドレスに依存せず“１”～“８”を並列して読み出す点は変わらない。これはメモリアレイアクセスに伴う大きな遅延を、並列度を高めて（メモリアレイ外から見て）隠蔽する代わりにアクセス方法の柔軟性を犠牲にした（＝副作用）と言える。
同図（ｂ）「ＲＤ」では、そのメモリアレイから取得した“１”～“８”の読み出しデータのうち、開始アドレス以降を順にメモリアレイ外へ順に出力している。なお、”１”～“８”のうち開始アドレスより前（例えば“１”～“６”等）の読み出しデータは、メモリ外へ出力すれば誤動作となるので廃棄される。同図（ｂ）で「ＲＤ」としてメモリアレイ外へ出力される先頭データ（＝開始アドレスに対応する読み出しデータ）は、図１（ａ）の先頭データと同じタイミングで出力される。なぜなら、メモリアレイ外との（同期）通信に支障をきたすからである。
一般に、諸条件に応じて先頭データ出力タイミング（＝レイテンシ）を変更可能とする例は多い。しかし、１回の同時アクセス単位内の開始アドレスの違いは、その諸条件に含まない。
次に、特許文献１の図１６（ｂ）左から２番目の「行アクセス」斜線部に注目する。これは「ＲＤ」中央の読み出しデータ“１”～“８”をメモリアレイから取得するためのものである。このメモリアレイアクセスは、“１”をメモリアレイ外へ出力し始めるタイミングよりもレイテンシの分だけ早く始めねば“１”の出力が間に合わない。このような「時間差」は、同図（ａ）中央の「行アクセス」斜線部と同じである。
ところが、同図（ａ）では最初のメモリアレイ外への読み出しデータが“１”～“８”の計８個なのに対し、同図（ｂ）では２個や１個に留まるため、メモリアレイ外へ“１”を出力し始めねばならない「時刻」は同図（ｂ）の方がずっと早くなる。
しかし、複数のメモリアレイを同時にアクセスは出来ないため、同図（ｂ）左から２番目の「行アクセス」斜線部（≒メモリアレイアクセス）は、左端の「行アクセス」の直後とするのが限界で、それ以上は早められない。
このため、同図（ｂ）「ＲＤ」における最初の“１”出力開始タイミングは、開始アドレス“７”では５ｎｓ遅れ、開始アドレス“８”の方では２０ｎｓ遅れてしまい、高速バーストアクセスが破綻する。このような遅れは、同時アクセス単位のうち開始アドレスが末尾（ここでは“８”）に近いほど、またバーストアクセスが高速なほど大きくなる。
よって、バーストアクセスの高速化限界は、バーストアクセスの開始アドレスにも強く依存すると言える。なお、開始アドレスに依存する高速バーストアクセスの制約は、メモリアレイアクセス１回目と２回目の境界で顕著に表れ、以降は無視してよい。なぜなら、特許文献１の図１６の通り、２回目以降の「行アクセス」で取得した読み出しデータ“１”～“８”はメモリアレイ外へ必ず“１”から順に出力するので、開始アドレスが“１”の時と同等なメモリアレイアクセス遅延が許容できるからである。
また、特許文献１の手法では、特許文献１の図７（ａ）に示す開始アドレス“１”の場合と、同図（ｂ）に示す開始アドレス“４”の場合で同水準の高速バーストアクセスが可能としている。これは既に述べたように、４個１組のセンスアンプ時分割動作の遅延が比較的小さいと見なせるためである。
しかし、２回１組の時分割動作を終えると「ノンラップモード」では、その次に「行アクセス」、つまり、「（１）ワード線の切り替え」に移らざるを得ないため、高速バーストアクセスが破綻する。ところが、特許文献１の発明では、開始アドレスが“７”や“８”でも「ノンラップモード」で高速バースト可能とする論拠は示されないどころか、そもそも開始アドレス“７”や“８”の場合に言及すらしていない。
つまり、特許文献１は半分（４個）のセンスアンプや書き込みバッファで従来と同程度の高速なバーストアクセスを実現可能と言えても、「高速バーストアクセス開始アドレスの制約」を無くす事はできておらず、せいぜい「開始アドレス制約の軽減」に留まっている。
次に特許文献２の手法では、特許文献１よりも高速バーストアクセス開始アドレスの制約がさらに軽減されるという事を説明する。なお、以下では、特許文献２の「コラム」は「カラム」として説明する。
特許文献２の図１と図２とは、特許文献２の手法に係る半導体記憶装置の構成図である。特許文献２の図１は、特許文献２の手法に係る半導体記憶装置（メモリデバイス１）の全体構成図であり、特許文献２の図２はその一部の回路構成図である。具体的には、特許文献２の図１右端のメモリアレイ２、ゲート制御部５、センスアンプ帯６、ＳＡラッチ回路７のうち、バンク２個（Ｘ－ブロック１個）分を抜き出したものが特許文献２の図２に相当する。
特許文献２の手法では、特許文献２の図１左上から入力したアドレス信号ＡＤＤ＜２２：０＞をそれぞれ次のように割り付けている（一般に「アドレス割り付け」と呼ぶ）。
Ａ＜２２＞：バンクアドレス。下記Ｘ－ブロック１個当たり２つずつ含まれるバンクのうちから１つを選ぶ２：１選択信号。
Ａ＜２１：１３＞：いわゆるＸ－ブロックアドレス。この半導体記憶装置全体で計５１２個あるブロックから１個を選ぶ５１２：１選択信号。
Ａ＜１２：５＞：ロウアドレス。バンク１つ当たり２５６本ずつ含まれるワード線のうちから１本を選ぶ２５６：１選択信号。
Ａ＜４：３＞：カラム選択信号。センスアンプ１つ当たり４本１組のビット線から１本を選ぶためのカラムセレクタ用の４：１選択信号。
Ａ＜２：０＞：いわゆるページアドレス。メモリアレイ並列アクセス単位（＝同時アクセス単位）１２８ビットからメモリアレイ外との通信単位１６ビットを選ぶための８：１選択信号。
Ａ＜２＞：メモリマット選択アドレス。メモリマットとは特許文献２特有の単位で、同時アクセス単位１２８ビットを上位及び下位６４ビットずつに分割したものの片側を指すため、２：１選択信号となる。よって、Ａ＜２＞は上記ページアドレスと兼用となる。
なお、バンクアドレスと、Ｘ－ブロックアドレスと、ロウアドレスとは、メモリアレイアクセスに伴う遅延時間が上述の「（１）ワード線の切り替え」に相当するという意味で違いは小さく、ここでは区別する必要性は乏しい。
特許文献２の手法の特徴は、特許文献２の図２に示されるように、２つのバンクＢＡ０とＢＡ１の間でセンスアンプＳＡＧＡとＳＡＧＢとを共有して面積を削減した点と、カラム選択信号が２つのメモリマットＭＡＴＡとＭＡＴＢとの間で個別に設定できる点である（各々ＣＡＬＡ＜３：０＞とＣＡＬＢ＜３：０＞とに相当）。一般的なカラム選択信号は同時選択される全センスアンプで同じ値を取るが、特許文献２の手法では、同図のカラムデコーダＣＤＣＢ０及びＣＤＣＢ１へ内部カラムアドレスＡＥ＜４：３＞に加えメモリマット選択アドレスＡＥ＜２＞も入力され、それを反映してカラム選択信号ＣＡＬＡ＜３：０＞とＣＡＬＢ＜３：０＞とがそれぞれ独立に１つずつ選択される。より詳細には、入力されたメモリマット選択アドレスＡＥ＜２＞を１つアドレスインクリメントしたＡＥｉｎｃ＜４：２＞を特許文献２の図１のカラムデコーダ帯３９内で生成した上で、メモリマット選択アドレスＡＥ＜２＞とアドレスインクリメントしたＡＥｉｎｃ＜４：２＞とのうちメモリマット選択アドレスＡＥ＜２＞＝”０”の方を特許文献２の図２のメモリマットＭＡＴＡ用カラムデコーダＣＤＣＢ０に、メモリマット選択アドレスＡＥ＜２＞＝”１”の方をＭＡＴＢ用カラムデコーダＣＤＣＢ１に、それぞれ入力する事でこのような独立選択を実現している。
同様に、非選択ビット線放電制御信号ＢＲＳＴＡ＜３：０＞とＢＲＳＴＢ＜３：０＞ともＭＡＴＡとＭＡＴＢで独立した値を取り得る。
次に、特許文献２の図１３を用いて説明する。同図は、その発明における高速バーストアクセス開始アドレス（ここではスタートアドレス）と、それぞれに対応する同時アクセス単位の関係を示したものである。
特許文献２では、ノンラップモードについての記載がなく、ラップモードの場合のみを想定しており、ラップモードにおける「限定的なアドレス範囲」が同図の「同期バースト長」に対応している。具体的には、同期バースト長＝１６は同図の左半分、同期バースト長＝３２は同図の全体が「限定的なアドレス範囲」に対応し、各々Ａ＜２２：４＞またはＡ＜２２：５＞によっていずれか１つが選ばれる。同図における各ワードＷ０～Ｗ３１は、メモリアレイ外から見た１６ビット読み出しデータ（特許文献２の図１のＲＤＥ＜１５：０＞やＩＯＤ＜１５：０＞やＤＱ＜１５：０＞）に相当し、内部アドレスＡＥ＜４：０＞の値に応じ１つが選ばれる。なお、ここでのワードとは、８ビットをバイトと呼ぶのと同様に、単に１６ビットをワードと呼ぶ一部の風習に則っただけであり、ワード線とは無関係である。
特許文献２の図１３のワードブロックＢＬＫ＃０～ＢＬＫ＃７はメモリマット１つ当たりのメモリアレイ並列アクセス単位に相当するが、実際は２つのメモリマットＭＡＴＡとＭＡＴＢが常に同時選択される。このため、ここまで「同時アクセス単位」と呼んだ単位は同図のワードブロック２つ分に相当し、特許文献２の図１や同図２のＯＤＥ＜１２７：０＞に相当する。
特許文献２の図１３で「非周期ページでの同時読み出し範囲」と示される４種は、一般的な半導体記憶装置のようにカラム選択信号ＡＥ＜４：３＞が同時に複数種を取り得ない場合の「同時アクセス単位」を指す。なお、特許文献２中「非周期」は、非同期の誤植であるものとする。
特許文献２の手法では、メモリマットＭＡＴＡとＭＡＴＢに対応するＡＥ＜４：２＞は一方が他方を１だけアドレスインクリメントした値になるため、例えば同図下部の「スタートアドレスがＡＥ＜４：２＞＝”００１”の場合」や「スタートアドレスがＡＥ＜４：２＞＝”１０１”の場合」等に示されるように、連続する２つの「４ワードブロック」を「同時アクセス単位」に出来る。言い換えれば、例えば連続する８個のワードＷ４～Ｗ１１やＷ２０～Ｗ２７を「同時アクセス単位」に出来る。ただし、ラップモードを想定しているので、「同期バースト長＝１６」の時は「４ワードブロックＢＬＫ＃３」の後に「４ワードブロックＢＬＫ＃０」が続くものとし、「同期バースト長＝３２」の時は「４ワードブロックＢＬＫ＃７」の後に「４ワードブロックＢＬＫ＃０」が続く。これは、各々「スタートアドレスがＡＥ＜４：２＞＝『０１１』の場合」と「スタートアドレスがＡＥ＜４：２＞＝『１１１』の場合」に対応する。
特許文献２の図１を見ると、非同期ページ、同期バースト長＝１６、同期バースト長＝３２の計３種類のアクセス形態に応じ、出力されるカラム選択信号ＣＡＬＡとＣＡＬＢを切り替えられるよう、ＢＳＴ３２及びＢＳＴ１６信号がカラムデコーダ帯３９に入力されている。
したがって、特許文献２に示される発明の効果は、ラップモードにおける「限定的なアドレス範囲」内に限り、高速バーストアクセス開始アドレスの制約を大幅に軽減できる点にある。
例として「バースト長＝１６」かつ開始アドレスがワードＷ６の場合を挙げる。この例は特許文献２の図１３で既に言及したように、一般的な半導体記憶装置ではワードＷ０～Ｗ７が同時アクセス単位となるため、開始アドレス（＝ワードＷ６）は末尾から２番目に該当し、高速なバーストアクセスの制約となりがちである。
しかし、特許文献２の手法では、同図の「スタートアドレスＡＥ＜４：２＞＝『００１』の場合」に該当して同時アクセス単位がワードＷ４～Ｗ１４に移るため、開始アドレスは末尾から６番目となり高速バーストアクセスの制約対象外に出来る。この例の場合においてレイテンシ―が６クロックの場合のタイミングチャートは、特許文献２の図１５のようになる。
このように特許文献２の手法では、同時アクセス単位を上位及び下位の半分に分割し、それら上位及び下位半分の順序を入れ替えることが可能となった。このため、ラップモードにおいて、高速なバーストアクセスの開始アドレスを確実に同時アクセス単位の前半に持って来ることができるため、開始アドレスの自由度が高い。よって、メモリアレイアクセスの並列度を上げずに（即ちセンスアンプ等の面積を増さずに）、開始アドレスの高い自由度を実現できる点が、前述の特許文献１よりも優れている。
なお、特許文献２の手法では、特許文献２の図１３から分かるように、同時アクセス単位内の４ワードブロック２つのメモリアレイ外への出力順序は、常に「スタートアドレスのＡＥ＜２＞の値と一致した方が先頭」となる。一般的な半導体記憶装置ならＡＥ＜２＞＝”０”の４ワードブロックが先頭なので、この点も異なるはずである。
よって、特許文献２の図１に示すセレクタ９を用いて同時アクセス単位１２８ビットからメモリアレイ外への出力１６ビットを選ぶ際は、非同期ページ、同期バースト長＝１６、同期バースト長＝３２の計３種のアクセス形態、及びスタートアドレスＡＥ＜２＞の値に基づいて出力順序を適宜切り替える必要がある。
さらに、特許文献２の手法では、特許文献２の図２右端に示す冗長メモリマットＳＭＡＴ０、スペアセンスアンプＳＡＧＣ等を用いて、メモリマットＭＡＴＡまたはＭＡＴＢに属する計５１２本のビット線ＭＢＬ０～ＭＢＬ５１１のうちいずれか１本を冗長ビット線に置き換え可能としている。置き換えられる側のビット線１本は特許文献２の図１中央のヒューズプログラム部５０からの出力ＦＵＡＤ＜４：２＞で一意に定まり、同図下のデータスワップ回路１０にて出力データ信号ＯＤＥｓｐに置き換えられる。これは、同図のセレクタ９よりも後段なので、やはり上記３種のアクセス形態およびスタートアドレスＡＥ＜２＞の値に基づいて出力順序を切り替える必要がある。
＜＜従来技術に対する課題ついて＞＞
ノンラップモードでは、ラップモードでみられた「限定的なアドレス範囲」を超えてさらにアドレスインクリメントを行う必要がある。例えば、特許文献２の図１３では、ＡＥ＜４：０＞＝”１１１１１”に対応する右端のワードＷ３１を超えたアドレスインクリメントがこれに相当する。ＡＥ＜４：０＞＝”１１１１１”の１つ後ろのアドレスを指す際はＡＥ＜５＞への桁上がりが生じるので、元のＡＥ＜２２：５＞の値に関わらずこのときＡＥ＜２２：５＞は変更となる。
特許文献２の図１から分かるように、ＡＥ＜２２：５＞の変更は選択されるワード線ＷＬが切り替わる事を意味する。上述したように、メモリアレイアクセスに伴う遅延の種別で「（１）ワード線の切り替え」の遅延はどうしても大きくなってしまう。ノンラップモードでは、どのようなアドレス割り付けであってもワード線が切り替わるアドレスインクリメントは避けられず、しかもその直前がバーストアクセスの開始アドレスとなる事も避けられない。
結果、特許文献２の手法にノンラップモードを適用すると、既に述べた「開始アドレスに依存する高速バーストアクセスの制約」を回避する手段が無いため、その分ラップモードの時よりも動作速度を低下させねばならなくなる。したがって、特許文献２の手法であっても、ノンラップモード、かつ、同時アクセス単位の末尾付近が開始アドレスとなる場合は、高速バーストアクセスが実現できない、という問題があった。本発明の実施の形態は、これを解決しようとするものである。
＜本発明の第１の実施の形態に係る半導体記憶装置の構成＞
本発明の第１の実施の形態に係る半導体記憶装置１の構成について説明する。本実施の形態に係る半導体記憶装置１は、複数のワード線を含む複数のバンクと、複数のバンクの各々の間で共有される複数のセンスアンプブロックとを含み、バーストモード時に複数のワード線を含む複数のバンクに対して同時に動作させる複数のセンスアンプブロックをアクセスさせる半導体記憶装置である。
本実施の形態に係る半導体記憶装置１における内部アドレスのアドレス割り付けは、下記（ｉ）～（ｉｖ）を制約とする。
（ｉ）バンクアドレスは、１ビット以上であること。即ち、２個以上のバンクがあることを示す。
（ｉｉ）Ｙ－ブロックアドレスは１ビット以上であること。即ち、Ｙ－ブロックは２個以上であることを示す。
（ｉｉｉ）Ｙ－ブロックアドレスの最上位ビット（Ａ＜４＞）のすぐ上位ビット（Ａ＜５＞）が、バンクアドレスの最下位ビットとなること。
（ｉｖ）ワード線切り替えを伴うアドレスのうち最下位ビットは、バンクアドレスでなければならない。当然これはバンクアドレスの最下位ビットとなる。なお、ワード線の切り替えを伴うアドレスは全て連続していても、飛び飛びであっても構わないが、これらのワード線の切り替えを伴うアドレスのうち最下位ビットがバンクアドレス（すなわち、バンクアドレスの最下位アドレス）でなければならない。
なお、一般にＹ－ブロック又はセンスアンプブロックとは、最小の同時アクセス単位のセンスアンプブロックを指す例が多く、以下この定義であるものとして説明する。
本実施の形態では、高速バーストアクセス時にＹ－ブロックを２つ同時動作させるので、高速バーストアクセス時の同時アクセス単位の半分のことをＹ－ブロックと表現しても本質的に問題ない。この定義の場合は、特許文献２の図２で示したメモリマットとＹ－ブロックとを同一視して構わない。
本発明の第１の実施の形態に係る半導体記憶装置１における内部アドレスのアドレス割り付けの一例を下位アドレスから順に示し、本実施の形態では、この例を用いて説明する。
Ａ＜２：０＞：ページアドレス。
Ａ＜４：３＞：Ｙ－ブロックアドレス。
Ａ＜５＞：バンクアドレス。
Ａ＜６＞：カラムアドレス。本実施の形態では、２本１組のビット線から１本を選択することができる。
Ａ＜１３：７＞：ロウアドレス。本実施の形態では、１２８本１組のワード線から１本を選択する構成とする。
この例では、バンクアドレスＡ＜５＞が１ビットであるため制約（ｉ）を満たし、Ｙ－ブロックアドレスＡ＜４：３＞が２ビットであるため制約（ｉｉ）を満たし、Ｙ－ブロックアドレスＡ＜４：３＞の最上位ビット（Ａ＜４＞）のすぐ上位ビット（Ａ＜５＞）が、バンクアドレスＡ＜５＞の最下位ビットとなるため制約（ｉｉｉ）を満たす。また、ワード線の切り替えを伴うアドレスは、ロウアドレスＡ＜１３：７＞とバンクアドレスＡ＜５＞であり、そのうち最下位ビット（Ａ＜５＞）はバンクアドレスＡ＜５＞となるため制約（ｉｖ）を満たす。
次に、図１を参照して、本発明の第１の実施の形態に係る半導体記憶装置１の構成について説明する。図１は、本実施の形態に係る半導体記憶装置１の構成を示すブロック図である。なお、メモリアレイ外との通信単位（＝アドレス１つ当たりの読み書きデータ幅）は４ビットとする。ページアドレスは３ビットなので、同時アクセス単位は３２ビット（４ビット×８個）となる。
図１に示すように、本実施の形態に係る半導体記憶装置１は、バンク１０（ＢＡＮＫＬ）と、バンク１１（ＢＡＮＫＵ）と、センスアンプブロック３０～３３（ＳＡ０～ＳＡ３）と、カラムセレクタ４０～４７（ＭＸ０～ＭＸ７）と、ローカルコントローラ５０（ＬＣＮＴＡ）と、ローカルコントローラ５１（ＬＣＮＴＢ）と、グローバルコントローラ５２（ＧＣＮＴ）と、セレクタ６０（ＳＥＬ）と、ロウデコーダ・ワードドライバ７０（ＷＬＤＬ）と、ロウデコーダ・ワードドライバ７１（ＷＬＤＵ）と、インクリメント回路８０（ＩＮＣ＿ＭＸ）と、を備えて構成される。
バンク１０（ＢＡＮＫＬ）及びバンク１１（ＢＡＮＫＵ）は、各々１２８本のワード線ＷＬ＜１２７：０＞及びワード線ＷＬ＜２５５：１２８＞を備えて構成される。また、バンク１０（ＢＡＮＫＬ）は、Ｙ－ブロック２０～２３（ＹＢＬＫ０～ＹＢＬＫ３）を含み、バンク１１（ＢＡＮＫＵ）は、Ｙ－ブロック２４～２７（ＹＢＬＫ４～ＹＢＬＫ７）を含む。
センスアンプブロック３０～３３（ＳＡ０～ＳＡ３）は、バンク１０及びバンク１１の各々の間で共有されるように構成される。センスアンプブロック３０～３３（ＳＡ０～ＳＡ３）の各々は、複数のセンスアンプを含むように構成されている。本実施の形態では、各センスアンプブロック３０～３３（ＳＡ０～ＳＡ３）は、それぞれ３２個のセンスアンプを含むものとする。センスアンプブロック３０～３３（ＳＡ０～ＳＡ３）は、２つ１組のバンク１０（ＢＡＮＫＬ）とバンク１１（ＢＡＮＫＵ）との間に配置して両者で共有する事で、小面積化に寄与している
カラムセレクタ４０～４７（ＭＸ０～ＭＸ７）は、２本１組のビット線から１本を選びセンスアンプブロック３０～３３（ＳＡ０～ＳＡ３）に接続する。また、カラムセレクタ４０～４７（ＭＸ０～ＭＸ７）は、非選択となったビット線をＧＮＤ電位に固定する。
ローカルコントローラ５０（ＬＣＮＴＡ）及びローカルコントローラ５１（ＬＣＮＴＢ）は、入力された内部アドレスＡＥ＜６：３＞を、各々個別に処理（デコード）して異なるカラム選択信号ＬＸ０～ＬＸ７を生成する。具体的には、ローカルコントローラ５０（ＬＣＮＴＡ）は、カラムアドレスＡ＜６＞に対応する内部アドレスＡＥ＜６＞だけでなく、メモリセル選択に用いる内部アドレスＡＥ＜１３：３＞のうち内部アドレスＡＥ＜６＞よりも下位のＡＥ＜５：３＞とバーストモード信号ＢＳＴとに基づいてカラム選択信号ＬＸ０、ＬＸ１、ＬＸ４及びＬＸ５を生成し、ローカルコントローラ５１（ＬＣＮＴＢ）は、カラム選択信号ＬＸ２、ＬＸ３、ＬＸ６及びＬＸ７を生成する。ここで、バーストモード信号ＢＳＴ＝”１”の場合、バーストモード（バーストアクセスを行うモード）であり、バーストモード信号ＢＳＴ＝”０”の場合、非バーストモード（バーストアクセスを行わないモード）である。そして、ローカルコントローラ５０（ＬＣＮＴＡ）及びローカルコントローラ５１（ＬＣＮＴＢ）は、生成したカラム選択信号ＬＸ０～ＬＸ７を、対応するカラムセレクタ４０～４７（ＭＸ０～ＭＸ７）に渡す。
また、ローカルコントローラ５０（ＬＣＮＴＡ）及びローカルコントローラ５１（ＬＣＮＴＢ）は、バンクアドレスＡ＜５＞に対応する内部アドレスＡＥ＜５＞だけでなく、メモリセル選択に用いる内部アドレスＡＥ＜１３：３＞のうち内部アドレスＡＥ＜５＞よりも下位の内部アドレスＡＥ＜４：３＞と、バーストモード信号ＢＳＴとに基づいてセンスアンプ制御信号ＬＣ０～ＬＣ３を生成する。
具体的には、ローカルコントローラ５０（ＬＣＮＴＡ）は、センスアンプ制御信号ＬＣ０及びＬＣ１を生成し、生成したセンスアンプ制御信号ＬＣ０をセンスアンプブロック３０（ＳＡ０）に、生成したセンスアンプ制御信号ＬＣ１をセンスアンプブロック３１（ＳＡ１）にそれぞれ渡す。また、ローカルコントローラ５１（ＬＣＮＴＢ）は、センスアンプ制御信号ＬＣ２及びＬＣ３を生成し、生成したセンスアンプ制御信号ＬＣ２をセンスアンプブロック３２（ＳＡ２）に、生成したセンスアンプ制御信号ＬＣ３をセンスアンプブロック３３（ＳＡ３）にそれぞれ渡す。
ここで、本実施の形態では、ローカルコントローラ５０（ＬＣＮＴＡ）及びローカルコントローラ５１（ＬＣＮＴＢ）は、同一のセンスアンプブロックを共有して異なるバンクに属するＹ－ブロックの組合せに制限を設ける。すなわち、センスアンプブロックがそのバンク内で最小のＹ－ブロックアドレスに対応する時は、当該センスアップブロックがそのバンク内で最大のＹ－ブロックアドレスに対応するものであってはならないものとして制限する。具体的には、バーストモード時（ＢＳＴ＝”１”）において、Ｙ－ブロックアドレスＡ＜４：３＞に対応する内部アドレスＡＥ＜４：３＞の値が最大値（ＡＥ＜４：３＞＝”１１”）である場合には、Ｙ－ブロック同士が異なるバンクに位置するため、同一のセンスアンプブロックにアクセスさせることを制限する。
例えば、図１の場合、Ｙ－ブロック２０（ＹＢＬＫ０（ＡＥ＜５：３＞＝”０００”に対応））と、Ｙ－ブロック２７（ＹＢＬＫ７（ＡＥ＜５：３＞＝”１１１”に対応））とは、同一のセンスアンプブロック（センスアンプブロック３０～３３（ＳＡ０～ＳＡ３）のうち何れか）を共有してはならない。同様に、Ｙ－ブロック２３（ＹＢＬＫ３（ＡＥ＜５：３＞＝”０１１”に対応））と、Ｙ－ブロック２４（ＹＢＬＫ４（ＡＥ＜５：３＞＝”１００”に対応））とは、同一のセンスアンプブロック（センスアンプブロック３０～３３（ＳＡ０～ＳＡ３）のうち何れか）を共有してはならない。
また、ローカルコントローラ５０（ＬＣＮＴＡ）及び５１（ＬＣＮＴＢ）は、それぞれ隣接する２つのＹ－ブロック間と２つのバンク間の両方で共有されている。これは単に、似た制御（ここではＹ－ブロックアドレスやバンクアドレスのデコード）を含む回路群をまとめた方が面積を削減できる場合があるからである。
センスアンプブロック３０（ＳＡ０）を活性化するか否かは、生成されたセンスアンプ制御信号ＬＣ０に基づいて行われる。同様に、センスアンプブロック３１～３３（ＳＡ１～３）を活性化するか否かについても、センスアンプ制御信号ＬＣ１～３に基づいて行われる。
また、カラムセレクタ４０（ＭＸ０）を活性化（＝ビット線のいずれかをセンスアンプに接続）するか否か、及びカラムセレクタ４０（ＭＸ０）が活性化された場合、どのビット線をセンスアンプに接続するかは、生成されたカラム選択信号ＬＸ０により制御される。他のカラムセレクタ４１～４７（ＭＸ１～ＭＸ７）についても同様にカラム選択信号ＬＸ１～７により制御される。
グローバルコントローラ５２（ＧＣＮＴ）は、バンクアドレスに対応する内部アドレスＡＥ＜５＞と、メモリセル選択に用いる内部アドレスＡＥ＜１３：３＞のうちバンクアドレスよりも下位の内部アドレスＡＥ＜４：３＞と、バーストモード信号ＢＳＴとに基づいて、ロウデコーダ・ワードドライバ７０（ＷＬＤＬ）及び７１（ＷＬＤＵ）の各イネーブル（活性化）信号ＥＮＬ及びＥＮＵを生成し、生成したイネーブル信号ＥＮＬをロウデコーダ・ワードドライバ７０（ＷＬＤＬ）に、イネーブル信号ＥＮＵを、ロウデコーダ・ワードドライバ７１（ＷＬＤＵ）にそれぞれ渡す。
内部アドレスＡＥ＜１３：３＞は、アドレスインクリメント回路（図示しない）により、グローバルコントローラ５２（ＧＣＮＴ）に入力される。アドレスインクリメント回路は、メモリセル選択に用いる内部アドレスＡＥ＜１３：３＞をインクリメントするための回路であり、メモリアレイアクセスが１回終わる度にバーストモード（ＢＳＴ＝”１”）ではＡＥ＜１３：３＞を２つずつ、非バーストモード（ＢＳＴ＝”０”）ではＡＥ＜１３：３＞を１つずつインクリメントさせる。図１右端のＡＥ＜１３：３＞入力自体が、そのようなアドレスインクリメント回路の出力に相当する。
また、グローバルコントローラ５２（ＧＣＮＴ）は、メモリセル選択に用いる内部アドレスＡＥ＜１３：３＞のうち、ロウアドレスに対応する内部アドレスＡＥ＜１３：７＞よりも下位の内部アドレスＡＥ＜６：３＞と、バーストモード信号ＢＳＴとに基づいて、２対１選択信号ＲＡＩを生成し、生成した２対１選択信号ＲＡＩを、インクリメント回路８０に渡す。
また、グローバルコントローラ５２（ＧＣＮＴ）は、ラッチ回路を内蔵する構成とする。なお、ラッチ回路はセレクタ６０（ＳＥＬ）に内蔵する構成としてもよい。
セレクタ６０（ＳＥＬ）は、ページアドレスに対応する内部アドレスＡＥ＜２：０＞に基づいてメモリアレイ内データバスＤ＜３１：０＞からメモリアレイ外データバスＱ＜３：０＞を選ぶ
ロウデコーダ・ワードドライバ７０（ＷＬＤＬ）は、インクリメント回路８０（ＩＮＣ＿ＭＸが出力したロウアドレスＡＸ＜１３：７＞及びイネーブル信号ＥＮＬに基づいて、１２８本のワード線ＷＬ＜１２７：０＞から１本のワード線を選択し、当該ワード線を活性化する。インクリメント回路８０（ＩＮＣ＿ＭＸが出力したロウアドレスＡＸ＜１３：７＞は、ロウアドレスに対応する内部アドレスＡＥ＜１３：７＞そのもの、または内部アドレスＡＥ＜１３：７＞を１インクリメントした値のいずれかである。
ロウデコーダ・ワードドライバ７１（ＷＬＤＵ）は、ロウアドレスに対応する内部アドレスＡＥ＜１３：７＞及びイネーブル信号ＥＮＵに基づいて、１２８本のワード線ＷＬ＜１２８：２５５＞から１本のワード線を選択し、当該ワード線を活性化する。
インクリメント回路８０（ＩＮＣ＿ＭＸ）は、２対１セレクタ付きの回路であり、ロウアドレスに対応する内部アドレスＡＥ＜１３：７＞と、２対１選択信号ＲＡＩとに基づいてロウアドレスＡＸ＜１３：７＞を生成し、生成したロウアドレスＡＸ＜１３：７＞を、ロウデコーダ・ワードドライバ７０（ＷＬＤＬ）に渡す。
ここで、さらなる高速化のため、特許文献２の図２のように同時選択される２つのセンスアンプブロックで各々個別のデータバスを設けて並列して伝送動作を行っても良い。すなわち、本実施の形態に係る半導体記憶装置１に当てはめると、３２ビットデータバスを２組用意（計６４ビット）し、一方を偶数センスアンプブロック専用、他方を奇数センスアンプブロック専用とする。その上でセンスアンプブロック３０（ＳＡ０）及び３２（ＳＡ２）は偶数センスアンプブロック専用のデータバスに、センスアンプブロック３１（ＳＡ１）及び３３（ＳＡ３）は奇数センスアンプブロック専用のデータバスに接続する構成とすれば良い。
＜本発明の第１の実施の形態に係る半導体記憶装置の動作＞
次に、本発明の第１の実施の形態に係る半導体記憶装置１の動作について説明する。表１は、本実施の形態に係る半導体記憶装置１におけるバーストモード時（ＢＳＴ＝”１”）に同時選択（＝活性化）されるＹ－ブロック、ロウデコーダ・ワードドライバ、センスアンプブロックと、開始アドレスである内部アドレスＡＥ＜５：３＞との対応関係を示す表である。
Figure 0007235389000001
ここで、表１右端の前半アクセス・後半アクセスとは、同時選択した２つのセンスアンプブロックでデータバスＤ＜３１：０＞を共有し、時分割動作させる際のデータバスアクセス順序を示したものである。なお、表１では省略したが、Ｙ－ブロック２０～２７（ＹＢＬＫ０～ＹＢＬＫ７）が各々選択された時は、常にそれらに隣接するカラムセレクタＭＸ０～ＭＸ７が併せて選択される。
本実施の形態に係る半導体記憶装置１では、バーストモード時に開始アドレスに対応する「同時アクセス単位」（Ｙ－ブロック１つ分）と、開始アドレスを１回アドレスインクリメントしたアドレスに対応する「同時アクセス単位」を常に同時動作させることを狙っている。
表１から分かるように、入力されたアドレスＡＥ＜５：３＞に対応するＹ－ブロックと、図１にてその左隣に配したＹ－ブロックの計２つが同時選択される例が多い。しかし、ＡＥ＜４：３＞＝”１１”では、左端のＹ－ブロックが選択されるため、例外的に「バンクアドレスＡ＜５＞が指すものとは逆のバンクに所属する」右端のＹ－ブロックが併せて選択される。表１の通り、このような例外措置では、センスアンプブロック３０及び３３（ＳＡ０及びＳＡ３）やカラムセレクタ４０及び４７（ＭＸ０及びＭＸ７）又はカラムセレクタ４３及び４４（ＭＸ３及びＭＸ４）だけでなく、ロウデコーダ・ワードドライバ７０（ＷＬＤＬ）及び７１（ＷＬＤＵ）もまた２つ同時選択され、各々でワード線ＷＬが１本ずつ選択される。なお、２つのバンクでワード線ＷＬが１本ずつ選択される際は通常よりも動作電力が大きくなるが、表１の通りこの条件（ＡＥ＜４：３＞＝”１１”）となる確率は低いため、平均電力は抑えられる。
このような例外措置の発生条件は、Ｙ－ブロックアドレスが最大値（図１ではＡ＜４：３＞＝”１１”）かつバーストモード（ＢＳＴ＝”１”）の時であり、例外措置を反映させる対象がカラム選択信号ＬＸ０、カラム選択信号ＬＸ４、センスアンプ制御信号ＬＣ０、イネーブル信号ＥＮＬ、及びイネーブル信号ＥＮＵ程度であると明白なため、一般的な論理回路（組み合わせ回路）を用いてこれら制御が実現可能である。
表２は、半導体記憶装置１におけるバーストモード時に同時選択（＝活性化）されるカラムセレクタと、選択されたカラムセレクタが２本１組のビット線のうち何れをセンスアンプブロックに接続するかについて、開始アドレスＡＥ＜６：３＞との対応関係をまとめた表である。
Figure 0007235389000002
表２に示すように、Ａ＜６＞をカラムアドレスに割り付けたため、ほとんどの場合において、当然に開始アドレスのＡＥ＜６＞が指し示すビット線が選択される。しかし、半導体記憶装置１では、ＡＥ＜５：３＞＝”１１１”の時に限り、例外的にカラムセレクタＭＸ０が、Ａ＜６＞が指し示すものとは逆のビット線を、センスアンプブロック３０（ＳＡ０）に接続する。
表２に示した例外処理は、ローカルコントローラ５０（ＬＣＮＴＡ）内で、ＢＳＴ＝”１”、かつ、ＡＥ＜５：３＞＝”１１１”であるか否かを判定し、その判定結果をカラム選択信号ＬＸ０へと反映させる事で実現する。
表３は、半導体記憶装置１におけるバーストモード時に選択（＝活性化）されるロウデコーダ・ワードドライバと、選択されたロウデコーダ・ワードドライバへ入力される（内部）ロウアドレスとを、開始アドレスＡＥ＜１３：３＞との対応関係をまとめた表である。
Figure 0007235389000003
表３に示すように、Ａ＜１３：７＞をロウアドレスに割り付けたため、ほとんどの場合、グローバルコントローラ５２（ＧＣＮＴ）により、開始アドレスＡＥ＜１３：７＞が、そのままロウデコーダ・ワードドライバへと入力される。しかし、本発明の第１の実施の形態に係る半導体記憶装置１では、例外的に、ＡＥ＜６：３＞＝”１１１１”の時に限り、インクリメント回路８０（ＩＮＣ＿ＭＸ）によりＡＥ＜１３：７＞を１回だけインクリメントした後の値（ＡＸ＜１３：７＞）へと、ロウデコーダ・ワードドライバ７０（ＷＬＤＬ）に入力される（内部）ロウアドレスを置き換える（表３下端）。
表３下端に示した例外処理は、半導体記憶装置１のグローバルコントローラ５２（ＧＣＮＴ）内でＢＳＴ＝”１”、かつ、ＡＥ＜６：３＞＝”１１１１”か否かを判定し、判定結果をインクリメント回路８０（ＩＮＣ＿ＭＸ）への２対１選択信号ＲＡＩへ反映させることにより実現する。すなわち、図１に示したロウデコーダ・ワードドライバ７０（ＷＬＤＬ）への入力ロウアドレスＡＸ＜１３：７＞は、ＲＡＩ＝”０”であればＡＥ＜１３：７＞と同一であり、ＲＡＩ＝”１”であればＡＥ＜１３：７＞を１回だけインクリメントした後の値となる。例えば、ＡＥ＜１３：７＞＝”１１１１１１１”、かつ、ＲＡＩ＝”１”であれば、ＡＸ＜１３：７＞＝”０００００００”となり、バンク１０（ＢＡＮＫＬ）のワード線ＷＬ＜０＞とバンク１１（ＢＡＮＫＵ）のＷＬ＜２５５＞とが同時に立ち上がる（＝選択される）。
なお、上記において、アドレスインクリメント回路（図示しない）は、メモリアレイアクセスが１回終わる度に、図１右端から入力される内部アドレスＡＥ＜１３：３＞をインクリメントさせると述べた。このときバーストモード（ＢＳＴ＝”１”）では、ＡＥ＜１３：３＞を２つずつインクリメントさせるとした。例えば、最初のアレイアクセスでＹ－ブロック２１（ＹＢＬＫ１）とＹ－ブロック２２（ＹＢＬＫ２）とを同時選択し（即ち開始アドレスＡＥ＜６：３＞＝”０００１”）、そのアレイアクセスを終えてもなおバーストアクセスを続ける場合、次はＹ－ブロック２３（ＹＢＬＫ３）とＹ－ブロック２４（ＹＢＬＫ４）とを同時選択したい訳だから、２つアドレスをインクリメントとさせた上で再びアレイアクセスを始めれば良い。
また、非バーストモード（ＢＳＴ＝”０”）であれば、Ｙ－ブロックを１つずつ選択となるので、アドレスインクリメント回路は１つずつのアドレスインクリメントを行う事になる。
次に、図２を用いて本実施の形態に係る半導体記憶装置１における大まかな処理の流れを説明する。図２は、本発明の第１の実施の形態に係る処理ルーチンを示すフローチャートである。なお、この処理ではバーストモード時（ＢＳＴ＝“１”）の場合について説明する。
ステップＳ１００において、グローバルコントローラ５２（ＧＣＮＴ）が、開始アドレスとなる内部アドレスＡＥ＜１３：３＞の入力を受け付ける。
ステップＳ１１０において、ローカルコントローラ５０（ＬＣＮＴＡ）又はローカルコントローラ５１（ＬＣＮＴＢ）が、上記ステップＳ１００により受け付けた内部アドレスＡＥ＜１３：３＞に割り付けられたアドレスのうち、複数のセンスアンプブロック３０～３３（ＳＡ０～ＳＡ３）からバンクアドレスＡ＜５＞に対応する内部アドレスＡＥ＜５＞と、メモリセル選択に用いる内部アドレスＡＥ＜１３：３＞のうち内部アドレスＡＥ＜５＞よりも下位の内部アドレスＡＥ＜４：３＞とに基づいて、複数のセンスアンプブロック３０～３３（ＳＡ０～ＳＡ３）から同時に動作させる第１のセンスアンプブロックと第２のセンスアンプブロックとを選択する。
ステップＳ１２０において、ローカルコントローラ５０（ＬＣＮＴＡ）又はローカルコントローラ５１（ＬＣＮＴＢ）は、ブロックアドレスＡＥ＜４：３＞の値が最大値であるか否かを判定する。
ブロックアドレスＡＥ＜４：３＞の値が最大値でない場合（上記ステップＳ１２０のＮＯ）、ステップＳ１３０において、バンクアドレスＡＥ＜５＞に基づいて、同一のバンクに属する２つのＹ－ブロックが選択され、ステップＳ１６０に進む。
一方、ブロックアドレスＡＥ＜４：３＞の値が最大値である場合（上記ステップＳ１２０のＹＥＳ）、ステップＳ１４０において、バンクアドレスＡＥ＜５＞に基づいて、異なるバンクに属する２つのＹ－ブロックが選択され、ステップＳ１５０に進む。
ステップＳ１５０において、バンクアドレスＡＥ＜５＞＝“１”であるか否かを判定する。バンクアドレスＡＥ＜５＞＝“１”でない場合（上記ステップＳ１５０のＮＯ）、ステップＳ１６０において、内部アドレスＡＥ＜６＞が示すビット線が選択され、ステップＳ１９０に進む。
一方、バンクアドレスＡＥ＜５＞＝“１”である場合（上記ステップＳ１５０のＹＥＳ）、ステップＳ１７０において、内部アドレスＡＥ＜６＞が示すビット線とは逆のビット線が選択され、ステップＳ１８０に進む。
ステップＳ１８０において、内部アドレスＡＥ＜６＞＝“１”であるか否かを判定する。内部アドレスＡＥ＜６＞＝“１”でない場合（上記ステップＳ１８０のＮＯ）、ステップＳ１９０において、ロウデコーダ・ワードドライバ７０（ＷＬＤＬ）へ入力するロウアドレスとして、ＡＥ＜１３：７＞が選択される。
一方、内部アドレスＡＥ＜６＞＝“１”である場合（上記ステップＳ１８０のＹＥＳ）、ステップＳ２００において、ロウデコーダ・ワードドライバ７０（ＷＬＤＬ）へ入力するロウアドレスとして、ＡＸ＜１３：７＞が選択される。
ステップＳ２１０において、ロウデコーダ・ワードドライバ７０（ＷＬＤＬ）又はロウデコーダ・ワードドライバ７１（ＷＬＤＵ）が、内部アドレスＡＥ＜１３：３＞に割り付けられたアドレスのうち、複数のワード線からワード線を選択するためのアドレスであるロウアドレスＡＥ＜１３：７＞に基づいて、第１のセンスアンプブロック及び第２のセンスアンプブロックによってアクセスされる同一のバンク又は互いに異なるバンクの各々について、ワード線を選択し、メモリアレイに対するバーストアクセスが行われる。
ステップＳ２２０において、終了指示が有るか否かを判定する。終了指示が無い場合（上記ステップＳ２２０のＮＯ）、ステップＳ１００に戻りステップＳ１００～Ｓ２１０の処理を繰り返す。一方、終了指示が有る場合（上記ステップＳ２２０のＹＥＳ）、処理を終了する。
以上説明したように、本発明の第１の実施の形態に係る半導体記憶装置によれば、バーストアクセスモード時において、内部アドレスに割り付けられたアドレスのうち、複数のセンスアンプブロックからセンスアンプブロックを選択するためのアドレスであるブロックアドレスの値が最大値である場合、第１のセンスアンプブロックと第２のセンスアンプブロックとを、異なるバンクにアクセスさせ、ブロックアドレスの値が最大値でない場合、第１のセンスアンプブロックと第２のセンスアンプブロックとを、同一のバンクにアクセスさせることにより、ノンラップモード、かつ、同時アクセス単位の末尾付近が開始アドレスとなる場合であっても、高速なバーストアクセスを実現することができる。
以下、作用効果を詳細に説明する。上述のように、特許文献１の図１６（ｂ）ＲＤの左端（“７”や“８”）、及び特許文献２の図１３表の右端（“Ｗ３１”等）を用いて「高速バーストモード開始アドレスの制約」を説明したが、本質的にこの制約が生じる原因は（ラップモードで言う）「限定的なアドレス範囲」の末尾を超えて（ノンラップモードで）アドレスインクリメントを行うと「同時アクセス単位」を外れてしまうからである。特に、その際上述の「（１）ワード線の切り替え」に該当してメモリアクセスに伴う遅延時間が大きくなってしまう例が多いため、高速バーストアクセスが破綻してしまう。
しかし、本実施の形態に係る半導体記憶装置１では、Ｙ－ブロックとバンクを複数備えたメモリアレイ構成を持ち、Ｙ－ブロックアドレスの最上位ビットのすぐ上位ビットがバンクアドレスの最下位ビットとなるようメモリアドレスを割り付け、しかもワード線切り替えに寄与するアドレスは全てそんなバンクアドレスの最下位ビットよりも上位に割り付けている。
このような構成により、高速バーストアクセスにてＹ－ブロックを２つずつ選択する事でメモリアレイの並列アクセス単位（＝同時アクセス単位）を拡張させた際に、必ず開始アドレスがその拡張された同時アクセス単位の中央よりも前半に属するように出来るため、（特許文献２の図１３に示した手法と同様に）「高速バーストモード開始アドレスの制約」を回避できる。すなわち、下位アドレスの最大値を予め検知することにより、インクリメントを常に先読みできることから、高速バーストモード開始アドレスの制約の回避を実現することができる。
また、本実施の形態に係る半導体記憶装置１では、更に、Ｙ－ブロックアドレスの末尾を超えてアドレスインクリメントさせると選択バンクを切り替えた上でＹ－ブロックアドレスを先頭に戻すので、１つのバンク内でワード線を２本立ち上げてアレイアクセスを破綻させたり、アレイアクセス中にワード線を切り替えて遅延が大幅に増えたり、センスアンプをさらに増やすことなく、バーストアクセスを続行できる。
同様に、バンクアドレスの末尾を超えたアドレスインクリメントでは、バンクアドレスより上位に割り当てたロウアドレス等をインクリメントさせてワード線などを切り替えた上でバンクアドレスを先頭に戻す。このため、結果半導体メモリの全アドレス範囲にわたりワード線切り替えに伴うメモリアレイアクセスの大きな遅延を隠蔽でき、開始アドレスの制約がないノンラップモードの高速バーストアクセスを現実的なセンスアンプ数で実現できることとなる。
＜本発明の第２の実施の形態に係る半導体記憶装置の概要＞
次に、本発明の第２の実施の形態に係る半導体記憶装置２の概要について説明する。一般に大量生産された半導体メモリでは、それら１つ１つに部分的な製造不良が含まれてしまう事があり、そのような部分不良を事前に用意しておいた予備（＝冗長）の回路部品で置き換えて出荷前に修理可能としておく例が多い。そのような冗長部品を用意する形態は多様であり、例えば特許文献２の図２ではバンク１つ当たり計５１２本あるビット線のうちいずれか１本を特許文献２の図２右端の冗長ビット線で置き換え可能としている。
また、どのビット線と置き換えるかを記録する手段も多様である。例えば、特許文献２の図１ではヒューズプログラム部５０がその手段に該当する。
本発明の第２の実施の形態では、バンク１つ当たり４個の通常Ｙ－ブロックのうちいずれか１個を丸ごと冗長Ｙ－ブロックへと置き換える冗長構成を示している。この構成は、特許文献２の図１でいうヒューズプログラム部やヒューズ判定部等の面積を小さくできる等の利点がある。
＜本発明の第２の実施の形態に係る半導体記憶装置の構成＞
本発明の第２の実施の形態に係る半導体記憶装置２の構成について、図３を用いて説明する。なお、第１の実施の形態に係る半導体記憶装置１と同様の構成については、同一の符号を付して詳細な説明は省略する。
半導体記憶装置２に固有の特徴は、冗長Ｙ－ブロックをバンク内のどこに挿入するかという配置順序についてである。より詳細には、同一センスアンプブロックを共有する２個１組のＹ－ブロック（互いに異なるバンクに所属する）に関し、冗長Ｙ－ブロックと組み合わされる通常Ｙ－ブロックに対する禁止事項を設けた点が特徴である。
以下、このような制限２項目を列挙する。
（ア）２つの冗長Ｙ－ブロックが同一のセンスアンプブロックを共有してはならない。
（イ）冗長Ｙ－ブロックと組み合わされる通常Ｙ－ブロックは、そのバンク内で最小や最大のＹ－ブロックアドレスに対応するものであってはならない。
図３は、本実施の形態に係る半導体記憶装置２の構成を示すブロック図である。本実施の形態に係る半導体記憶装置２は、第１の実施の形態に係る半導体記憶装置１と比べ、冗長Ｙ－ブロック２８（ＲＹＢＬＫＬ）と冗長Ｙ－ブロック２９（ＲＹＢＬＫＵ）とを追加して、１バンク当たりのＹ－ブロック数を５個ずつとした。
図３に示すように、半導体記憶装置２は、バンク１０（ＢＡＮＫＬ）と、バンク１１（ＢＡＮＫＵ）と、センスアンプブロック３０～３４（ＳＡ０～ＳＡ４）と、カラムセレクタ４０～４７（ＭＸ０～ＭＸ７）と、冗長カラムセレクタ４８（ＲＭＸＬ）と、冗長カラムセレクタ４９（ＲＭＸＵ）と、ローカルコントローラ５３（ＬＣＮＴＣ）と、ローカルコントローラ５４（ＬＣＮＴＤ）と、ローカルコントローラ５５（ＬＣＮＴＥ）と、グローバルコントローラ５２（ＧＣＮＴ）と、セレクタ６０（ＳＥＬ）と、ロウデコーダ・ワードドライバ７０（ＷＬＤＬ）と、ロウデコーダ・ワードドライバ７１（ＷＬＤＵ）と、インクリメント回路８０（ＩＮＣ＿ＭＸ）と、を備えて構成される。
なお、グローバルコントローラ５２（ＧＣＮＴ）と、ロウデコーダ・ワードドライバ７０（ＷＬＤＬ）と、ロウデコーダ・ワードドライバ７１（ＷＬＤＵ）と、セレクタ６０（ＳＥＬ）と、インクリメント回路８０（ＩＮＣ＿ＭＸ）とについては、図３への記載を省略している。また、半導体記憶装置２は、特許文献２の図１における冗長機能関連の回路要素（例えばヒューズプログラム部５０、ヒューズ判定部２６、信号生成部２５、冗長制御部５０＃）を同様に含むが、それらは冗長機能を備えた半導体メモリでは一般的であるため、図３への記載を省略している。
バンク１０（ＢＡＮＫＬ）は、Ｙ－ブロック２０～２３（ＹＢＬＫ０～３）と、冗長Ｙ－ブロック２８（ＲＹＢＬＫＬ）とを含む。また、バンク１１（ＢＡＮＫＵ）は、Ｙ－ブロック２４～２７（ＹＢＬＫ４～７）と、冗長Ｙ－ブロック２９（ＲＹＢＬＫＵ）とを含む。
本実施の形態に係る半導体記憶装置２では、バンク１０（ＢＡＮＫＬ）及びバンク１１（ＢＡＮＫＵ）の各々に属するＹ－ブロックの中において、最小又は最大のブロックアドレスに対応するＹ－ブロック２０（ＹＢＬＫ０）、Ｙ－ブロック２３（ＹＢＬＫ３）、Ｙ－ブロック２４（ＹＢＬＫ４）、及びＹ－ブロック２７（ＹＢＬＫ７）は、何れも冗長Ｙ－ブロック２８（ＲＹＢＬＫＬ）及び冗長Ｙ－ブロック２９（ＲＹＢＬＫＵ）と同一のセンスアンプブロックを共有してはならない。
また、第１の実施の形態と異なる点として、１バンク当たりのＹ－ブロック数増加に伴うセンスアンプブロック３４（ＳＡ４）、カラムセレクタ４８（ＲＭＸＬ）及び４９（ＲＭＸＵ）、ローカルコントローラ５３～５５（ＬＣＮＴＣ～ＬＣＮＴＥ）と、冗長ビット線ＲＢＬＬ＜６３：０＞及びＲＢＬＵ＜６３：０＞の増加が挙げられるが、これらは本発明に固有な特徴ではない。
ローカルコントローラ５３～５５（ＬＣＮＴＣ～ＬＣＮＴＥ）は、制御対象となるカラムセレクタやセンスアンプブロックが違うなど、細かい点で図１のローカルコントローラ５１（ＬＣＮＴＡ）及び５２（ＬＣＮＴＢ）とは異なるが、一般的な論理回路（組み合わせ回路）で実現可能な点はローカルコントローラ５１（ＬＣＮＴＡ）及び５２（ＬＣＮＴＢ）と変わらないため、詳述は省略する。
図３の冗長Ｙ－ブロック制御信号ＲＹ＜１：０＞（図３における太線において伝送される）は、以下の特徴（Ｉ）、（ＩＩ）をもつ。
（Ｉ）冗長Ｙ－ブロック制御信号ＲＹ＜１：０＞は、単に冗長Ｙ－ブロックを活性化させるために用いられるだけではなく、それに伴って置き換えられる通常Ｙ－ブロックを非活性化させるためにも用いられる。図３では、ＲＹ＜１：０＞が冗長Ｙ－ブロックを制御するローカルコントローラ５４（ＬＣＮＴＤ）だけでなく、併せてローカルコントローラ５３（ＬＣＮＴＣ）及び５５（ＬＣＮＴＥ）にも入力されているが、これは内部アドレスＡＥ＜５：３＞が指し示す通常Ｙ－ブロックを強制的に非選択化できるようにするためである。
（ＩＩ）第１の実施の形態に係る表１の前半アクセス・後半アクセス等で示したように、半導体記憶装置２についても同様に、２つ同時に選択されるＹ－ブロックのメモリアレイアクセスデータのうち、何れをメモリアレイ外との通信に先に用いるか後に用いるかが明確に定まる。これに対応して冗長Ｙ－ブロック制御信号ＲＹ＜１：０＞は、少なくとも以下の（ＩＩ－１）～（ＩＩ－３）の３通りの情報を表現できなければならない。
（ＩＩ－１）冗長Ｙ－ブロックへの置き換えは行わない。
（ＩＩ－２）同時選択される２つのＹ－ブロックのうち、（表１でいう）前半アクセスに相当するＹ－ブロックの方を冗長Ｙ－ブロックへ置き換える。
（ＩＩ－３）同じく、後半アクセスのＹ－ブロックを冗長Ｙ－ブロックへ置き換える。
なお、図３では冗長Ｙ－ブロック制御信号ＲＹを２ビット信号としたが、もちろんそれに限定されず、より多ビットな信号であっても構わない。
次に、既に示した第１の実施の形態における特徴に対し、第２の実施の形態が異なる特徴（ａ）～（ｄ）を列挙する。
（ａ）２対１セレクタ付きインクリメント回路ＩＮＣ＿ＭＸへの２対１選択信号ＲＡＩは、ロウアドレスよりも下位のＡＥ＜６：３＞とバーストモード信号ＢＳＴだけでなく、冗長Ｙ－ブロック制御信号ＲＹ＜１：０＞にも基づいて生成される。
（ｂ）ロウデコーダ・ワードドライバ７０（ＷＬＤＬ）及び７１（ＷＬＤＵ）の各活性化信号ＥＮＬ及びＥＮＵは、メモリセル選択に用いる内部アドレスＡＥ＜１３：３＞のうちバンクアドレスに対応する内部アドレスＡＥ＜５＞と、内部アドレスＡＥ＜５＞より下位のＡＥ＜４：３＞と、バーストモード信号ＢＳＴとだけでなく、それらに加えて冗長Ｙ－ブロック制御信号ＲＹ＜１：０＞にも基づいて生成される。
（ｃ）カラムセレクタ４０～４７（ＭＸ０～ＭＸ７）と冗長カラムセレクタ４８（ＲＭＸＬ）及び４９（ＲＸＭＵ）を活性化するか否か、及びセンスアンプブロック３０～３４（ＳＡ０～ＳＡ４）を活性化するか否かは、メモリセル選択に用いる内部アドレスＡＥ＜１３：３＞のうちバンクアドレスに対応する内部アドレスＡＥ＜５＞と、内部アドレスＡＥ＜５＞より下位のＡＥ＜４：３＞と、バーストモード信号ＢＳＴとだけでなく、それらに加えて冗長Ｙ－ブロック制御信号ＲＹ＜１：０＞にも基づいて制御される。
（ｄ）カラムセレクタ４０（ＭＸ０）や、下位バンクに所属する冗長カラムセレクタ４８（ＲＭＸＬ）が活性化された場合、どのビット線をセンスアンプに接続するかは、メモリセル選択に用いる内部アドレスＡＥ＜１３：３＞のうちカラムアドレスに対応する内部アドレスＡＥ＜６＞と、内部アドレスＡＥ＜６＞よりも下位の内部アドレスＡＥ＜５：３＞と、バーストモード信号ＢＳＴとだけでなく、それらに加えて冗長Ｙ－ブロック制御信号ＲＹ＜１：０＞にも基づいて制御される。
なお、第１の実施の形態において、選択した２つのセンスアンプブロックを（時分割動作に代えて）並列動作させる際の構成に言及したが、第２の実施の形態においてこの並列動作を適用させる際は、２組の３２ビットデータバスと、センスアンプの接続方法とが変わる。すなわち、冗長Ｙ－ブロック２８（ＲＹＢＬＫＬ）や冗長Ｙ－ブロック２９（ＲＹＢＬＫＵ）と接続されるセンスアンプブロック３１（ＳＡ１）及び３２（ＳＡ２）は、３２ビットデータバス２組のどちらにでも接続可能とせねばならない。これは、冗長Ｙ－ブロック２８（ＲＹＢＬＫＬ）及び２９（ＲＹＢＬＫＵ）が偶数番目の通常Ｙ－ブロックを置き換えることも奇数番目を置き換えることも起こり得るからである。
＜本発明の第２の実施の形態に係る半導体記憶装置の動作＞
次に、本発明の第２の実施の形態に係る半導体記憶装置２の動作について説明する。なお、第１の実施の形態に係る半導体記憶装置１と同様の動作については、説明を省略する。
表４は、本実施の形態に係る半導体記憶装置２に合わせて、表１を変更した表である。具体的には、表４は、表１と比して、選択するセンスアンプブロック（表４右の前半アクセスと後半アクセス）についてと、冗長Ｙ－ブロック２８（ＲＹＢＬＫＬ）及び２９（ＲＹＢＬＫＵ）への置き換えが無い場合と有る場合を追加した点が異なる。
Figure 0007235389000004
表４から分かるように、冗長Ｙ－ブロックへの置き換えが有る場合でも比較的少ないセンスアンプブロックＳＡ０～ＳＡ４を適宜組み合わせて、バーストモード（ＢＳＴ＝”１”）時のＹ－ブロック２つ同時選択を実現できる。言い換えれば、Ｙ－ブロックを２つ同時に選択時に、その両方が１つのセンスアンプブロックに接続されるという破綻が起こらない。よって、冗長Ｙ－ブロックを併用する本実施の形態に係る半導体記憶装置２でも、第１の実施の形態に係る半導体記憶装置１と同様に「高速バーストアクセス時の開始アドレスの制約」を回避できる。
表５は、バーストモード時に本実施の形態に係る半導体記憶装置２に合わせて表２を変更したものである。表５は、表２に比して、選択カラムセレクタを書き替えた点と、冗長Ｙ－ブロックＲＹＢＬＫＬ／ＲＹＢＬＫＵへの置き換えが有る場合を含めて記述した点で異なる。
Figure 0007235389000005
表５から分かるように、内部アドレスＡＥ＜５：３＞＝”１１１”の時にカラムセレクタで選択するビット線を内部アドレスＡＥ＜６＞で指定されたビット線とは逆にする（入れ替える）動作は、カラムセレクタ４０（ＭＸ０）だけでなく冗長カラムセレクタ４８（ＲＭＸＬ）にも起こり得る。つまり、ローカルコントローラ５３（ＬＣＮＴＣ）及び５４（ＬＣＮＴＤ）の両方で、このような内部アドレスＡＥ＜５：３＞＝”１１１”の場合における特有の例外措置（処理）を実行できねばならない。また、ローカルコントローラ５３（ＬＣＮＴＣ）及び５４（ＬＣＮＴＤ）のうち何れが選ばれるかは、冗長Ｙ－ブロック制御信号ＲＹ＜１：０＞に基づいて実現することができる。
次に、図４を用いて本実施の形態に係る半導体記憶装置２における大まかな処理の流れを説明する。図４は、本発明の実施の形態に係る処理ルーチンを示すフローチャートである。なお、第１の実施の形態に係る処理ルーチンと同様の処理については、図２と同一の符号を付して詳細な説明は省略する。なお、第２の実施の形態においても、第１の実施の形態と同様に、この処理ではバーストモード時（ＢＳＴ＝“１”）の場合について説明する。
ステップＳ１００において、グローバルコントローラ５２（ＧＣＮＴ）が、開始アドレスとなる内部アドレスＡＥ＜１３：３＞の入力を受け付ける。
ステップＳ３１０において、ローカルコントローラ５３（ＬＣＮＴＣ）、ローカルコントローラ５４（ＬＣＮＴＤ）又はローカルコントローラ５５（ＬＣＮＴＥ）は、上記ステップＳ１００により受け付けた内部アドレスＡＥ＜１３：３＞に割り付けられたアドレスのうち、複数のセンスアンプブロック３０～３４（ＳＡ０～ＳＡ４）からバンクアドレスＡ＜５＞に対応する内部アドレスＡＥ＜５＞と、メモリセル選択に用いる内部アドレスＡＥ＜１３：３＞のうち内部アドレスＡＥ＜５＞よりも下位の内部アドレスＡＥ＜４：３＞と、冗長Ｙ－ブロック制御信号ＲＹ＜１：０＞とに基づいて、複数のセンスアンプブロック３０～３４（ＳＡ０～ＳＡ４）から同時に動作させる第１のセンスアンプブロックと第２のセンスアンプブロックとを選択する。
ステップＳ３７０において、カラムセレクタ４０（ＭＸ０）又は冗長カラムセレクタ４８（ＲＭＸＬ）の一方については、内部アドレスＡＥ＜６＞が示すビット線とは逆のビット線が選択され、他方については、内部アドレスＡＥ＜６＞が示すビット線が選択され、ステップＳ１８０に進む。
以上説明したように、本発明の第２の実施の形態に係る半導体記憶装置によれば、内部アドレスに割り付けられたアドレスのうち、複数のセンスアンプブロックからセンスアンプブロックを選択するためのアドレスであるブロックアドレスの値に基づいて、第１のセンスアンプブロックと第２のセンスアンプブロックとを、異なるバンクにアクセスさせる場合、それら２つのバンクの各々に含まれる冗長メモリアレイを、当該第１及び第２のセンスアンプブロックにアクセスさせることにより、冗長メモリアレイを含み、ノンラップモード、かつ、同時アクセス単位の末尾付近が開始アドレスとなる場合であっても、高速なバーストアクセスを実現することができる。
すなわち、バンク内のどこに冗長Ｙ－ブロックを挿入するかという配置順序（配置場所）を工夫したことにより、バーストモード時にＹ－ブロック２つ同時選択を行った際に１つのセンスアンプブロックに２つのＹ－ブロックが同時接続される破綻を防げるからである。結果、本発明の第２の実施の形態に係る半導体記憶装置２でも、第１の実施の形態に係る半導体記憶装置１と同様に「高速バーストアクセス時の開始アドレスの制約」を回避することができる。
なお、本発明は、上述した実施の形態に限定されるものではなく、この発明の要旨を逸脱しない範囲内で様々な変形や応用が可能である。
例えば、上述の実施形態では、バンク数が２、Ｙ－ブロック数が４又は５、カラムセレクタが２：１のビット線選択を行う半導体メモリを示したが、これに限定されるものではない。
また、第２の実施の形態では、冗長Ｙ－ブロックを備えた冗長機能付き半導体メモリを示したが、特許文献２の図１と特許文献２の図２に示したような他の冗長方法であっても本発明の実施の形態と組み合わせることが可能である。この場合、図１に示したようなＹ－ブロック配置順序と、前半アクセス・後半アクセスの区別が無い冗長情報の形態を用いるようにすればよい。
１、２ 半導体記憶装置
１０、１１ バンク
２０～２７ Ｙ－ブロック
２８、２９ 冗長Ｙ－ブロック
３０～３４ センスアンプブロック
４０～４７ カラムセレクタ
４８、４９ 冗長カラムセレクタ
５０、５１、５３～５５ ローカルコントローラ
５２ グローバルコントローラ
６０ セレクタ
７０、７１ ロウデコーダ・ワードドライバ
８０ インクリメント回路

Claims (8)

  1. 複数のワード線を含む複数のバンクと、前記複数のバンクの各々の間で共有される複数のセンスアンプブロックとを含み、バーストモード時に前記複数のバンクに対して同時に動作させる複数のセンスアンプブロックの各々を、前記複数のバンクの何れかにアクセスさせる半導体記憶装置であって、
    バーストモード時において、入力された内部アドレスの領域に割り付けられたアドレスのうち、前記複数のセンスアンプブロックから何れかのセンスアンプブロックを選択するためのアドレスであるブロックアドレスと、前記複数のバンクのうちの何れかを選択するためのアドレスであるバンクアドレスとに基づいて、前記複数のセンスアンプブロックから同時に動作させる第１のセンスアンプブロックと第２のセンスアンプブロックとを選択する選択部と、
    前記ブロックアドレスの値が最大値であるか否かを判定する判定部と、
    前記ブロックアドレスの値が最大値である場合、前記第１のセンスアンプブロックと前記第２のセンスアンプブロックとを、互いに異なるバンクにアクセスさせ、前記ブロックアドレスの値が最大値でない場合、前記第１のセンスアンプブロックと前記第２のセンスアンプブロックとを、同一のバンクにアクセスさせる制御を行う制御部と、
    を含む半導体記憶装置。
  2. 前記内部アドレスの領域に割り付けられたアドレスのうち、前記複数のワード線から何れかのワード線を選択するためのアドレスであって、前記バンクアドレスを含むロウアドレスに基づいて、前記第１のセンスアンプブロック及び前記第２のセンスアンプブロックによってアクセスされる前記同一のバンク又は前記互いに異なるバンクの各々について、前記ワード線を選択するワード線選択部
    を更に含み、
    前記内部アドレスの領域に割り付けられたアドレスのうち、前記複数のバンクのうちの何れかを選択するためのアドレスであるバンクアドレスの最下位のビットが、前記ブロックアドレスの最上位のビットの１つ上位のビットとなるように前記内部アドレスの領域に割り付けられ、
    前記ロウアドレスの最下位ビットは、前記バンクアドレスの最下位ビットである
    請求項１記載の半導体記憶装置。
  3. 前記ブロックアドレスの値が最大値である場合において、前記バンクアドレスが最大値であるか否か判定し、前記バンクアドレスが最大値でない場合、前記内部アドレスの領域に割り付けられたアドレスのうち、カラムを選択するためのアドレスであるカラムアドレスが示すビット線を選択し、前記バンクアドレスが最大値である場合、前記カラムアドレスが示すビット線とは異なるビット線を選択するビット線選択部
    を更に含み、
    前記カラムアドレスの最下位のビットは、前記バンクアドレスの最上位のビットの１つ上位のビットとなるように前記内部アドレスの領域に割り付けられている
    請求項２記載の半導体記憶装置。
  4. 複数のワード線を含む複数のバンクと、前記複数のバンクの各々の間で共有される複数のセンスアンプブロックとを含み、バーストモード時に前記複数のバンクに対して同時に動作させる複数のセンスアンプブロックの各々を、前記複数のバンクの何れかにアクセスさせる半導体記憶装置であって、
    バーストモード時において、入力された内部アドレスの領域に割り付けられたアドレスのうち、前記複数のセンスアンプブロックから何れかのセンスアンプブロックを選択するためのアドレスであるブロックアドレスと、前記複数のバンクのうちの何れかを選択するためのアドレスであるバンクアドレスと、前記複数のバンクの各々に含まれる冗長メモリアレイを選択するための冗長Ｙ－ブロック制御信号に基づいて、前記複数のセンスアンプブロックから同時に動作させる第１のセンスアンプブロックと第２のセンスアンプブロックとを選択する選択部と、
    前記ブロックアドレスの値が最大値であるか否かを判定する判定部と、
    前記ブロックアドレスの値が最大値である場合、前記第１のセンスアンプブロックと前記第２のセンスアンプブロックとを、互いに異なるバンクにアクセスさせ、前記ブロックアドレスの値が最大値でない場合、前記第１のセンスアンプブロックと前記第２のセンスアンプブロックとを、同一のバンクにアクセスさせる制御を行う制御部と、
    前記第１のセンスアンプブロックと前記第２のセンスアンプブロックとが、前記第１及び第２のセンスアンプブロックのうち異なるバンクにアクセスされる場合、前記冗長メモリアレイを、異なるセンスアンプブロックにアクセスさせる冗長制御部と、
    を含む半導体記憶装置。
  5. 前記内部アドレスの領域に割り付けられたアドレスのうち、前記複数のワード線から何れかのワード線を選択するためのアドレスであって、前記バンクアドレスを含むロウアドレスに基づいて、前記第１のセンスアンプブロック及び前記第２のセンスアンプブロックによってアクセスされる前記同一のバンク又は前記互いに異なるバンクの各々について、前記ワード線を選択するワード線選択部
    を更に含み、
    前記内部アドレスの領域に割り付けられたアドレスのうち、前記複数のバンクのうちの何れかを選択するためのアドレスであるバンクアドレスの最下位のビットが、前記ブロックアドレスの最上位のビットの１つ上位のビットとなるように前記内部アドレスの領域に割り付けられ、
    前記ロウアドレスの最下位ビットは、前記バンクアドレスの最下位ビットである
    請求項４記載の半導体記憶装置。
  6. 前記ブロックアドレスの値が最大値である場合において、前記バンクアドレスが最大値であるか否か判定し、前記バンクアドレスが最大値でない場合、前記内部アドレスの領域に割り付けられたアドレスのうち、カラムを選択するためのアドレスであるカラムアドレスが示すビット線を選択し、前記バンクアドレスが最大値である場合、最小のアドレスを持つカラムセレクタ又は下位のバンクに属する冗長カラムセレクタの一方については、前記カラムアドレスが示すビット線とは異なるビット線を選択すると共に、他のカラムセレクタについては、前記カラムアドレスが示すビット線を選択するビット線選択部
    を更に含み、
    前記カラムアドレスの最下位のビットは、前記バンクアドレスの最上位のビットの１つ上位のビットとなるように前記内部アドレスの領域に割り付けられている
    請求項５記載の半導体記憶装置。
  7. 前記バンクアドレスが最大値である場合において、前記カラムアドレスが最大値であるか否かを判定し、前記カラムアドレスが最大値でない場合、前記バンクアドレスを除いた前記ロウアドレスをデコーダに入力するロウアドレスとして選択し、前記カラムアドレスが最大値である場合、前記バンクアドレスを除いた前記ロウアドレスに対して１インクリメントしたアドレスをデコーダに入力するロウアドレスとして選択するインクリメント回路部
    を更に含む請求項３又は６記載の半導体記憶装置。
  8. 入力されたバーストモードを実行するか否かを示す信号であるバーストモード信号に基づいて、バーストモードを実行するか否かを切り替える切替部
    を更に含む請求項１乃至７の何れか１項記載の半導体記憶装置。
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