CN100485807C - 半导体存储器设备 - Google Patents

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CN100485807C CNB038252554A CN03825255A CN100485807C CN 100485807 C CN100485807 C CN 100485807C CN B038252554 A CNB038252554 A CN B038252554A CN 03825255 A CN03825255 A CN 03825255A CN 100485807 C CN100485807 C CN 100485807C
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Abstract

在连续模式中，字控制电路重叠地激活对应于起始行地址和下一行地址的字线。相应地，即使在起始地址表明连接到字线的末存储器单元的情形下，字线的切换操作也变得不必要。因此可以顺序方式访问连接到不同字线的存储器单元。即，访问半导体存储器设备的控制器可不中断数据地访问存储器。这可防止数据传输速率的降低。而且，也不必形成用于将字线正被切换的事实通知控制器的信号和控制电路，于是半导体存储器设备的结构和控制器的控制电路可被简化。这降低了系统成本。

Description

半导体存储器设备
技术领域
本发明涉及具有连续模式(continuous mode)的半导体存储器设备，在所述连续模式中，读数据以连续方式输出，或写数据以连续方式输入。
背景技术
一般地，时钟同步型半导体存储器设备例如SDRAM具有突发模式(burst mode)或连续模式，其中与时钟同步地以连续方式输出读数据或以连续方式输入写数据。具有这种操作模式的半导体存储器设备包括地址计数器，其产生跟随在起始地址之后的内部地址，所述起始地址是通过外部接线端接收的。而且，半导体存储器设备顺序地输出或输入由地址计数器所产生的内部地址所表明的数据。
突发模式是这样的操作模式，其中从连接到一条字线的多个存储器单元顺序地读取数据，或以顺序的方式将数据写入这些存储器单元(例如在日本未实审专利申请公开No.Hei 9-106669中公开的)。在具有突发模式的半导体存储器设备中，输出数据的数量或输入数据的数量被预先设定为突发长度。
连续模式是这样的操作模式，其中从分别连接到多条字线的存储器单元顺序地读取数据，或以顺序的方式将数据写入这些存储器单元。在连续模式中未决定突发长度。可通过保持对芯片的操作而连续输入和输出整个地址的数据。
图1示出了具有连续模式的半导体存储器设备的读操作和写操作的示例。
半导体存储器设备与时钟信号CLK的上升沿同步地输入或输出数据。这种操作模式一般称为“SDR(单数据率)模式”。
在本示例中，通过1位数据接线端DQ，从存储器阵列同时读取4位并行数据，并通过数据总线DB锁存在数据锁存器中。数据锁存器将所接收的并行数据转换为串行数据，并与时钟同步地、顺序地输出所述数据到数据接线端DQ。
在连续读操作中，首先激活芯片使能信号/CE，然后将表明了读数据的起始地址的地址信号AD(本例中为A05)提供给半导体存储器设备(图1(a))。半导体存储器设备的内部电路连续地激活列选择信号CL两次，以分别连接存储器阵列中的预定位线到数据总线DB(DB1、DB2)(图1(b))。此时，通过激活列选择信号CL，包括对应于地址A05的数据D05的四个读数据D04—07，以及对应于跟随在地址A05后的地址A08—11的四个读数据D08—11传递到数据总线DB1、DB2，然后锁存在数据锁存器中(图1(c)和1(d))。即，8个地址的数据被逐个数据接线端DQ地锁存在数据锁存器中。
然后，被锁存的并行读数据被转换为串行数据，然后与时钟信号CLK同步地顺序输出(图1(e))。读数据D05—07都被输出后，激活对应于接下来的地址A12—15的列选择信号CL，然后读数据D12—15被锁存在数据锁存器中(图1(f))。被锁存的数据被转换为串行数据，然后与时钟信号CLK同步地以顺序的方式输出。
另一方面，在连续写操作中，在从提供起始地址A05起的预定时钟之后，与时钟信号CLK同步地将写数据D05、D06、D07等顺序地提供给数据接线端DQ(图1(g))。将串行写数据转换为并行数据，然后锁存在数据锁存器中。当预定数量的写数据被锁存在数据锁存器中之后，激活列选择信号CL，于是写数据通过数据总线DB被写入存储器单元(图1(h)和1(i))。在此情形下，数据总线DB2包括不定写数据(negativewrite data)D04。但是，数据D04并不被写入存储器单元，因为对应于数据D04的列选择信号CL被禁用，或对应于数据D04的写放大器被禁用。
图2示出了连续读模式中字线的切换操作的示例。
在连续模式中，为了从连接到多条字线的存储器单元连续读取数据，需要切换字线。在图2中，附加于时钟信号CLK的00到n—1是指输出数据的列地址。即，在本例中列地址为n类。
当对应于列地址的末4位n—4到n—1(末地址)的数据Dn-4到Dn-1被锁存在数据锁存器中(图2(a))之后，禁用字线WLm(图2(b))。在从字线WLm禁用起预定周期之后，激活下一字线WLm+1(图2(c))。
以尖端(tip)中产生的定时来执行字线WLm的禁用和字线WLm+1的激活，因此它并不与时钟信号CLK同步。以4时钟为基础激活列选择信号CL。WLm的禁用和下一字线WLm+1的激活在所述4时钟周期之间实现。同时，不论何时激活列选择信号CL，都以4位为基础读取读数据，并将其不中断地输出到数据接线端DQ。
图3示出了传统连续读操作中字线的切换操作的另一示例。
在本示例中，提供列地址的末地址n—1作为起始地址(图3(a))。首先激活对应于与列地址一起提供的行地址的字线WLm(图3(b))。然后激活对应于末地址n—1的列选择信号CL(图3(c))。从存储器单元将对应于包括末地址n—1的4个地址的读数据Dn-4到Dn-1读出到数据总线DB1，并将其锁存在数据锁存器中(图3(d))。
由于起始地址是列地址的末地址n—1，所以必须在字线切换后读取对应于接下来的四个列地址的数据。相应地，与图1不同，第二列选择信号CL不能紧接着第一列选择信号CL被激活。
以与图2相同的方式，与第一列选择信号CL的下降沿同步地禁用字线WLm(图3(e))。然后激活下一字线WLm+1(图3(f))。
激活字线WLm+1后，激活第二列选择信号CL(图3(g))。而且，将对应于列地址00—03(字线WLm+1)的数据D00—D03通过数据总线DB2锁存在数据锁存器中(图3(h))。从字线WL的切换操作直到数据输出需要4个时钟。因此，通过跳过从输出数据Dn-1的时钟信号开始的3个时钟，来输出对应于字线WLm+1的第一读数据D00(图3(i))。
同样地，在连续读操作中，当与列地址的末地址相邻的地址被指定为起始地址时，从输出对应于第一字线WLm的数据时起直到输出对应于对应于下一字线WLm+1的数据为止，存在无输出周期。
半导体存储器设备必须输出等待信号/WAIT，以将数据的无输出周期传输到可对其自身进行访问的控制器(图3(j))。相应地，该控制器必须包括等待信号/WAIT的控制电路。但是，由所述控制器对半导体存储器设备进行控制增加了复杂度。而且，由于在半导体存储器设备和控制器中必须有用于等待信号/WAIT的接线端，因此芯片的大小也增加了。
图4示出了传统连续读操作中字线的切换操作的另一示例。
在本例中，位置比末列地址n—1早1的地址被提供作为起始地址(图4(a))。此时，需要半导体存储器设备输出两个时钟的等待信号/WAIT(图4(b))。
一般地，在k位并行数据从存储器阵列被读出一次或立即被写入存储器阵列的情况下，当起始地址位于末列地址(n—1)之后时，半导体存储器设备必须输出等待信号/WAIT以延迟读数据的输出。
以下是与本发明相关的现有技术参考文献。
(专利文献)
(1)日本未实审专利申请公开No.Hei 9-106669
发明内容
本发明的一个目的在于在连续模式中不中断地输入或输出数据。
本发明的另一目的在于降低连续模式中的功耗。
在根据本发明的一个实施例的半导体存储器设备中，所述半导体存储器设备具有连续模式，其中不同的字线被顺序地激活，数据被连续地输出或输入。存储器核心具有分别连接到字线的多个存储器单元。根据通过行地址接线端接收的行地址来选择字线。在连续模式中，字控制电路首先以重叠方式激活对应于起始行地址和下一行地址的字线。因此，即使在起始地址表明连接到字线的末存储器单元时，字线的切换操作也是不必要的，并且可以顺序方式访问连接到不同字线的存储器单元。即，尝试访问半导体存储器设备的控制器可访问半导体存储器设备而不中断数据。于是可防止数据传输速率的降低。而且，不需要用于将字线正被切换的事实通知控制器的信号和控制电路，从而半导体存储器设备的结构和控制器的控制电路可被简化。这降低了系统成本。
在根据本发明另一实施例的半导体存储器设备中，在连续模式中，行地址计数器产生跟随在被提供给地址接线端的起始行地址之后的内部行地址。相应地，字控制电路可根据行地址和内部行地址，以重叠方式很容易地激活字线。
在根据本发明另一实施例的半导体存储器设备中，字控制电路在连续模式开始时激活两条字线，并以顺序方式访问连接到这两条字线的存储器单元。然后字控制电路一条接一条地激活字线。在此情形下，应注意首先访问连接到字线的末存储器单元的情形仅限于连续模式中的首次访问。因此，虽然在下一行地址后字线被一条接一条地激活，但是被输入和输出的数据并未被中断。激活字线所需的电路数可被减少，从而可降低半导体存储器设备的功耗。
在根据本发明另一实施例的半导体存储器设备中，存储器核心由根据行地址选择的多个存储器块组成。字控制电路包括多个分别对应于存储器块的地址选择器。根据行地址激活每个地址选择器，并选择性地输出起始行地址和下一行地址中的一个。以重叠方式激活从地址选择器接收起始行地址或下一行地址的存储器块。如上所述，起始行地址和下一行地址之一可很容易地通过地址选择器被提供给预定存储器块。
在根据本发明另一实施例的半导体存储器设备中，使用行地址的最低位来选择存储器块中的任意一个。因此，当字线改变时，可切换访问的存储器块。即，对应于起始行地址的存储器块和对应于下一行地址的存储器块总是互不相同的。对应于两个连续行地址的字线被指定给两个不同的存储器块，从而具有不同行地址的两条字线在连续模式中访问开始时可很容易地以重叠方式被激活。而且，两条字线的重叠激活不会破坏存储在存储器单元中的数据。
在根据本发明另一实施例的半导体存储器设备中，第一控制信号产生器在连续模式开始时激活重叠信号。当接收到重叠信号时，存储器核心根据起始行地址和下一行地址，以重叠方式激活一对存储器块。相应地，存储器块可很容易地决定是激活一对存储器块还是一个存储器块。这使得可以简单的方式来控制存储器核心的操作。
在根据本发明另一实施例的半导体存储器设备中，列地址接线端接收用于选择连接到字线的存储器单元的列地址。列地址计数器顺序地产生跟随在被提供给列地址接线端的起始列地址之后的内部列地址。当内部列地址表明第二次末地址时，第一控制信号产生器禁用重叠信号。相应地，存储器核心可很容易地决定被激活的一对存储器块的禁用定时。于是可以简单的方式控制存储器核心的操作。
在根据本发明另一实施例的半导体存储器设备中，数据总线传输读数据或写数据。多个列开关分别将存储器单元连接到数据总线。第一控制信号产生器响应于对应于第二次末地址的列开关的导通操作而禁用重叠信号。因此，存储器核心可很精确地决定被激活的一对存储器块的禁用定时。这使得可以精确的方式来控制存储器核心的操作。
在根据本发明另一实施例的半导体存储器设备中，数据总线传输读数据或写数据。多个列开关分别将存储器单元连接到数据总线。根据由列地址的高位表明的高位地址，同时导通预定数量的列开关。即，只要激活了预定数量的列地址，预定数量的列开关就被导通，并且向多个存储器单元输入或从多个存储器单元输出并行数据。而且，当高位地址表明第二次末地址时，禁用重叠信号。如上所述，即使当在一次对存储器块的访问中输入或输出多位并行数据时，也可以正确的定时来禁用重叠信号。
在根据本发明另一实施例的半导体存储器设备中，第二控制信号产生器在连续模式开始时输出块选择信号。存储器核心根据块选择信号的逻辑电平，决定存储器块输入或输出数据。相应地，存储器核心可很容易地根据块选择信号决定存储器块输入或输出数据。这使得可很简单地控制存储器核心的操作。
在根据本发明另一实施例的半导体存储器设备中，列地址接线端接收用于选择连接到字线的存储器单元的列地址。当列地址表明第一次末地址时，第二控制信号产生器将块选择信号的逻辑电平反相。相应地，存储器核心可很容易地根据块选择信号来切换存储器块输入或输出数据。这使得可简单地控制存储器核心的操作。
在根据本发明另一实施例的半导体存储器设备中，数据总线传输读数据或写数据。多个列开关分别将存储器单元连接到数据总线。第二控制信号产生器响应于对应于第一次末地址的列开关的导通操作，将块选择信号的逻辑电平反相。因此，存储器核心可很精确地决定存储器块的切换定时。因此，可很精确地控制存储器核心的操作。
在根据本发明另一实施例的半导体存储器设备中，数据总线传输读数据或写数据。多个列开关分别将存储器单元连接到数据总线。根据表明列地址的高位的高位地址，同时导通预定数量的列开关。列地址的末地址对应于末高位地址。即，只要激活了预定数量的列地址，预定数量的列开关就被导通，并且向多个存储器单元输入或从多个存储器单元输出并行数据。而且，当高位地址表明末地址时，将块选择信号的逻辑电平反相。如上所述，即使当在一次对存储器块的访问中输入和输出多位并行数据时，也可以正确的定时来将块选择信号反相。
在根据本发明另一实施例的半导体存储器设备中，列地址接线端接收用于选择连接到字线的存储器单元的列地址。当提供给列地址接线端的起始列地址是末地址时，字控制电路以重叠方式激活两条字线。当起始列地址不是末地址时，字控制电路以顺序方式一条接一条地激活字线。根据起始列地址激活字线所需的电路数可被减少，从而可大大降低半导体存储器设备的功耗。
在根据本发明另一实施例的半导体存储器设备中，当起始列地址是末地址时，第一控制信号产生器根据起始列地址和下一行地址来激活重叠信号。当接收到重叠信号时，存储器核心以重叠方式激活一对存储器块。相应地，存储器核心可很容易地决定是激活一对存储器块还是一个存储器块。于是可以很方便的方式控制存储器核心的操作。
在根据本发明另一实施例的半导体存储器设备中，当起始列地址是末地址时，第二控制信号产生器输出块选择信号。存储器核心根据块选择信号的逻辑电平来决定存储器块输入或输出数据。相应地，存储器核心可根据块选择信号，很容易地决定存储器块输入或输出数据。于是可很简单地控制存储器核心的操作。
在根据本发明另一实施例的半导体存储器设备中，第二控制信号产生器响应于对应于末地址的访问，将块选择信号的逻辑电平反相。因此，存储器核心可根据块选择信号而很容易地切换存储器块输入或输出数据。这使得可很简单地控制存储器核心的操作。
在根据本发明另一实施例的半导体存储器设备中，数据总线传输读数据或写数据。多个列开关分别将存储器单元连接到数据总线。第二控制信号产生器响应于对应于末地址的列开关的导通操作，将块选择信号的逻辑电平反相。于是，存储器核心可很精确地决定存储器块输入或输出数据的切换定时。于是，可很精确地控制存储器核心的操作。
在根据本发明另一实施例的半导体存储器设备中，数据总线传输读数据或写数据。多个列开关分别将存储器单元连接到数据总线。根据由列地址的高位表明的高位地址，同时导通预定数量的列开关。即，只要激活了预定数量的列地址，就导通预定数量的列开关，并且向多个存储器单元输入或从多个存储器单元输出并行数据。相应地，即使当在一次对存储器块的访问中输入和输出多位并行数据时，也可不中断数据地输入和输出数据。
在根据本发明另一实施例的半导体存储器设备中，列地址接线端接收用于选择连接到字线的存储器单元的列地址。存储器核心由多个根据行地址选择的存储器块组成。在以连续模式执行读操作或写操作的普通操作模式中，只要发射了访问命令，就以重叠方式激活根据行地址选择的一对存储器块。在连续模式中，当起始列地址是末地址时，字控制电路根据起始行地址激活一个被激活的存储器块中的字线之一，并根据下一起始行地址激活另一被激活的存储器块中的另一字线。因此，在其中一对存储器块在访问操作期间保持激活的半导体存储器设备中，即使当起始列地址表明连接到字线的末存储器单元时，也可以顺序方式访问连接到具有连续地址的两条字线的存储器单元。换句话说，当访问半导体存储器设备时，控制器的访问可不中断数据。于是可防止数据传输速率的降低。
在根据本发明另一实施例的半导体存储器设备中，当列地址是末地址时，字控制电路根据起始行地址和下一行地址，分别激活一对存储器块的字线，并以顺序方式访问连接到字线的存储器单元。然后，字控制电路根据同一行地址，分别激活一对存储器块的字线。首先访问连接到字线的末存储器单元的情形仅限于连续模式中第一次访问。如上所述，跟随在下一行地址之后，可以与普通操作模式中相同的方式来根据同一行地址激活一对存储器块的字线。这简化了字控制电路的结构。
在根据本发明另一实施例的半导体存储器设备中，当起始列地址是末地址时，第一控制信号产生器激活重叠信号。当接收到重叠信号时，字控制电路将起始行地址和下一行地址分别提供给一对存储器块。相应地，字控制电路可很容易地根据重叠信号来决定被激活的存储器块。这使得可很简单地控制字控制电路的操作。
在根据本发明另一实施例的半导体存储器设备中，第一控制信号产生器响应于对应于末地址的访问而禁用重叠信号。相应地，字控制电路可很容易地决定被激活的一对存储器块的禁用定时。于是可以简单的方式来控制字控制电路的操作。
在根据本发明另一实施例的半导体存储器设备中，数据总线传输读数据或写数据。多个列开关分别将存储器单元连接到数据总线。第一控制信号产生器响应于对应于末地址的列开关的导通操作而禁用重叠信号。因此，字控制电路可以精确的方式决定被激活的一对存储器块的禁用定时。这使得可很精确地控制字控制电路的操作。
在根据本发明另一实施例的半导体存储器设备中，字控制电路同时激活对应于行地址和下一行地址的字线。由于同时激活两条字线，因此可简化字控制电路的结构。
在根据本发明另一实施例的半导体存储器设备中，时钟接线端接收时钟。数据接线端输出从存储器单元输出的读数据，并将写数据输入存储器单元。与时钟同步地将读数据顺序输出到数据接线端，与时钟同步地将写数据顺序输入到数据接线端。即使在时钟同步模式的半导体存储器中，也可不中断数据地输入或输出数据。
附图说明
图1的时序图示出了具有传统连续模式的半导体存储器设备的读操作的示例。
图2的时序图示出了传统连续读操作中字线的切换操作的示例。
图3的时序图示出了传统连续读操作中字线的切换操作的另一示例。
图4的时序图示出了传统连续读操作中字线的切换操作的另一示例。
图5的方框图示出了根据本发明第一实施例的半导体存储器设备。
图6示出了图5所示的存储器块M0到M3的主要元件的详细电路图。
图7的说明性图示示出了根据第一实施例的连续模式中的操作的概况。
图8的说明性图示根据第一实施例，示出了在连续模式中提供的起始地址和激活了的存储器块之间的关系。
图9的时序图示出了根据第一实施例的连续模式中的操作示例。
图10的时序图示出了根据第一实施例的连续模式中的另一操作示例。
图11的方框图示出了根据本发明的第二实施例的半导体存储器设备。
图12的时序图示出了根据第二实施例的连续模式的操作示例。
图13的方框图示出了根据本发明第三实施例的半导体存储器设备。
图14的说明性图示示出了根据第三实施例的连续模式中的操作的概况。
图15的示例性图示根据第三实施例，示出了在连续模式中提供的起始地址和激活了的存储器块之间的关系。
图16的时序图根据第三实施例，示出了FCRAM的读操作和写操作的示例。
图17的时序图根据第三实施例，示出了连续模式中的操作示例。
图18的时序图根据第一实施例，示出了连续模式中的另一操作示例。
具体实施方式
下面参照附图描述本发明的实施例。在附图中，双圈代表外部接线端。通过外部接线端提供的信号具有与接线端的名字相同的标记。而且，在附图中，由粗线表示的信号线是复数的。粗线连接到的块的一部分由多个电路组成。尾部附有“z”的信号表示正逻辑电平。头部附有“/”和尾部附有“x”的信号表示负逻辑电平。
图5的方框图示出了根据本发明第一实施例的半导体存储器设备。
半导体存储器设备形成在硅衬底上，例如利用CMOS工艺得到的时钟同步型FCRAM(Fast Cycle RAM，快速循环RAM)。FCRAM采用SDR方法，其中与时钟信号CLK的上升沿同步地输入/输出数据，如图1所示。
FCRAM包括时钟缓冲器10、CE缓冲器12、模式寄存器14、地址缓冲器16和18、数据输入/输出电路20、控制信号产生器22、地址锁存器24和26、地址计数器28和30、存储器核心32，以及地址选择电路34。
FCRAM的操作模式包括普通操作模式和连续模式。在普通操作模式中，只要发射了读或写命令，就执行一次读或写操作。在连续模式中，根据与读或写命令一起提供的起始地址来连续执行多个读或写操作。接在起始地址之后的地址是由地址计数器28和30顺序地产生的。
时钟缓冲器10通过外部接线端CLK接收时钟信号CLK，并将所接收的信号输出为内部时钟信号ICLK。内部时钟信号ICLK被提供给CE缓冲器12和数据输入/输出电路20等。CE缓冲器12通过外部接线端/CE来接收芯片使能信号/CE，并输出内部芯片使能信号CEX和地址锁存信号ALATZ。虽然未在图中示出，但是FCRAM还包括输入缓冲器，其接收写使能信号/WE和输出使能信号/OE。
根据与模式寄存器设置命令一起提供的数据信号DQ或地址信号AD来设置模式寄存器14。当接收到未在普通操作模式中使用的芯片使能信号/CE、写使能信号/WE和输出使能信号/OE的组合时，认识到模式寄存器设置命令。当操作模式被设置为连续模式时，模式寄存器14激活连续模式信号CNTMDZ，其中在连续模式中，连续输入和输出数据信号DQ。在模式寄存器14中，除了连续模式外还设置了CAS延迟。CAS延迟是从接收到读命令时到输出数据时之间的时钟数。
地址缓冲器16通过地址接线端AD(列地址接线端)来接收由多个位组成的地址信号的低位A00—07(列地址)，并输出所接收的信号到地址锁存器24。提供列地址A00—07以选择连接到下面将描述的图6所示的字线WL的存储器单元MC。
地址缓冲器18通过地址接线端AD(行地址接线端)来接收由多个位组成的地址信号的高位A08—19(行地址)，并输出所接收的信号到地址锁存器26。提供行地址A08—19以选择下面将描述的图6所示的字线WL。根据本实施例的FCRAM采用非复用方式的地址，其中行地址和列地址是同时输入的。
数据输入/输出电路20通过数据总线DB来接收从存储器核心32读取的数据，并将所接收的读数据输出到数据接线端DQ(DQ0—15)。而且，数据输入/输出电路20通过数据接线端DQ(DQ0—15)来接收写数据，并通过数据总线DB将所接收的数据输出到存储器核心32。
数据输入/输出电路20包括未示出的并行/串行转换电路和串行/并行转换电路，以及对应于这些电路的读数据锁存器和写数据锁存器。并行/串行转换电路将从存储器核心32读取到数据总线DB并锁存在数据锁存器中的并行数据转换为串行数据。串行/并行转换电路将从数据接线端DQ顺序地提供的串行写数据转换为并行数据以锁存在数据锁存器中。
控制信号产生器22以连续模式操作，并根据芯片使能信号CEX和列地址CA00—07输出无等待信号NOWAITZ和列选择信号CLSELZ。当同时激活两个存储器块M(M0到M3中的两个)时，无等待信号NOWAITZ变为高电平。根据行地址RA08的逻辑电平输出列选择信号CLSELZ，以在同时激活的两个存储器块M中指定输出或输入数据信号DQ的块。控制信号产生器22工作为用于激活无等待信号NOWAITZ(重叠信号)的第一控制信号产生器，还工作为用于激活列选择信号CLSELZ(块选择信号)的第二控制信号产生器。
地址锁存器24与地址锁存信号ALATZ同步地锁存列地址A00—07，并将被锁存的地址输出到地址计数器28。地址锁存器26与地址锁存信号ALATZ同步地锁存行地址A08—19，并将被锁存的地址输出到地址计数器28和地址选择电路34。
在连续模式开始时和普通操作模式期间，地址计数器28(列地址计数器)输出列地址A00—07作为列地址CA00—07。在连续模式中(CNTMDZ＝高电平)，地址计数器28还与内部时钟信号ICLK同步地对列地址CA00—07加“1”，并输出这些地址作为内部列地址。即，地址计数器28顺序地产生跟随在起始列地址A00—07之后的内部列地址。
在连续模式中，地址计数器30(行地址计数器)根据内部芯片使能信号CEX的激活来进行操作。地址计数器30输出这样的地址，其中在连续读操作或连续写操作的开始时，对行地址RA08—19加“1”作为行地址+RA08—19(内部行地址)。然后，只要地址计数器30根据列地址CA00—07确定末列选择信号CL已经被激活，它就对行地址+RA08—19加“1”。
存储器核心32由4个存储器块M0到M3组成。响应于行地址RA的最高位A19和最低位A08来选择存储器块M0到M3。在连续模式和普通操作模式中，存储器核心32响应于行地址RA0—19、列地址CA00—07和从操作控制电路(未示出)输出的操作控制信号来执行读操作或写操作。操作控制信号可包括：基本定时信号RASZ，其执行对存储器块M0到M3的访问操作；字线激活信号WTZ，其激活字线WL；锁存使能信号LEX和/LEX，其激活读出放大器；预充电信号BRSX，其对位线预充电，等等。在连续模式中，存储器核心32响应于无等待信号NOWAITZ和列选择信号CLSELZ进行操作。图6示出了存储器块M0到M3的细节。
地址选择电路34具有分别对应于存储器块M0到M3的地址选择器SEL0—SEL3。在普通操作模式中，响应于行地址RA08和RA19来激活地址选择器SEL0—SEL3中任意之一。激活的地址选择器SEL输出行地址RA09—18作为行地址IRA09—18。在连续模式开始时，响应于行地址RA08和RA19来激活地址选择器SEL0—SEL3中的两个。两个激活的地址选择器SEL分别输出行地址RA09—18(或行地址+RA09—18)作为行地址IRA09—18。换句话说，在连续模式开始时，两个存储器块被同时访问，而且响应于行地址IRA09—18来激活字线WL。这样，在连续模式中，地址选择电路34工作为字控制电路，其根据起始行地址RA09—18和下一行地址+RA09—18，以重叠方式来激活字线WL。
然后，地址选择电路34确定末列选择电路CL已被列地址CA00—07激活两次后，它禁用地址选择器SEL0—SEL3中的一个。激活的地址选择器SEL输出行地址+RA09—18作为行地址IRA09—18。而且，以顺序方式访问一个存储器块。
图6的详细电路图示出了图5所示的存储器块M0到M3的主要元件。
每个存储器块M0到M3包括以矩阵形式排列的多个动态存储器单元MC、在图中纵向排列的多条字线WL，以及在图中横向排列的多个位线对BLZ和BLX。存储器单元MC包括具有连接到字线WL的栅极的传输晶体管，以及通过该传输晶体管连接到位线BLZ或BLX的电容器。
每个预充电电路PRE包括用于分别连接位线对BLZ和BLX到预充电线VPR的nMOS晶体管，还包括用于补偿位线对BLZ和BLX的nMOS晶体管。nMOS晶体管的栅极接收位线重置信号BRSX。预充电线VPR被设置为例如内部供电电压和地电压之间的中间电压。
每个读放大器SA包括输入端和输出端互连的CMOS反相器对。CMOS反相器的输入端分别连接到位线BLZ和BLX。CMOS反相器的pMOS晶体管的源极连接到锁存使能信号/LEX，其中锁存使能信号LEX的逻辑电平被反相。CMOS反相器的nMOS晶体管的源极连接到锁存使能信号LEX。
当锁存使能信号/LEX和LEX分别是逻辑高电平和逻辑低电平时，读放大器SA被激活，并工作为放大位线BLZ和BLX之间的电压差，然后锁存放大了的逻辑电平。在读操作期间，由读放大器SA放大的数据通过列开关CSW被传送到数据总线DB，在写操作期间，其通过位线BLZ(或BLX)被写入存储器单元MC。在根据列地址信号CA00—07的译码信号产生的列选择信号CL的高电平期间，列开关CSW被导通。在本实施例中，在每个存储器块M0到M3中，对每个数据接线端DQ，由列选择信号CL直接选择四个列开关CSW，而且从存储器单元MC读出4位并行数据到数据总线DB，或从数据总线DB将4位并行数据写入存储器单元MC。
图7根据第一实施例，示出了连续模式中操作的概况。
如图7(a)和图7(b)所示，当连续模式开始时，如果与访问命令一起提供的起始行地址RA的最低位A08是“L(低电平)”，则首先访问存储器块M0或M2。即，选择存储器块M0或M2中的预定字线WL(A)。
在本实施例中，用行地址RA的最低位A08来标识存储器块M0到M3，从而接下来必须被选择的字线WL(A+1)存在于右侧的存储器块M1或M3中。相应地，当连续模式中的访问开始时，地址选择电路34同时激活存储器块M0和M1中的字线WL(图7(a))，或者存储器块M2和M3中的字线WL(图7(b))。
当起始行地址RA的最低位A08是“H(高电平)”并且其余所有位A09—18都不是“H(高电平)”时，首先访问存储器块M1或M3，如图7(c)和7(d)所示。换句话说，必须首先被选择的字线WL(A)存在于存储器块M1或M3中，而接下来将要选择的字线WL(A+1)存在于左侧的存储器块M0或M2中。相应地，当连续模式的访问开始时，地址选择电路34同时激活存储器块M1和M0中的字线WL(图7(c))或存储器块M3和M2中的字线WL(图7(d))。
当连续模式的访问开始时，当起始行地址RA的所有位A08—18都是“H”时，地址选择电路34以与上面相同的方式同时激活存储器块M1和M2中的字线WL(图7(e))或存储器块M3和M0中的字线WL(图7(f))。
图8示出了连续模式中提供的起始地址和激活的存储器块之间的关系。
例如，当起始行地址RA的最高位A19是“L”时，同时激活存储器块M0和M1中的字线WL，并且执行读操作或写操作(对应于图7(a)和7(c))。与上述方式相同，当起始行地址RA的最高位A19是“H”时，同时激活存储器块M2和M3中的字线WL，并执行读操作或写操作(对应于图7(b)和7(d))。
当最高位A19从“L”变为“H”时，同时激活存储器块M1和M2中的字线WL(对应于图7(e))。当最高位A19从“H”变为“L”时，同时激活存储器块M3和M0中的字线WL(对应于图7(f))。
图9根据第一实施例，示出了连续模式中操作的示例。
在本例中，在图5所示的模式寄存器14中预先存储表明连续模式的信息。模式寄存器14工作为激活连续模式信号CNTMDZ。当FCRAM与时钟信号CLK(未示出)同步地检测到芯片使能信号/CE变为低电平时，它开始连续读操作或连续写操作。具体地说，当写使能信号/WE是高电平时，连续读操作开始。当写使能信号/WE是低电平时，连续写操作开始。
例如，在连续模式中，当FCRAM第一次被访问时，它接收表明存储器块M1的行地址RA08—19＝“A”和列地址CA00—07＝“01”(十六进制数)与芯片使能信号/CE(图9(a))。控制信号产生器22与芯片使能信号/CE的下降沿同步地激活无等待信号NOWAITZ和列选择信号CLSELZ到高电平(图9(b)和9(c))。
根据行地址的最低位RA08的逻辑电平，列选择信号CLSELZ变为高电平或低电平。例如，当列选择信号CLSELZ是高电平时，访问存储器块M1或M3。当列选择信号CLSELZ是低电平时，访问存储器块M0或M2。在本例中，起始行地址“A”表明存储器块M1，从而列选择信号CLSELZ在连续访问开始时变为高电平。
由低电平的芯片使能选择信号CEX和高电平的连续模式信号CNTMDZ激活地址计数器30，以输出行地址“A+1(+RA08—19)”，其中对行地址“A”加“1”(图9(d))。行地址“A+1”是用于表明存储器块M0的地址。地址选择电路34接收行地址“A”和“A+1”以选择两个地址选择器SEL0和SEL1。地址选择电路34从地址选择器SEL1输出行地址“A(IRA09—18)”，从地址选择器SEL0输出行地址“A+1(IRA09—18)”。
存储器核心32响应于控制信号例如从操作控制电路输出的基本定时信号RASZ而进行操作。存储器核心32接收无等待信号NOWAITZ的激活，并分别激活对应于地址选择器SEL0和SEL1的存储器块M0和M1。存储器块M1激活对应于行地址“A”的字线WL(图9(e))。存储器块M0激活对应于行地址“A+1”的字线WL(图9(f))。存储器块M0和M1同时(重叠地)激活字线WL，并同时激活读放大器SA。例如，当连续访问是读访问时，响应于对字线WL的选择，从存储器核心MC、在位线BLZ或BLX中读取数据，读放大器SA放大数据的信号量。
然后，存储器核心32接收高电平的列选择信号CLSELZ，并激活对应于起始列地址00—03(十六进制数)的列选择信号CL(图9(g))。如图1所示，列选择信号CL的一次激活使得每个数据接线端DQ的4位读数据与时钟信号CLK同步地顺序地输出到数据接线端DQ(读操作)。或者，列选择信号CL的一次激活使得每个数据接线端DQ的4位写数据与时钟信号CLK同步地顺序地输入到1个数据接线端DQ(写操作)。即，响应于列地址的高位A02—07，每个数据接线端DO的4个列开关CSW同时导通。然后，顺序地激活对应于下列列地址04—07、08—11、…的列选择信号CL，然后执行对存储器核心M1的访问(图9(h))。
当控制信号产生器22检测到对应于第一次末列地址FC—FF的列选择信号CL(末列选择信号)被激活时，它将列选择信号CLSELZ的逻辑电平进行反相(图9(i))。换句话说，列选择信号CLSELZ响应于根据第一次末列选择信号的列开关CSW的导通操作，列选择信号CLSELZ的逻辑电平反相了。当列选择信号CLSELZ变化时，切换输入或输出数据的存储器块M。而且，列选择信号CL被顺序地提供给对应于行地址“A+1”的存储器块M0(图9(j))，从存储器块M0输出或向存储器块M0输入数据。
如果对应于末列地址FC—FF的末列选择信号CL被再次激活，则到被激活的两条字线WL(A，A+1)的访问完成。相应地，两条字线WL都被禁用(图9(k)和9(l))。控制信号产生器22还检测到对应于末列地址FC—FF的列选择信号CL又被激活，并禁用无等待信号NOWAITZ到低电平(图9(m))。即，在连续模式中，控制信号产生器22响应于第二次末列选择信号CL而禁用无等待信号NOWAITZ。
当地址计数器30检测到对应于末列地址CA00—07的列选择信号CL被激活两次，同时无等待信号NOWAITZ被激活时，它对列地址+RA08—19加“1”，从而使其成为“A+2”(图9(n))。激活对应于行地址的行地址“A+2”的存储器块M1中的字线WL，并以顺序方式从存储器块M1输出或向存储器块M1输入数据(图9(o))。即，当连续方式开始时，激活两条字线WL，然后一条接一条地激活字线WL。
然后，当激活对应于末列地址FC—FF的列选择信号CL时，对行地址+RA08—19加“1”。更详细地说，只要对应于末列地址CA00—07的列选择信号CL被激活的同时无等待信号NOWAITZ被激活，地址计数器30就对行地址+RA08—19加“1”。然后不中断地向数据接线端DQ输入或从其输出数据。
图10根据第一实施例，示出了连续模式中操作的另一示例。为了简化，将不再描述与图9相同的操作。
在本例中，与图9的方式相同，在连续模式中当其被第一次访问时所提供的起始行地址RA08—19表明存储器块M1。起始列地址CA00—07是对应于末列选择信号CL的FF(十六进制数)(图10(a))。
与图9的方式相同，在连续访问开始时，同时激活不同存储器块M1和M2的两条字线WL(图10(b)和10(c))。例如，在读模式中，对应于起始行地址“A”的字线WL被激活，对应于下一行地址“A+1”的字线WL也被激活。存储器块M1和M0的读放大器SA被激活，并同时放大读数据。
换句话说，即使当起始4位读数据位于不同的字线WL上时，也可预先放大全部读数据。相应地，可不中断地将读数据输出到数据接线端DQ。
同样在写操作中，同时激活对应于起始行地址“A”的字线WL和对应于下一行地址“A+1”的字线WL。因此，即使当起始4位写数据位于不同的字线WL上时，也可连贯地输入写数据。
激活对应于存储器块M1的末列地址(十六进制数FC—FF)的列选择信号CLSELZ后，FCRAM以与图9相同的定时进行操作。
如上所述，在本实施例中，在连续模式中，以重叠的方式激活对应于起始行地址RA和下一行地址+RA的字线WL。相应地，即使当起始列地址CA表明连接到字线WL的末存储器单元MC时，也无须进行字线WL的开关操作。因此，可访问控制FCRAM的控制器而不中断数据。因此，可防止数据传输速率的降低。
由于用于通知控制器字线WL正被切换这一事实的等待信号和其控制电路不是必要的，因此FCRAM的结构和控制器的控制电路可被简化。这降低了系统成本。
当地址计数器30顺序地产生跟随在起始行地址RA后面的内部行地址+RA时，可响应于跟随在起始行地址RA后面的内部行地址+RA，以重叠的方式很容易地激活字线WL。
仅在连续模式开始时，激活两条字线WL，然后一条接一条地激活字线WL。被激活的字线WL的数量被减到最少，以降低FCRAM的功耗。
起始行地址RA或内部行地址+RA可由简化的地址选择器SEL0—SEL3很容易地选择，然后被输出到存储器块M。
行地址RA的最低位A08被用于选择存储器块M。因此，对应于连续两个行地址RA的字线WL可被独立地分配给不同的存储器块M。因此，在连续模式中，当其被第一次访问时，行地址RA的两条不同字线可很容易地以重叠的方式激活。而且，虽然两条字线WL是被重叠地激活的，但是存储在存储器单元MC中的数据不大可能被损坏。
存储器核心32可很容易地决定将被由控制信号产生器22产生的无等待信号NOWAITZ激活的存储器块M。这使得可很简单地控制存储器核心32的操作。
当由地址计数器28产生的列地址CA表明第二次的末地址时，无等待信号NOWAITZ被禁用。相应地，存储器核心32可很容易地决定被激活的存储器块M对的禁用定时。于是，可很简单地控制存储器核心32的操作。
以相同的方式，响应于对应于第二次末地址的列开关CSW的导通操作，禁用无等待信号NOWAITZ。相应地，存储器核心32可精确地确定被激活的存储器块M对的禁用定时。于是可精确地控制存储器核心32的操作。
根据由控制信号产生器22产生的列选择信号CLSEL，存储器核心32可很容易地决定输入或输出数据的存储器块M。这使得可很简单地控制存储器核心32的操作。
当列地址CA表明第一次的末地址时，列选择信号CLSEL的逻辑电平被反相。因此，存储器核心32可很容易地切换输入或输出数据的存储器块M。结果，可很方便地控制存储器核心32的操作。
以相同的方式，响应于对应于第一次末地址的列开关CSW的导通操作，列选择信号CLSELZ的逻辑电平被反相。相应地，存储器核心32可精确地决定存储器块M的切换定时。结果，可很精确地控制存储器核心32的操作。
当同时激活对应于起始行地址RA和下一行地址+RA的字线WL时，地址选择电路34的结构可以简化。
图11示出了根据本发明第二实施例的半导体存储器设备的结构。与第一实施例相同的电路和信号被标以相同的标号，并省略对其的详细描述。
本实施例的半导体存储器设备与第一实施例相同，除了包括控制信号产生器22A(第一和第二控制信号产生器)和地址计数器30A(行地址计数器)以代替第一实施例的控制信号产生器22和地址计数器30。换句话说，半导体存储器设备形成为具有连续模式的时钟同步型FCRAM。存储器核心32与时钟信号CLK同步地以4位为基础输出读数据到每个数据接线端DQ。存储器核心32与时钟信号CLK同步地以4位为基础输入写数据到每个数据接线端DQ。
当在连续模式中第一次被访问时，仅当列地址CA00—07表明末列选择信号CL时，控制信号产生器22A才输出无等待信号NOWAITZ(重叠信号)和列选择信号CLSELZ(块选择信号)。即，仅当连续访问的起始列地址CA00—07是十六进制数FF、FD、FE和FF时，即当它们对应于末列地址时，无等待信号NOWAITZ和列选择信号CLSELZ才被激活。
在此情形下，如图10所示，对应于起始行地址A(位A08、A19)及其下一地址A+1(位A08、A19)的存储器块M被同时激活。而且，在对应于起始行地址A的存储器块M中，对应于起始行地址A(位A09—18)的字线WL被激活。同时，在对应于其下一行地址A+1的存储器块M中，对应于下一行地址A+1(位A09—18)的字线WL也被激活。
在连续模式中当被第一次访问时，当列地址CA00—07表明末列选择信号CL时地址计数器30A对起始行地址A(RA08—19)加“1”，并将信号输出到下一行地址A+1(+RA08—19)。在连续模式中当被第一次访问时，当列地址CA00—07不表明末列选择信号CL时，地址计数器30A输出起始行地址(RA08—19)作为行地址+RA08—19。然后，只要对应于末列地址CA00—07的列选择信号CL被激活，地址计数器30A就对行地址+RA08—19加“1”。换句话说，由地址计数器30A输出的行地址+RA08—19数比第一实施例的小1。
图12示出了根据第二实施例连续模式中的操作示例。
在本例中，在连续模式中当被第一次访问时，被提供的列地址CA00—07(十六进制数的FB)表明末列选择信号起第二位置的列选择信号CL(图12(a))。因此，控制信号产生器22不激活无等待信号NOWAITZ和列选择信号CLSELZ。
地址计数器30A输出起始行地址RA08—19(A)作为行地址+RA08—19(A)，因为起始列地址CA00—07(FB)不对应于末列选择信号CL(图12(b))。例如，起始行地址RA08—19(A)表明存储器块M1。
存储器核心32接收低电平的无等待信号NOWAITZ，只激活存储器块M1，以只激活存储器块M1中的字线WL。然后执行连续访问。只要对应于末列地址FF的列选择信号CL被激活，就切换存储器块M和字线WL。以与第一实施例相同的方式执行连续访问。
而且，当在连续模式开始时提供的列地址CA00—07对应于末列选择信号CL(CA00—07＝“FC”，“FD”，“FE”和“FF”之一)时，FCRAM以与图10相同的方式进行操作。即，两条字线WL被同时激活。
本实施例还可具有与第一实施例所述相同的效果。而且在本发明中，当连续模式开始时，如果列地址CA00—07不对应于末列选择信号CL，则一条接一条地激活字线WL。由于防止了同时操作两个存储器块，所以可降低操作中的功耗。
图13示出了根据本发明第三实施例的半导体存储器设备的结构。与第一实施例相同的电路和信号将被指定与第一实施例相同的标号，并不再给出对其的详细描述。
根据本实施例的结构与第一实施例基本相同，除了使用控制信号产生器22B(第一控制信号产生器)、地址计数器30B(行地址计数器)、存储器核心32B和地址选择电路34B(字控制电路)来代替第一实施例的控制信号产生器22、地址计数器30、存储器核心32和地址选择电路34。即，半导体存储器设备形成为具有连续模式的时钟同步型FCRAM。
地址锁存电路24接收列地址A00、01和03—07，以及行地址A08，并输出所接收的地址A00、01和03—08作为列地址信号。地址锁存电路26接收列地址A02和行地址A09—19，并输出所接收的地址A02、09—19作为行地址RA02和09—19。换句话说，在本实施例中，地址A02被用作行地址，地址A08被用作列地址。
地址计数器28输出列地址CA00、01和03—08。地址计数器30A输出行地址+RA02和09—19，其中行地址RA02和09—19都加了“1”。
存储器核心32B由四个存储器块M0到M3组成。根据行地址RA的最高位A19和最低位A02来选择存储器块M0到M3。存储器核心32B在普通操作模式和连续模式期间保持激活两个存储器块M，并以连贯的方式激活列选择信号CL两次。存储器块M0到M3的主要元件与图6相同。
在读操作中，只要列选择信号CL被激活，就从被激活的存储器块M以2位为基础输出数据。以与第一实施例相同的方式，与时钟信号CLK同步地以4位为基础向每个数据接线端DQ输出读数据。在写操作中，只要激活了时钟信号CLK，就以2位为基础而向被激活的存储器块M输入数据。与时钟信号CLK同步地以4位为基础向每个数据接线端DQ输入写数据。
地址选择电路34B保持激活对应于两个被激活的存储器块M的两个地址选择器SEL，并分别输出行地址IRA09—18到存储器块M。地址选择电路34B在无等待信号NOWAITZ被激活时，输出不同的行地址IRA09—18和+IRA09—18到两个被访问的存储器块M，在无等待信号NOWAITZ被禁用时，输出相同的行地址IRA09—18到两个存储器块M。
控制信号产生器22B以连续模式操作，并根据芯片使能信号CEX和列地址CA00—07来输出无等待信号NOWAITZ。控制信号产生器22B不输出列选择信号CLSELZ。在连续模式中第一次被访问时，仅当列地址CA00—07表明末列选择信号CL或从末列选择信号CL起第二位置的列选择信号CL时，无等待信号NOWAITZ才变为高电平。
图14示出了根据第三实施例的连续模式中操作的概况。
当在连续模式开始时与访问命令一起提供的起始地址信号的位A02—08(列地址CA03—08和行地址RA02)全是“H”，而其它位A09—18中的一个是“L”时，首先访问存储器块M1或M3，如图14(a)和14(b)所示。即，选择存储器块M1或M3中预定字线WL(A)。
在本实施例中，使用行地址RA的最低位A02来标识存储器块M0到M3。这样，下一必须被选择的字线WL(A+1)存在于左侧的存储器块M0或M2中。相应地，当连续模式中的访问开始时，地址选择电路34B同时激活存储器块M0和M1中的字线WL(图14(a))或者存储器块M2和M3中的字线WL(图14(b))。
当起始地址信号的位A02—08(列地址CA03—08，以及行地址RA02和09—18)都是“H”时，首先访问存储器块M1或M3，如图14(c)或14(d)所示。即，选择存储器块M1或M3中的预定字线WL(A)。
接下来必须被选择的字线WL(A+1)存在于存储器块M2或M0中。当连续模式中的访问开始时，地址选择电路34B同时激活存储器块M1和M2中的字线WL(图14(c))或者存储器块M3和M0中的字线WL(图14(d))。
图15根据第三实施例，示出了连续模式中提供的起始地址和被激活的存储器块之间的关系。
例如，当起始地址AD的位A02—08是“H”而位A19是“L”时，同时激活存储器块M1和M0的字线WL，并执行读操作或写操作(对应于图14(a))。以相同的方式，当起始地址AD的位A02—08和19是“H”时，同时激活存储器块M3和M2的字线WL，并执行读操作或写操作(对应于图14(b))。
当起始地址AD的位A02—18是“H”而位A19是“L”时，同时激活存储器块M1和M2的字线WL，并执行读操作或写操作(对应于图14(c))。当起始地址AD的位A02—19是“H”时，同时激活存储器块M3和M0的字线WL，并执行读操作或写操作(对应于图14(d))。
图16根据第三实施例，示出了FCRAM的读操作和写操作的示例。
在读操作期间，对于1位数据接线端DQ来说，只要列选择信号CL被激活，FCRAM就以2位为基础而从不同的存储器块M读出数据(4位并行数据)，并通过数据总线DB将该数据锁存在数据锁存器中。数据锁存器将所接收的并行数据转换为串行数据，并与时钟同步地将它们顺序地输出到数据接线端DQ。
在连续读操作中，激活芯片使能信号/CE，并将起始地址AD(本例中为A05)提供给FCRAM(图16(a))。FCRAM以连贯方式激活列选择信号CL两次(图16(b))。于是，只要列选择信号CL被激活，就以2位为基础将数据输出到数据总线DB1和DB2(图16(c))。而且，包括对应于地址A05的数据D05的8个读数据D04—11被锁存在数据锁存器中。即，对应于8个地址的数据被逐个数据接线端DQ地锁存在数据锁存器中。被锁存的并行读数据被转换为串行数据，并与时钟信号CLK同步地以顺序方式输出(图16(d))。
然后，FCRAM每8个时钟激活列选择信号CL两次(图16(e))，并以2位为基础从两个存储器块M读取数据两次(图16(f))。读并行数据被锁存在数据锁存器中，被转换为串行数据，然后以顺序方式与时钟信号CLK同步地输出(图16(g))。
同时，在连续写操作中，在从提供起始地址A05起预定个时钟之后，写数据D05、06、07等与时钟信号CLK同步地被提供给数据接线端DQ(图16(h))。串行写数据被转换为并行数据，然后锁存在数据锁存器中。当预定数量的写数据被锁存在数据锁存器后，列选择信号CL被连贯地激活两次(图16(i))。以4位为基础将写数据写入存储器单元MC(图16(j))。此时，数据总线DB2中存在不定写数据D04。但是，数据D04未被写入存储器单元，因为对应于数据D04的列选择信号CL被禁用，或因为对应于数据D04的写放大器被禁用。
图17根据第三实施例，示出了连续模式中操作的示例。
在本例中，图13所示的模式寄存器14所具有预先设定在这里的表明连续模式的信息。当FCRAM与时钟信号CLK(未示出)同步地检测到芯片使能信号/CE变为低电平时，它就开始连续读操作或连续写操作。
在本例中，在连续模式中，当第一次被访问时，FCRAM接收表明存储器块M1的行地址RA02、09—19＝“A”以及列地址CA00、01和03—08＝“FC”(十六进制数)与芯片使能信号/CE(图17(a))。因为起始列地址是“FC”，因此对应于被连贯地激活两次的列选择信号CL的列地址是“FC”、“FD”、“FE”和“FF”。即，起始列地址FC包括末列地址FF。因此，控制信号产生器22B与芯片使能信号/CE的下降沿同步地激活无等待信号NOWAITZ到高电平(图17(b))。
地址计数器30B输出行地址“A+1(+RA02，09—19)”，其中对行地址“A”加了1，因为起始列地址FC表明以连贯方式被激活两次的末列选择信号CL(图17(c))。行地址“A”是用于表明例如存储器块M1的地址。地址选择电路34B接收无等待信号NOWAITZ的激活，并根据行地址“A”选择两个地址选择器SEL1和SEL0。而且，地址选择电路34B接收无等待信号NOWAITZ的激活，从地址选择器SEL1输出行地址“A”，从地址选择器SEL0输出行地址“A+1”。
存储器核心32B响应于例如从操作控制电路输出的基本定时信号RASZ进行操作。存储器核心32B激活分别对应于所选择的地址选择器SEL0和SEL1的存储器块M1和M0。存储器块M1激活对应于行地址“A”的字线WL(图17(d))。存储器块M0激活对应于行地址“A+1”的字线WL(图17(e))。存储器块M0和M1同时激活字线WL，并同时激活读放大器SA。例如，当连续访问是读访问时，由于字线WL的激活，数据从存储器单元MC被读出到位线BLZ或BLX，其信号量由读放大器SA放大。
然后，存储器核心32B激活存储器块M0和M1的列选择信号CL(图17(f)和17(g))。如图16所示，列选择信号CL的一次激活使得可以2位为基础，从存储器块M0和M1读取数据(读操作)，或者列选择信号CL的一次激活使得可以2位为基础，向存储器块M0和M1写入数据(写操作)。
响应于对应于末列地址FF的列选择信号CL的激活(列开关CSW的导通操作)，存储器块M0和M1禁用字线WL(图17(h)和17(i))。响应于对应于末列地址FF的存储器单元MC的访问(列选择信号CL的激活)，控制信号产生器22B禁用无等待信号NOWAITZ。
地址选择电路34B接收无等待信号NOWAITZ的禁用，然后输出相同的行地址A+1到两个尝试访问的存储器块M0和M1。然后，以与普通操作模式相同的方式，两个存储器块M0和M1激活对应于相同的行地址A+1的字线WL(图17(k)和17(1))。还与列选择信号CL同步地以2位为基础从存储器块M0和M1读取数据，或与列选择信号CL同步地以2位为基础向存储器块M0和M1写入数据。即，执行连续访问而不中断数据。
图18根据第三实施例，示出了连续模式中操作的另一示例。为了简明起见，与图17相同的操作将不再详细描述。
在本例中，在连续模式中，当第一次被访问时，FCRAM接收表明存储器块M1的行地址RA02、09—19＝“A”以及列地址CA00、01和03—08＝“FB”(十六进制数)与芯片使能信号/CE(图18(a))。起始列地址FB不对应于以连贯方式被激活两次的末列选择信号CL。因此，控制信号产生器32B不激活无等待信号NOWAITZ(图18(b))。
因为起始列地址CA00、01和03—08(FB)不对应于以连贯方式被激活两次的末列选择信号CL，所以地址计数器30B输出起始行地址RA02和09—19(A)作为行地址+RA02、09—19(A)(图18(c))。行地址“A”是用于表明例如存储器块M1的地址。以与普通操作模式相同的方式，地址选择电路34B根据行地址“A”选择两个地址选择器SEL1和SEL0。地址选择电路34B还从地址选择器SEL1和地址选择器SEL0输出行地址“A”。
存储器核心32B激活分别对应于所选择的地址选择器SEL0和SEL1的存储器块M1和M0。存储器块M1和M0同时激活对应于行地址“A”的字线WL(图18(d)和18(e))。然后激活存储器块M0和M1的列选择信号CL，以顺序方式读取读数据(图18(f)和18(g))，或顺序地将写数据写入存储器块M0和M1。
响应于对应于末列地址FF的列选择信号CL的激活，禁用存储器块M0和M1中的字线WL(图18(h)和18(i))。响应于对应于末列地址FF的列选择信号CL的激活，地址计数器30B对行地址+RA02和09—19(＝A)加“1”，将它们变为“A+1”(图18(j))。然后，以与普通操作模式相同的方式，两个存储器块M0和M1激活对应于同一行地址A+1的字线WL(图18(k)和18(1))。而且，与列选择信号CL同步地以2位为基础从存储器块M0和M1读取数据，或与列选择信号CL同步地以2位为基础将数据写入存储器块M0和M1。即，执行连续访问而不中断数据。
本发明也可具有与第一和第二实施例相同的效果。而且，在本发明中，即使在其两个存储器块M在普通操作模式中被同时激活的FCRAM中，也可执行连续访问而不中断读数据或写数据。
更具体地说，当列地址CA对应于末地址时，根据起始行地址RA和下一行地址+RA来激活一对存储器块M的字线WL。于是可输入或输出数据而不中断数据。以与普通操作模式相同的方式，可根据同一行地址+RA，通过激活一对存储器块M的字线WL来执行接下来的操作。这简化了地址选择电路34B的结构。
在上述实施例中，描述了将本发明应用于FCRAM的示例，但是本发明并不限于这些实施例。例如本发明可应用于SDRAM或时钟同步型闪存。
而且，在上述实施例中描述了将本发明应用于SDR模式的FCRAM的示例，但本发明并不限于这些实施例。例如，本发明可应用于DDR(双数据速率)模式的FCRAM、SDRAM或闪存，其中数据是与时钟信号CLK的上升沿和下降沿两者同步地输入或输出的。
本发明并不限于上述实施例，可作出各种修改而不偏离本发明的精神和范围。可在部分或全部组件中作出任何改进。
工业可用性
根据本发明的半导体存储器设备，即使在起始地址表明连接到字线的末存储器单元的情形下，字线的切换操作也是不必要的，可以顺序方式访问连接到不同字线的存储器单元。即，尝试访问半导体存储器设备的控制器可访问半导体存储器设备而不中断数据。因此可防止降低数据传输速率。而且，也不需要用于通知控制器数据线正被切换这一事实的信号和控制电路，从而可简化半导体存储器设备和控制器的控制电路的结构。这降低了系统成本。
根据本发明的半导体存储器设备，可减少在下一行地址后激活字线所需的电路数，从而可降低半导体存储器设备的功耗。
根据本发明的半导体存储器设备，当起始列地址不是末地址时顺序地逐条激活字线使得可降低半导体存储器设备的功耗。
根据本发明的半导体存储器设备，可通过地址选择器很容易地将起始行地址和下一行地址之一提供给预定存储器块。
根据本发明的半导体存储器设备，将对应于两个连续行地址的字线指定给两个不同的存储器块，从而在连续模式的访问开始时，具有不同行地址的两条字线可以重叠的方式很容易地被激活。
根据本发明的半导体存储器设备，在连续模式开始时激活重叠信号，于是存储器核心可很容易地决定是激活一对存储器块还是一个存储器块。这使得可以很简单的方式来控制存储器核心的操作。
根据本发明的半导体存储器设备，当内部列地址表明第二次的末地址时，重叠信号被禁用，于是存储器核心可很容易地决定被激活的一对存储器块的禁用定时。于是可以很简单的方式来控制存储器核心的操作。
根据本发明的半导体存储器设备，响应于对应于第二次末地址的列开关的导通操作，禁用重叠信号。因此，存储器核心可精确地决定被激活的一对存储器块的禁用定时。这使得可以很精确的方式来控制存储器核心的操作。
根据本发明的半导体存储器设备，根据块选择信号的逻辑电平，决定用于数据输入或输出数据的存储器块。相应地，存储器核心可很容易地根据块选择信号来决定用于输入或输出数据的存储器块。于是可很简单地控制存储器核心的操作。
根据本发明的半导体存储器设备，当列地址表明第一次末地址时，块选择信号的逻辑电平被反相。相应地，存储器核心可很容易地根据块选择信号来切换存储器块以输入或输出数据。这使得可很简单地控制存储器核心的操作。
根据本发明的半导体存储器设备，响应于对应于第一次末地址的列开关的导通操作，块选择信号的逻辑电平被反相。因此，存储器核心可精确地决定存储器块的切换定时。结果，可很精确地控制存储器核心的操作。
根据本发明的半导体存储器设备，即使在具有在访问操作中总是被激活的存储器块的产品中，也可实现不被中断的数据输入或输出，从而防止了数据传输速率的下降。

Claims (28)

1.一种具有连续模式的半导体存储器设备，在所述连续模式中，不同的字线被顺序地激活而且数据被连续地输出或输入，所述半导体存储器设备包括：
存储器核心，其具有分别连接到字线的多个存储器单元；
行地址接线端，其接收用于选择所述字线的行地址；以及
字控制电路，所述字控制电路在所述连续模式中，以重叠的方式激活对应于起始行地址和下一行地址的字线，其中
在所述连续模式开始时，所述字控制电路激活所述字线中的两条，以顺序地访问连接到所述两条字线的存储器单元，然后一条接一条地激活其余字线。
2.如权利要求1所述的半导体存储器设备，还包括：
行地址计数器，在所述连续模式中，所述行地址计数器顺序地产生跟随在所述起始行地址之后的内部行地址，所述起始行地址被提供给所述地址接线端，其中
所述字控制电路以重叠的方式激活对应于所述行地址和所述内部行地址的字线。
3.如权利要求1所述的半导体存储器设备，其中：
所述存储器核心由多个根据所述行地址选择的存储器块组成；
所述字控制电路包括多个分别对应于所述存储器块的地址选择器，所述地址选择器根据所述行地址而被激活，并选择性地输出所述行地址和所述下一行地址之一；并且
从所述地址选择器接收所述行地址或所述下一行地址的存储器块以重叠方式被激活。
4.如权利要求3所述的半导体存储器设备，其中
使用所述行地址的最低位来选择所述存储器块。
5.如权利要求3所述的半导体存储器设备，还包括
在所述连续模式开始时激活重叠信号的第一控制信号产生器，其中
当接收所述重叠信号时，所述存储器核心根据所述起始行地址和所述下一行地址，以重叠方式激活一对存储器块。
6.如权利要求5所述的半导体存储器设备，还包括：
列地址接线端，所述列地址接线端接收用于选择连接到所述字线的存储器单元的列地址；以及
列地址计数器，所述列地址计数器产生跟随在被提供到所述列地址接线端的起始列地址之后的内部列地址，其中
当所述内部列地址表明第二次末地址时，所述第一控制信号产生器禁用所述重叠信号。
7.如权利要求6所述的半导体存储器设备，还包括：
传输读数据或写数据的数据总线；以及
分别将所述存储器单元连接到所述数据总线的多个列开关，其中
所述第一控制信号产生器响应于对应于第二次末地址的列开关的导通操作而禁用所述重叠信号。
8.如权利要求6所述的半导体存储器设备，还包括：
传输读数据或写数据的数据总线；以及
分别将所述存储器单元连接到所述数据总线的多个列开关，其中：
根据由所述列地址的高位表明的高位地址，同时导通预定数量的列开关；以及
所述列地址的末地址对应于末高位地址。
9.如权利要求3所述的半导体存储器设备，还包括：
在所述连续模式开始时，输出块选择信号的第二控制信号产生器，其中
所述存储器核心根据所述块选择信号的逻辑电平决定输入/输出数据的存储器块。
10.如权利要求9所述的半导体存储器设备，还包括：
列地址接线端，所述列地址接线端接收用于选择连接到所述字线的存储器单元的列地址，其中
当所述列地址表明第一次末地址时，所述第二控制信号产生器将所述块选择信号的逻辑电平反相。
11.如权利要求10所述的半导体存储器设备，还包括：
传输读数据或写数据的数据总线；以及
分别将所述存储器单元连接到所述数据总线的多个列开关，其中
所述第二控制信号产生器响应于对应于所述第一次末地址的列开关的导通操作，将所述块选择信号的逻辑电平反相。
12.如权利要求10所述的半导体存储器设备，还包括：
传输读数据或写数据的数据总线；以及
分别将所述存储器单元连接到所述数据总线的多个列开关，其中：
根据由所述列地址的高位表明的高位地址，同时导通预定数量的列开关；并且
所述列地址的末地址对应于末高位地址。
13.如权利要求1所述的半导体存储器设备，还包括：
列地址接线端，所述列地址接线端接收用于选择连接到所述字线的存储器单元的列地址，其中
所述字控制电路当提供给所述列地址接线端的起始列地址是末地址时，以重叠方式激活所述字线中的两条，当所述起始列地址不是所述末地址时，一条接一条地顺序激活所述字线。
14.如权利要求13所述的半导体存储器设备，还包括：
当所述起始列地址是所述末地址时，激活重叠信号的第一控制信号产生器，其中
所述存储器核心由多个根据所述行地址选择的存储器块组成，并在接收到所述重叠信号时，根据所述起始行地址和下一行地址以重叠方式激活一对存储器块。
15.如权利要求14所述的半导体存储器设备，还包括：
列地址计数器，所述列地址计数器产生跟随在被提供到所述列地址接线端的所述起始列地址之后的内部列地址，其中
当所述内部列地址表明第二次末地址时，所述第一控制信号产生器禁用所述重叠信号。
16.如权利要求15所述的半导体存储器设备，还包括：
传输读数据或写数据的数据总线；以及
分别将所述存储器单元连接到所述数据总线的多个列开关，其中
所述第一控制信号产生器响应于对应于所述第二次末地址的列开关的导通操作，禁用所述重叠信号。
17.如权利要求13所述的半导体存储器设备，还包括：
当所述起始列地址是所述末地址时，输出块选择信号的第二控制信号产生器，其中
所述存储器核心由根据所述行地址选择的多个存储器块组成，并根据所述块选择信号的逻辑电平来决定输入/输出数据的存储器块。
18.如权利要求17所述的半导体存储器设备，其中
所述第二控制信号产生器响应于对应于所述末地址的访问，将所述块选择信号的逻辑电平反相。
19.如权利要求18所述的半导体存储器设备，还包括：
传输读数据或写数据的数据总线；以及
分别将所述存储器单元连接到所述数据总线的多个列开关，其中
所述第二控制信号产生器响应于对应于所述末地址的列开关的导通操作，将所述块选择信号的逻辑电平反相。
20.如权利要求13所述的半导体存储器设备，还包括：
传输读数据或写数据的数据总线；以及
分别将所述存储器单元连接到所述数据总线的多个列开关，其中
根据由所述列地址的高位表明的高位地址，同时导通预定数量的列开关；并且
所述列地址的末地址对应于末高位地址。
21.如权利要求1所述的半导体存储器设备，还包括：
列地址接线端，所述列地址接线端接收用于选择连接到所述字线的存储器单元的列地址，其中：
所述存储器核心由根据所述行地址选择的多个存储器块组成；
在连续模式和普通操作模式中，以重叠方式激活根据所述行地址选择的一对存储器块，其中在所述普通操作模式中，基于每条访问命令执行读操作或写操作；以及
在所述连续模式中，当起始列地址是末地址时，所述字控制电路激活所述一对存储器块当中根据所述起始行地址而激活的一个存储器块的字线之一，并激活所述一对存储器块当中根据下一行地址而激活的另一存储器块的字线之一。
22.如权利要求21所述的半导体存储器设备，其中
当所述列地址是所述末地址时，所述字控制电路分别根据所述起始行地址和所述下一行地址来激活所述一对存储器块的所述字线，顺序地访问连接到所述字线的存储器单元，然后根据同一行地址来激活所述一对存储器块的字线。
23.如权利要求21所述的半导体存储器设备，还包括
当所述起始列地址是所述末地址时，激活重叠信号的第一控制信号产生器，其中
当接收所述重叠信号时，所述字控制电路将所述起始行地址和所述下一行地址分别提供给所述一对存储器块。
24.如权利要求23所述的半导体存储器设备，其中
所述第一控制信号产生器响应于对应于所述末地址的访问，禁用所述重叠信号。
25.如权利要求24所述的半导体存储器设备，还包括：
传输读数据或写数据的数据总线；以及
分别将所述存储器单元连接到所述数据总线的多个列开关，其中
所述第一控制信号产生器响应于对应于所述末地址的列开关的导通操作，禁用所述重叠信号。
26.如权利要求21所述的半导体存储器设备，其中
使用所述行地址的最低位来选择所述存储器块。
27.如权利要求1所述的半导体存储器设备，其中
所述字控制电路同时激活对应于所述行地址和所述下一行地址的字线。
28.如权利要求1所述的半导体存储器设备，还包括：
接收时钟的时钟接线端；以及
从所述存储器单元输出读数据并向所述存储器单元输入写数据的数据接线端，其中
与所述时钟同步地将所述读数据顺序输出到所述数据接线端，与所述时钟同步地将所述写数据顺序输入到所述数据接线端。
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007012173A (ja) * 2005-06-30 2007-01-18 Toshiba Corp 半導体記憶装置
JP4772546B2 (ja) * 2006-03-17 2011-09-14 富士通セミコンダクター株式会社 半導体メモリ、メモリシステムおよびメモリシステムの動作方法
KR100953607B1 (ko) 2006-03-30 2010-04-20 후지쯔 마이크로일렉트로닉스 가부시키가이샤 반도체 메모리 및 메모리 시스템
KR100837811B1 (ko) * 2006-11-15 2008-06-13 주식회사 하이닉스반도체 데이터 변환 회로 및 이를 이용한 반도체 메모리 장치
US8600779B2 (en) * 2007-10-09 2013-12-03 Microsoft Corporation Advertising with an influential participant in a virtual world
JP2009238323A (ja) * 2008-03-27 2009-10-15 Fujitsu Microelectronics Ltd 半導体記憶装置、画像処理システムおよび画像処理方法
US8098540B2 (en) * 2008-06-27 2012-01-17 Qualcomm Incorporated Dynamic power saving memory architecture
JP5270605B2 (ja) * 2010-03-29 2013-08-21 ルネサスエレクトロニクス株式会社 マイクロコントローラ
JP5658082B2 (ja) * 2011-05-10 2015-01-21 ルネサスエレクトロニクス株式会社 半導体装置
KR102131812B1 (ko) * 2013-03-13 2020-08-05 삼성전자주식회사 소스라인 플로팅 회로, 이를 포함하는 메모리 장치 및 메모리 장치의 독출 방법
KR101487264B1 (ko) * 2013-10-15 2015-01-28 (주)피델릭스 시리얼 독출 동작의 초기 센싱 오동작을 감소시키는 반도체 메모리 장치 및 그의 시리얼 독출 방법
US9418719B2 (en) * 2013-11-28 2016-08-16 Gsi Technology Israel Ltd. In-memory computational device
KR20160074920A (ko) * 2014-12-19 2016-06-29 에스케이하이닉스 주식회사 메모리 장치
US9542986B2 (en) * 2015-05-21 2017-01-10 Arm Limited Low power input gating
US9613685B1 (en) * 2015-11-13 2017-04-04 Texas Instruments Incorporated Burst mode read controllable SRAM
KR20190014949A (ko) * 2017-08-04 2019-02-13 에스케이하이닉스 주식회사 반도체장치
KR102468291B1 (ko) * 2018-04-30 2022-11-21 에스케이하이닉스 주식회사 반도체 장치
JP7235389B2 (ja) * 2019-03-29 2023-03-08 ラピスセミコンダクタ株式会社 半導体記憶装置
US11386961B2 (en) * 2019-12-20 2022-07-12 Sandisk Technologies Llc Centralized fixed rate serializer and deserializer for bad column management in non-volatile memory
CN112382323B (zh) * 2020-11-12 2024-01-19 海光信息技术股份有限公司 静态随机存储器、处理器及数据读取方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5936909A (en) * 1997-01-29 1999-08-10 Hitachi, Ltd. Static random access memory
US6185149B1 (en) * 1998-06-30 2001-02-06 Fujitsu Limited Semiconductor integrated circuit memory
JP3252991B2 (ja) * 1993-11-22 2002-02-04 川崎製鉄株式会社 連続式圧延機の圧延制御方法

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS621182A (ja) * 1985-06-26 1987-01-07 Hitachi Ltd 半導体記憶装置
JPS6353788A (ja) * 1986-08-22 1988-03-08 Hitachi Ltd 半導体記憶装置
JPH0612608B2 (ja) * 1987-02-17 1994-02-16 株式会社東芝 半導体記憶装置
JPS6414795A (en) * 1987-07-08 1989-01-18 Hitachi Ltd Semiconductor storage device
JPH0444548Y2 (zh) 1987-07-15 1992-10-20
JPH02193394A (ja) * 1989-01-20 1990-07-31 Nec Corp 半導体メモリ
JPH02282994A (ja) * 1989-04-25 1990-11-20 Toshiba Corp 半導体記憶装置
JP2703642B2 (ja) * 1990-02-28 1998-01-26 三菱電機株式会社 半導体記憶装置
JPH0478092A (ja) * 1990-07-11 1992-03-12 Mitsubishi Electric Corp 半導体記憶装置
JPH0482084A (ja) * 1990-07-24 1992-03-16 Hitachi Ltd 半導体記憶装置
JPH05182455A (ja) * 1991-12-30 1993-07-23 Sony Corp メモリ装置
JPH06111565A (ja) * 1992-09-25 1994-04-22 Fujitsu Ltd ダイナミックｒａｍ
JP2894170B2 (ja) * 1993-08-18 1999-05-24 日本電気株式会社 メモリ装置
US5452261A (en) * 1994-06-24 1995-09-19 Mosel Vitelic Corporation Serial address generator for burst memory
JP3226426B2 (ja) * 1994-09-27 2001-11-05 松下電器産業株式会社 半導体メモリ及びその使用方法並びに画像プロセッサ
JPH09106669A (ja) 1995-08-08 1997-04-22 Hitachi Ltd シンクロナスｄｒａｍと半導体記憶装置
KR0184464B1 (ko) * 1995-11-28 1999-05-15 김광호 동기형 반도체 메모리장치의 디코딩 회로
JPH10275477A (ja) * 1997-01-29 1998-10-13 Hitachi Ltd スタティック型ｒａｍ
JPH117765A (ja) * 1997-06-17 1999-01-12 Fujitsu Ltd 半導体記憶装置のワード線選択方法及び半導体記憶装置
JPH1083674A (ja) * 1997-07-23 1998-03-31 Mitsubishi Electric Corp 半導体記憶装置
JP4198271B2 (ja) * 1998-06-30 2008-12-17 富士通マイクロエレクトロニクス株式会社 半導体記憶装置
KR100307285B1 (ko) * 1999-09-02 2001-11-01 윤종용 싱글 데이터 레이트 및 더블 데이터 레이트 스킴을 갖는 버스트-타입의 고속 랜덤 액세스 메모리 장치의 어드레스 발생 및 디코딩 회로
JP4253097B2 (ja) * 1999-12-28 2009-04-08 東芝マイクロエレクトロニクス株式会社 半導体記憶装置及びそのデータ読み出し方法
JP2002056685A (ja) * 2000-08-04 2002-02-22 Matsushita Electric Ind Co Ltd メモリ回路
KR100381957B1 (ko) * 2001-01-04 2003-04-26 삼성전자주식회사 비휘발성 반도체 메모리 장치 및 그것의 데이터 입/출력제어 방법
JP2002279792A (ja) * 2001-03-22 2002-09-27 Matsushita Electric Ind Co Ltd 半導体集積回路装置
JP4246977B2 (ja) * 2002-08-29 2009-04-02 富士通マイクロエレクトロニクス株式会社 半導体メモリ
JP2004348788A (ja) * 2003-05-20 2004-12-09 Sharp Corp 半導体記憶装置及び携帯電子機器

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3252991B2 (ja) * 1993-11-22 2002-02-04 川崎製鉄株式会社 連続式圧延機の圧延制御方法
US5936909A (en) * 1997-01-29 1999-08-10 Hitachi, Ltd. Static random access memory
US6185149B1 (en) * 1998-06-30 2001-02-06 Fujitsu Limited Semiconductor integrated circuit memory

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