JP4099499B2

JP4099499B2 - 半導体装置

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Publication number: JP4099499B2
Application number: JP2005232160A
Authority: JP
Inventors: 裕司中岡; 伸一岩下
Original assignee: 株式会社システム・ファブリケーション・テクノロジーズ
Priority date: 2005-08-10
Filing date: 2005-08-10
Publication date: 2008-06-11
Anticipated expiration: 2025-08-10
Also published as: JP2007048385A

Description

本発明は、半導体装置に係り、特にＤＲＡＭチップを有する半導体装置に関する。

従来、データを一時的に記憶する半導体メモリとして、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）が一般に広く用いられている。ＤＲＡＭは、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）に比較して回路が単純で、集積度も簡単に上げることができ、価格も安い。このため、コンピュータのメインメモリのほとんどがＤＲＡＭになっている。

しかし、ＤＲＡＭは、上記のような利点があるものの、ランダムアクセス性能がよくないという欠点があった。そのような欠点を解消するために、カラムアドレスの異なるデータを連続して高速に読み出し書き換えするメモリが提案されている（例えば、特許文献１参照。）。

特許文献１に記載されたメモリ（ＤＲＡＭ）は、複数のメモリセルをデータ線とワード線との交点にマトリックス状に配置して構成したメモリであって、上記メモリセルの記憶情報を検知するためのセンスアンプが複数個設けられている。そのセンスアンプは、外部装置に情報を転送したり外部装置からの情報を書き込んだりするための入出力線をスイッチを介して共有している。また、共有入出力線は複数であって、上記スイッチの制御により、上記センスアンプは上記複数の入出力線のうち少なくとも２つのいずれにも電気的に接続できる構成となっている。

このような構成により、ページモードやバーストモードにおいて、ひとつのセンスアンプＳＡｉを入出力線Ｉ／Ｏａに接続しデータの入出力を行っているときに、次のセンスアンプＳＡｊをＩ／Ｏｂに接続してデータ入出力を開始することにより、連続データを高速に入出力する。
特開平７−２８２５８３号公報

特許文献１に記載されたＤＲＡＭは、通常、アクトコマンドを待ってからロウデコーダＸＤＥＣによりワード線ＷＬｉを活性化し、次のコマンドを待ってからそのワード線ＷＬｉの活性化を解除する必要がある。

しかし、ランダムアクセス時に異なるワード線ＷＬｉを連続して活性化しようとすると、ワード線ＷＬｉの活性化を解除するためのコマンドがこなければ、次のワード線ＷＬｉを活性化することができない。このため、特許文献１に記載された技術を用いたとしても、高速にランダムアクセスすることができない問題があった。

さらに、従来のＤＲＡＭは、通常の動作では、アクトコマンドがきてからデータを出力するまで５０〜６０ｎｓもかかってしまうので、高速にデータの書込みや読出しを行うことが要求されている。

本発明は、上述した課題を解決するために提案されたものであり、ＤＲＡＭのランダムアクセス性を向上させると共に、データの書込みや読出しを従来よりも高速に行うことができる半導体装置を提供することを目的とする。

本発明に係る半導体装置は、行方向及び列方向に配列された複数のメモリセルと、前記複数のメモリセルの中から行方向のメモリセルを選択するための電圧が供給される複数の第１の線と、前記複数のメモリセルの中から列方向のメモリセルを選択するための電圧が供給される複数の第２の線と、選択されたメモリセルに対してデータの入出力を行うためのデータ線と、外部から入力される行アドレスに対応する第１の線に対してアクトコマンドに同期して所定レベルの電圧を所定時間供給する第１の電圧供給手段と、外部から入力される列アドレスに対応する第２の線に対して所定レベルの電圧を供給する第２の電圧供給手段と、を有し、行方向及び列方向に順次選択されたメモリセルをデータ書込対象又はデータ読出対象とする第１及び第２のＤＲＡＭブロックと、前記第１及び第２のＤＲＡＭブロックに書き込むための５１２ビットずつのシリアルデータが入力されるデータ入力手段と、前記データ入力手段と独立して設けられ、前記第１及び第２のＤＲＡＭブロックからそれぞれ読み出されたデータを５１２ビットずつのシリアルデータで出力するデータ出力手段と、前記データ入力手段に入力された第１の周波数のシリアルデータを各ＤＲＡＭブロックに書き込むことができるように前記第１の周波数より低い第２の周波数のパラレルデータに変換し、又は、各ＤＲＡＭブロックから読み出された前記第２の周波数の各パラレルデータを前記データ出力手段に供給できるように前記第１の周波数のシリアルデータに変換するデータ変換手段と、前記第１及び第２のＤＲＡＭブロックの中から所定のＤＲＡＭブロックを活性化する活性化手段と、を備え、前記データ入力手段は、前記第１の周波数で、５１２ビットずつの第１のデータを入力して１クロック経過後に５１２ビットずつの第２のデータを入力し、前記活性化手段は、第１のデータの入力と共に供給される書込みアクトコマンドのクロックの次のクロック経過後に、前記第１及び第２のＤＲＡＭブロックを同時に活性化し、その後、前記活性化手段により活性化された前記第１のＤＲＡＭブロックは、前記データ変換手段から供給される前記第１のデータを前記第２の周波数で書き込み、前記活性化手段により活性化された前記第２のＤＲＡＭブロックは、前記データ変換手段から供給される前記第２のデータを前記第２の周波数で書き込み、その後、前記活性化手段は、前記書込みアクトコマンドのクロックの次のクロック以上経過後に供給される読出しアクトコマンドのクロックの次のクロック経過後であって、行アドレスが示すワード線に所定レベルの信号を供給するためのＲＡＳＢ信号が立ち下がることにより、第１及び第２のＤＲＡＭブロックを同時に活性化し、その後、前記活性化手段により活性化された前記第１及び第２のＤＲＡＭブロックは、列アドレス選択信号が立ち上がると、前記第２の周波数で５１２ビットずつ第３及び第４のデータを読み出し、その後、前記データ出力手段は、前記第１及び第２のＤＲＡＭブロックから読み出され、かつ前記データ変換手段から供給される第３及び第４のデータを前記第１の周波数で出力することを特徴とする。

ＤＲＡＭブロックでは、複数のメモリセルが行方向及び列方向に配列されている。複数のメモリセルの中からデータ書込対象又はデータ読出対象とするメモリセルを選択するために、複数のメモリセルの中から行方向のメモリセルを選択するための電圧が供給される複数の第１の線と、複数のメモリセルの中から列方向のメモリセルを選択するための電圧が供給される複数の第２の線と、選択されたメモリセルに対してデータの入出力を行うためのデータ線と、が設けられている。

ここで、第１の電圧供給手段は、外部から入力される行アドレスに対応する第１の線に対してアクトコマンドに同期して所定レベルの電圧を所定時間供給する。つまり、電圧供給手段は、アクトコマンドがあったときに第１の線の電圧を所定レベルまで上げ、所定時間経過後その電圧を自動的にもとのレベルまで下げる。よって、１つのアクトコマンドだけで、電圧の上げ下げを行う。また、第２の電源供給手段は、外部から入力される列アドレスに対応する第２の線に対して所定レベルの電圧を供給する。

これにより、第１の線の電圧を上げたり下げたりすることを１つのアクトコマンドで実行できるので、異なる第１の線の電圧制御を高速に行うことができ、その結果、ランダムアクセス性能を向上させることができる。

データ変換手段は、データ入力手段に入力されたシリアルデータを各ＤＲＡＭブロックに書き込むことができるようにパラレルデータに変換し、又は、各ＤＲＡＭブロックから読み出された各パラレルデータをデータ出力手段に供給できるようにシリアルデータに変換する。これにより、半導体装置にデータが入力されるデータ入力手段と、半導体装置からデータが出力されるデータ出力手段を分離独立させることができるので、時間ギャップが生じることなく、データの書込みや読出しにおけるバースト動作を行うことができる。さらに、第１及び第２のＤＲＡＭブロックは同時に活性化され、第３及び第４のＤＲＡＭブロックを同時に活性化される。そして、データの書込みや読み出しが行われる。

本発明は、ＤＲＡＭブロックへのランダムアクセス性を向上させると共に、データの書込みや読出しを高速に行うことができる。

以下、本発明の好ましい実施の形態について図面を参照しながら詳細に説明する。

［第１の実施形態］
図１は、本発明の実施の形態に係る半導体装置の構成を示す図である。半導体装置は、ロウクロックを発生するロウクロック発生器１０と、カラムアドレスを発生し又はバーストをカウントするカラムクロック発生器・バーストカウンタ２０と、ロウアドレスを一時蓄積し又はリフレッシュ回数をカウントするロウアドレスバッファ・リフレッシュカウンタ３０と、カラムアドレスを一時蓄積するカラムアドレスバッファ４０と、データマスクを一時蓄積するデータマスクバッファ５０と、を備えている。

さらに、上記半導体装置は、外部から入力されるデータを一時蓄積する入力バッファ６０と、入力バッファ６０から供給されるデータを２つのパラレルデータに分配して出力し又は入力される２つのパラレルデータをシリアルデータに変換するデータコントロール回路７０と、上記シリアルデータをそれぞれ記憶する第１及び第２のＤＲＡＭブロック８０、９０と、データコントロール回路３０から出力されたシリアルデータを一時蓄積して外部に出力する出力バッファ１００と、を備えている。

ロウクロック発生器１０は、外部から供給されるクロック（ＣＬＫ）、チップセレクト信号（ＣＳＢ）、アクトコマンド（ＡＣＴＢ）、リフレッシュ信号（ＲＥＦ）に基づいて、ロウアドレスを同期させるためのロウクロックを発生し、ロウクロックをロウアドレスバッファ・リフレッシュカウンタ３０、第１及び第２のＤＲＡＭブロック８０、９０に供給する。

カラムクロック発生器・バーストカウンタ２０は、クロック（ＣＬＫ）、チップセレクト信号（ＣＳＢ）、アクトコマンド（ＡＣＴＢ）、リフレッシュ信号（ＲＥＦ）、更にライト・イネーブル信号（ＷＥＢ）に基づいて、カラムアドレスを同期させるためのカラムクロックを発生し、カラムクロックをカラムアドレスバッファ４０、第１及び第２のＤＲＡＭブロック８０、９０に供給する。

ロウアドレスバッファ・リフレッシュカウンタ３０は、ロウクロック発生器１０で発生されたロウクロックに同期して、外部から供給されるロウアドレスＡｉ（ｉ＝４〜１５）を一時蓄積した後、そのロウアドレスを第１及び第２のＤＲＡＭブロック８０、９０に供給する。また、ロウアドレスバッファ・リフレッシュカウンタ３０は、第１及び第２のＤＲＡＭブロック８０、９０のリフレッシュ回数をカウントする。

カラムアドレスバッファ４０は、カラムクロック発生器・バーストカウンタ２０で発生されたカラムクロックに同期して、外部から供給されるカラムアドレスＡｉ（ｉ＝０〜３）を一時蓄積した後、そのカラムアドレスを第１及び第２のＤＲＡＭブロック８０、９０に供給する。

データマスクバッファ５０は、外部から供給されるデータマスクを一時蓄積した後、データマスクをデータコントロール回路７０に供給する。

第１のＤＲＡＭブロック８０は、汎用ＤＲＡＭチップで構成されている。第１のＤＲＡＭブロック８０は、マトリクス状に配列された複数のメモリセルからなるメモリセルアレイ８１と、ロウアドレス（行アドレス）を選択するためのロウデコーダ８２と、カラムアドレス（列アドレス）を選択するためのカラムデコーダ８３と、データの読み出し時にメモリセルの電圧を増幅するためのセンスアンプ８４と、を備えている。なお、第２のＤＲＡＭブロック９０は、第１のＤＲＡＭブロック８０と同様に構成されているので、その詳細な説明は省略する。

図２は、データコントロール回路７０の詳細な構成を示す図である。データコントロール回路７０は、シリアルデータを２つのパラレルデータに変換する入力制御部７１と、入力制御部７１から供給されたデータを第１のＤＲＡＭブロック８０に供給するＷアンプ７２Ａと、入力制御部７１から供給されたデータを第２のＤＲＡＭブロック９０に供給するＷアンプ７２Ｂと、データマスク７３と、第１のＤＲＡＭブロック８０から読み出されたデータを後述する出力制御部７５に供給するＤアンプ７４Ａと、第２のＤＲＡＭブロック９０から読み出されたデータを出力制御部７５に供給する７４Ｂと、Ｄアンプ７４Ａ、７４Ｂからそれぞれ供給されたデータをシリアルデータに変換して出力する出力制御部７５と、を備えている。

入力制御部７１は、書込みデータの取り込みクロック信号ＩＣＷＡ（Internal Write Clock_Ａ）、ＩＣＷＢ（Internal Write Clock_B）に同期して入力バッファ６０からのシリアルデータＤＩｉ（ｉ＝０〜５１１）を取り込む。そして、入力制御部７１は、シリアルデータＤＩｉを２つのデータ（パラレルデータ）ＤＩＡｉ、ＤＩＢｉ（ｉ＝０〜５１１）に分配し、ＤＩＡｉをＷアンプ７２Ａに、ＤＩＢｉをＷアンプ７２Ｂに供給する。

Ｗアンプ７２Ａは、活性化信号ＷＡＥＡが供給されると活性化され、入力制御部７１から供給されたデータＤＩＡｉを増幅して、データＩＯＡｉ（ｉ＝０〜５１１）を第１のＤＲＡＭブロック８０に供給する。また、Ｗアンプ７２Ｂは、活性化信号ＷＡＥＢが供給されると活性化され、入力制御部７１から供給されたデータＤＩＢｉを増幅して、データＩＯＢｉ（ｉ＝０〜５１１）を第２のＤＲＡＭブロック９０に供給する。

ここで本実施形態では、ＷＡＥＡ及びＷＡＥＢのクロック周期は、ＩＣＷＡ及びＩＣＷＢのクロック周期と同じである。したがって、Ｗアンプ７２Ａ、７２Ｂは、各々のデータを第１及び第２のＤＲＡＭブロック８０、９０に書き込む。

したがって、データコントロール回路７０は、分配したデータＤＩＡｉ、ＤＩＢｉのクロック周期を入力データＤＩｉのクロック周期の２倍にして、データＤＩＡｉ、ＤＩＢｉを第１及び第２のＤＲＡＭブロック８０、９０に書き込むことができる。

図３は、メモリセルアレイ８１の詳細な構成を示す図である。メモリセルアレイ８１は、行方向に配列された複数のワード線ＷＬと、列方向に配列された複数のカラム選択線ＣＳＬと、カラム選択線ＣＳＬに信号（電圧）が供給されたときにオンになる第１のＦＥＴ８５と、ワード線ＷＬに信号（電圧）が供給されたときにオンになる第２のＦＥＴ８６と、１つのメモリセルに対応するコンデンサ８７と、入力又は出力されるデータが供給されるローカル入出力線ＬＩＯ及びグローバル入出力線ＧＩＯと、を備えている。

第１のＦＥＴ８５のドレインはローカル入出力線ＬＩＯに接続され、そのソースはセンスアンプ８４の出力端子に接続され、そのゲートはカラム選択線ＣＳＬに接続されている。

センスアンプ８４は、データが入力されるデータ入力端子ＢＬと、そのデータと比較するための閾値信号が入力されるコントロール端子／ＢＬと、出力端子と、を備えている。センスアンプ８４は、入力されたデータが閾値以上のときに“１”の信号を、入力されたデータが閾値未満のときに“０”の信号を、前記出力端子を介して出力する。また、データ入力端子と出力端子とは短絡されている。

第２のＦＥＴ８６のドレインはセンスアンプ８４のデータ入力端子に接続され、そのゲートはワード線ＷＬに接続されている。コンデンサ８７の一方の端子は第２のＦＥＴ８６のソースに接続され、その他端は接地されている。

ロウデコーダ８２は、図１に示したロウアドレスバッファ・リフレッシュカウンタ３０からロウアドレスが供給されると、そのロウアドレスに対応するワード線ＷＬに信号を出力し、所定時間経過後にその信号の出力を停止する。なお、ロウデコーダ８２は、アクトコマンドのみで動作できるように、信号を出力した後自動的にその信号をリセットするための内部遅延素子を有している。また、カラムデコーダ８３は、カラムアドレスが供給されると、そのカラムアドレスに対応するカラム選択線ＣＳＬに単発のカラムアドレス選択信号を供給する。

図４は、第１の実施形態に係る半導体装置の外部信号及び内部信号のタイミングチャートである。半導体装置の外部信号としては、クロック（ＣＬＫ）、ロウアドレス及びカラムアドレスのいずれかを示すアドレス（Ａｉ：ｉ＝１、２、・・・、１５）、チップセレクト信号（ＣＳＢ）、アクトコマンド（ＡＣＴＢ）、ライト・イネーブル信号（ＷＥＢ）、第１及び第２のＤＲＡＭブロック８０、９０のリフレッシュを指示するリフレッシュ信号（ＲＥＦ）、入力データ（Ｄｉ）、出力データ（Ｑｉ）がある。

また、内部信号としては、ＲＡＳバー信号（ＲＡＳＢ）、ワード線信号（ＷＬ）、センスアンプ信号（ＢＬ：入力端子信号、／ＢＬ：コントロール端子信号）、書込みデータ取り込みクロック信号（ＩＣＷＡ、ＩＣＷＢ）、カラムアドレス選択信号（ＣＳＬ）、Ｄアンプ活性化信号（ＤＡＥＡ、ＤＡＥＢ）、Ｗアンプ活性化信号（ＷＡＥＡ、ＷＡＥＢ）、出力データラッチ信号（ＤＬＡＡ、ＤＬＡＢ）がある。

ＣＬＫ０では、半導体装置に、アドレスＡ（０）、書込みのアクトコマンド、及びデータＤｉ（Ａ）が供給される。この直後、ＣＬＫ０に同期してＩＣＷＡが立ち上がる。このため、図３に示すデータコントロール回路７０の入力制御部７１は、入力バッファ６０から供給されたデータＤｉ（Ａ）（ＤＩＡｉ）をＩＣＷＡに同期してＷアンプ７２Ａに供給する。

ＣＬＫ１では、半導体装置に、データＤｉ（Ａ）の次のデータであるデータＤｉ（Ｂ）が供給される。この直後、ＣＬＫ１に同期して、ＲＡＳＢが立ち下がり、ＩＣＷＢが立ち上がる。ここで、ＲＡＳＢは、図１に示すロウデコーダ８２内部で発生する信号であって、アクトコマンドに同期して立ち下がり、図示しない遅延素子によって所定時間経過後自動的に立ち上がる信号である。このとき、ロウデコーダ８２は、ＲＡＳＢが立ち下がっている間、ロウアドレスが示すワード線ＷＬに所定レベルの信号ＷＬを供給する。この結果、ロウアドレスに対応する図２に示す第２のＦＥＴ８６がオンになる。

一方、図３に示すデータコントロール回路７０の入力制御部７１は、入力バッファ６０から供給されたデータＤｉ（Ｂ）（ＤＩＢｉ）をＩＣＷＢに同期してＷアンプ７２Ｂに供給する。

ＣＬＫ２では、半導体装置に、アドレスＡ（１）及び読出しのアクトコマンドが供給される。また、ＣＬＫ２では、上述したＣＬＫ１におけるＲＡＳＢの立ち下がりに同期してＣＳＬが立ち上がる。これにより、図２に示すカラムデコーダ８３は、立ち上がったＣＳＬをカラムアドレスに対応するカラム選択線ＣＳＬに供給して、そのカラム選択線ＣＳＬに接続されている第１のＦＥＴ８５をオンにする。

また、上述したＣＬＫ１に同期してＷＡＥＡ、ＷＡＥＢが立ち上がる。これにより、図３に示すＷアンプ７２Ａ、７２Ｂは、入力制御部７１から供給されたデータＤｉ（Ａ）及びＤｉ（Ｂ）を、ＷＡＥＡ、ＷＡＥＢに同期して第１及び第２のＤＲＡＭブロック８０、９０に供給する。この結果、グローバル入出力線ＧＩＯ及びローカル入出力線ＬＩＯにデータが流れ、オンになっている第１のＦＥＴ８５及び第２のＦＥＴ８６を介して、コンデンサ８７にデータ（電圧）が供給される。

このように、半導体装置は、ＣＬＫ０において書込みのアクトコマンドがあった後、２番目のクロックＣＬＫ２に同期して、１番目のデータＤｉ（Ａ）及び２番目のデータＤｉ（Ｂ）の書込みを開始する。

ＣＬＫ３では、ＣＬＫ２における読出しのアクトコマンドに同期して、ＲＡＳＢが立ち下がり、所定時間経過後自動的に立ち上がる。このとき、ロウデコーダ８２は、ＲＡＳＢが立ち下がっている間、ロウアドレスが示すワード線ＷＬに所定レベルの信号ＷＬを供給する。この結果、ロウアドレスに対応する図２に示す第２のＦＥＴ８６がオンになる。

ＣＬＫ４では、半導体装置に、アドレスＡ（２）、書込みのアクトコマンド、及びデータＤｉ（Ａ）が供給される。書込みアクトコマンドに同期して、ＩＣＷＡが立ち上がる。また、ＣＬＫ４では、上述したＣＬＫ３におけるＲＡＳＢの立ち下がりに同期してＣＳＬが立ち上がる。よって、図２に示すカラムデコーダ８３は、カラムアドレスに対応するカラム選択線ＣＳＬに信号ＣＳＬを供給して、そのカラム選択線ＣＳＬに接続されている第１のＦＥＴ８５をオンにする。

これにより、コンデンサ８７に蓄積された電荷は、第２のＦＥＴ８６を介して、センスアンプ８４のデータ入力端子ＢＬに供給される。センスアンプ８４は、データ入力端子ＢＬの電圧と、コントロール端子／ＢＬの閾値電圧と、を比較し、データ入力端子ＢＬの電圧が閾値電圧以上であるときに“１”（ハイレベルの信号）を出力し、その電圧が閾値未満であるときに“０”（ローレベルの信号）を出力する。よって、センスアンプ８４の比較結果を示す信号は、第１のＦＥＴ８５、ローカル入出力線ＬＩＯ、グローバル入出力線ＧＩＯを介して、データコントロール回路７０に供給される。

また、ＣＬＫ４では、上述したＣＬＫ３に同期してＤＡＥＡ、ＤＡＥＢが立ち上がる。これにより、データコントロール回路７０のＤアンプ７４Ａ、７４Ｂは、ＤＡＥＡ、ＤＡＥＢに同期して、第１及び第２のＤＲＡＭブロック８０、９０から読み出されたデータを出力制御部７５に供給する。

さらに、ＣＬＫ４の立ち上がりに同期してＤＬＡＡが立ち上がると、出力制御部７５は、そのＤＬＡＡに同期して出力データをラッチし、図１に示す出力バッファ１００に供給する。そして、出力バッファ１００は、図４に示すように、ＣＬＫ４においてデータＱｉ（Ａ）を出力する。また、ＣＬＫ５に同期してＤＬＡＢが立ち上がると、出力制御部７５は、そのＤＬＡＢに同期して出力データをラッチし、図１に示す出力バッファ１００に供給する。そして、出力バッファ１００は、図４に示すように、ＣＬＫ５においてデータＱｉ（Ｂ）を出力する。

このように、半導体装置は、ＣＬＫ２において読出しのアクトコマンドがあった後、２番目のクロックＣＬＫ４に同期して、データの読出しを開始する。したがって、上記半導体装置は、データの書込み、読出しを交互に行う場合であっても、アクトコマンドがあってから２番目のクロックに同期して次の動作を行うので、ギャップなしで書込み、読出しの動作を行うことができる。

以上のように、第１の実施形態に係る半導体装置は、ロウデコーダ８２がアクトコマンドを受信するとワード線ＷＬの電圧を上げて所定時間経過後に自動的に電圧を下げるので、コマンドを待つことなくワード線ＷＬの電圧を下げることができる。これにより、ランダムアクセス時にロウアドレスが変化する場合であっても、ワード線ＷＬの電圧を下げるためのコマンドを待つ必要がなくなるので、ランダムアクセス時のアクセス時間を短くすることができる。

また、上記半導体装置は、第１及び第２のＤＲＡＭブロック８０、９０に書き込んだり読み出したりするパラレルデータのクロック周期をシリアルデータのクロック周期の２倍にすることによって、シリアルデータをパラレルデータより早い速度にして各ＤＲＡＭブロックに書き込んだり読み出したりすることができる。

さらに、上記半導体装置は、データが入力される入力バッファ６０とデータが出力される出力バッファ１００とを独立して設けているので、データの書込みや読出しにおけるバースト動作を時間ギャップなしでアクセスすることができる。

これにより、上記半導体装置は、汎用ＤＲＡＭを用いて高速にランダムアクセスできると共に、大量のデータを高速に書き込んだり読み出したりすることができる。

［第２の実施形態］
つぎに、本発明の第２の実施形態について説明する。なお、第１の実施形態と同一の部位には同一の符号を付し、その詳細な説明は省略する。第１の実施形態では、２つのＤＲＡＭブロックを備えた半導体装置を説明したが、第２の実施形態では、４つのＤＲＡＭブロックを備えた半導体装置について説明する。

図５は、第２の実施形態に係る半導体装置の構成を示す図である。上記半導体装置は、図１に示す構成に加えて第３のＤＲＡＭブロック１８０及び第４のＤＲＡＭブロック１９０を備えると共に、図１に示すデータコントロール回路７０に代えてデータコントロール回路１７０を備えている。なお、第３及び第４のＤＲＡＭブロック１８０、１９０は、図３と同様に構成されている。

図６は、データコントロール回路１７０の構成を示すブロック図である。データコントロール回路１７０は、シリアルデータを４つのパラレルデータに変換する入力制御部１７１と、入力制御部１７１から供給されたデータを第１のＤＲＡＭブロック８０に供給するＷアンプ１７２Ａと、入力制御部１７１から供給されたデータを第２のＤＲＡＭブロック９０に供給するＷアンプ１７２Ｂと、入力制御部１７１から供給されたデータを第３のＤＲＡＭブロック１８０に供給するＷアンプ１７２Ｃと、入力制御部１７１から供給されたデータを第４のＤＲＡＭブロック１９０に供給するＷアンプ１７２Ｄと、を備えている。

さらに、データコントロール回路１７０は、データマスク１７３と、第１のＤＲＡＭブロック８０から読み出されたデータを後述する出力制御部１７５に供給するＤアンプ１７４Ａと、第２のＤＲＡＭブロック９０から読み出されたデータを出力制御部１７５に供給する１７４Ｂと、第３のＤＲＡＭブロック１８０から読み出されたデータを出力制御部１７５に供給する１７４Ｃと、第４のＤＲＡＭブロック１９０から読み出されたデータを出力制御部１７５に供給する１７４Ｄと、Ｄアンプ１７４Ａ、１７４Ｂ、１７４Ｃ、１７４Ｄからそれぞれ供給されたデータをシリアルデータに変換して出力する出力制御部１７５と、を備えている。

入力制御部１７１は、書込みデータの取り込みクロック信号ＩＣＷＡ１、ＩＣＷＡ２、ＩＣＷＢ１、ＩＣＷＢ２に同期して入力バッファ６０からのシリアルデータＤＩｉ（ｉ＝０〜５１１）を取り込む。そして、入力制御部１７１は、シリアルデータＤＩｉを４つのデータ（パラレルデータ）ＤＩＡ１ｉ、ＤＩＡ２ｉ、ＤＩＢ１ｉ、ＤＩＢ２ｉ（ｉ＝０〜５１１）に分配し、ＤＩＡ１ｉをＷアンプ１７２Ａに、ＤＩＡ２ｉをＷアンプ１７２Ｂに、ＤＩＢ１ｉをＷアンプ１７２Ｃに、ＤＩＢ２ｉをＷアンプ１７２Ｄに供給する。

Ｗアンプ１７２Ａ、１７２Ｂは、共に活性化信号ＷＡＥＡが供給されると活性化され、入力制御部７１から供給されたデータを増幅して、それぞれデータＩＯＡ１ｉ、ＩＯＡ２ｉ（ｉ＝０〜５１１）を第１のＤＲＡＭブロック８０及び第２のＤＲＡＭブロック９０に供給する。また、Ｗアンプ１７２Ｃ、１７２Ｄは、共に活性化信号ＷＡＥＢが供給されると活性化され、入力制御部７１から供給されたデータを増幅して、それぞれデータＩＯＢ１ｉ、ＩＯＢ２ｉ（ｉ＝０〜５１１）を第３のＤＲＡＭブロック１８０及び第４のＤＲＡＭブロック１９０に供給する。

ここで本実施形態では、ＷＡＥＡ及びＷＡＥＢのクロック周期は、ＩＣＷＡ及びＩＣＷＢのクロック周期と同じである。Ｗアンプ１７２Ａ、１７２Ｂ、１７２Ｃ、１７２Ｄは、各々のデータを第１乃至第４のＤＲＡＭブロック８０、９０、１８０、１９０に書き込むことができる。

したがって、データコントロール回路１７０は、データＤＩＡ１ｉ、ＤＩＡ２ｉ、ＤＩＢ１ｉ、ＤＩＢ２ｉのクロック周期を入力データＤＩｉのクロック周期の４倍にして、データＤＩＡ１ｉ、ＤＩＡ２ｉ、ＤＩＢ１ｉ、ＤＩＢ２ｉを第１乃至第４のＤＲＡＭブロック８０、９０、１８０、１９０に書き込んだり、読み出だしたりすることができる。

図７は、第２の実施形態に係る半導体装置の外部信号及び内部信号のタイミングチャートである。なお、外部信号及び内部信号は図４と同様である。

ＣＬＫ０では、半導体装置に、アドレスＡ（０）、書込みのアクトコマンド、及びデータＤｉ（Ａ）が供給される。この直後、ＣＬＫ０に同期してＩＣＷＡ１が立ち上がる。このため、図６に示すデータコントロール回路１７０の入力制御部１７１は、入力バッファ６０から供給されたデータＤｉ（Ａ）（ＤＩＡ１ｉ）をＩＣＷＡ１に同期してＷアンプ１７２Ａに供給する。

ＣＬＫ１では、半導体装置に、データＤｉ（Ａ）の次のデータであるデータＤｉ（Ｂ）が供給される。この直後、ＣＬＫ１に同期してＩＣＷＡ２が立ち上がる。このため、入力制御部１７１は、入力バッファ６０から供給されたデータＤｉ（Ｂ）（ＤＩＡ２ｉ）をＩＣＷＡ２に同期してＷアンプ１７２Ｂに供給する。

さらに、ＣＬＫ１に同期して、ＲＡＳＢＡが立ち下がる。ここで、ＲＡＳＢＡは、図５に示すロウデコーダ内部で発生する信号であって、アクトコマンドに同期して立ち下がり、図示しない遅延素子によって所定時間経過後自動的に立ち上がる信号である。このとき、ロウデコーダは、ＲＡＳＢＡが立ち下がっている間、ロウアドレスが示すワード線ＷＬに所定レベルの信号ＷＬを供給する。この結果、ロウアドレスに対応する図２に示す第２のＦＥＴ８６がオンになる。

ＣＬＫ２では、半導体装置に、データＤｉ（Ｃ）が供給される。その後、ＣＬＫ２に同期して、ＩＣＷＢ１が立ち上がる。このため、入力制御部１７１は、入力バッファ６０から供給されたデータＤｉ（Ｃ）（ＤＩＢ１ｉ）をＩＣＷＢ１に同期してＷアンプ１７２Ｃに供給する。一方、カラムデコーダは、カラムアドレスに対応するカラム選択線ＣＳＬに所定の信号（電圧）を供給して、そのカラム選択線ＣＳＬに接続されている第１のＦＥＴ８５をオンにする。

さらに、ＣＬＫ２の立ち上がりから半サイクルクロック経過後、ＣＫＬ１におけるＲＡＳＢＡの立ち下がりに同期して、ＷＡＥＡが立ち上がる。これにより、図６に示すＷアンプ１７２Ａ、１７２Ｂは、入力制御部１７１から供給されたデータＤＩＡ１ｉ及びＤＩＡ２ｉを、ＷＡＥＡに同期して第１及び第２のＤＲＡＭブロック８０、９０に供給する。この結果、グローバル入出力線ＧＩＯ及びローカル入出力線ＬＩＯにデータが流れ、オンになっている第１のＦＥＴ８５及び第２のＦＥＴ８６を介して、コンデンサ８７にデータ（電圧）が供給される。

このように、半導体装置は、ＣＬＫ０において書込みのアクトコマンドがあった後、２番目のクロックＣＬＫ２に同期して、１番目のデータＤＩＡ１ｉ及び２番目のデータＤＩＡ２ｉの書込みを開始する。

ＣＬＫ３では、半導体装置に、データＤｉ（Ｄ）が供給される。その後、ＣＬＫ３に同期して、ＩＣＷＢ２が立ち上がる。このため、入力制御部１７１は、入力バッファ６０から供給されたデータＤｉ（Ｄ）（ＤＩＢ２ｉ）をＩＣＷＢ２に同期してＷアンプ１７２Ｄに供給する。

さらに、ＣＬＫ３に同期して、ＲＡＳＢＢが立ち下がる。ここで、ＲＡＳＢＢもＲＡＳＢＡと同様に、図５に示すロウデコーダ内部で発生する信号であって、アクトコマンドに同期して立ち下がり、図示しない遅延素子によって所定時間経過後自動的に立ち上がる信号である。このとき、ロウデコーダは、ＲＡＳＢＢが立ち下がっている間、ロウアドレスが示すワード線ＷＬに所定レベルの信号ＷＬを供給する。この結果、ロウアドレスに対応する図２に示す第２のＦＥＴ８６がオンになる。一方、カラムデコーダは、カラムアドレスに対応するカラム選択線ＣＳＬに所定の信号（電圧）を供給して、そのカラム選択線ＣＳＬに接続されている第１のＦＥＴ８５をオンにする。

ＣＬＫ４では、半導体装置に、アドレスＡ（１）、読出しのアクトコマンドが供給される。

一方、ＣＬＫ４の立ち上がりから半サイクルクロック経過後、ＲＡＳＢＢの立ち下がりに同期して、ＷＡＥＢが立ち上がる。これにより、図６に示すＷアンプ１７２Ｃ、１７２Ｄは、入力制御部１７１から供給されたデータＤＩＢ１ｉ及びＤＩＢ２ｉを、ＷＡＥＢに同期して第３及び第４のＤＲＡＭブロック１８０、１９０に供給する。この結果、グローバル入出力線ＧＩＯ及びローカル入出力線ＬＩＯにデータが流れ、オンになっている第１のＦＥＴ８５及び第２のＦＥＴ８６を介して、コンデンサ８７にデータ（電圧）が供給される。

また上述したように、ＷＡＥＢはＷＡＥＡよりも２クロック遅れている。したがって、半導体装置は、１番目のデータＤＩＡ１ｉ及び２番目のデータＤＩＡ２ｉの書込みから２クロック経過後に、３番目のデータＤＩＢ１ｉ及び４番目のデータＤＩＢ２ｉの書込みを開始する。

ＣＬＫ５では、ＲＡＳＢＡが立ち下がる。このとき、ロウデコーダは、ＲＡＳＢＡが立ち下がっている間、ロウアドレスが示すワード線ＷＬに所定レベルの信号ＷＬを供給する。この結果、ロウアドレスに対応する図２に示す第２のＦＥＴ８６がオンになる。一方、カラムデコーダは、カラムアドレスに対応するカラム選択線ＣＳＬに所定の信号（電圧）を供給して、そのカラム選択線ＣＳＬに接続されている第１のＦＥＴ８５をオンにする。

ＣＬＫ６の立ち上がりから半サイクルクロック経過後、ＲＡＳＢＡの立ち下がりに同期して、ＤＡＥＡが立ち上がる。これにより、データコントロール回路１７０のＤアンプ１７４Ａ、１７４Ｂは、ＤＡＥＡに同期して、第１のＤＲＡＭブロック８０及び第２のＤＲＡＭブロック９０から供給されたデータを出力制御部１７５に供給する。

さらに、ＣＬＫ８の立ち上がりに同期してＤＬＡＡが立ち上がると、出力制御部１７５は、そのＤＬＡＡに同期して出力データをラッチし、図５に示す出力バッファ１００に供給する。そして、出力バッファ１００は、図７に示すように、ＣＬＫ８においてデータＱｉ（Ａ）を出力する。なお、データＱｉ（Ｂ）、Ｑｉ（Ｃ）、Ｑｉ（Ｄ）も同様にして、１クロック毎に出力される。

このように、半導体装置は、ＣＬＫ４において読出しのアクトコマンドがあった後、２番目のクロックＣＬＫ６に同期して、データの読出しを開始する。したがって、上記半導体装置は、データの書込み、読出しを交互に行う場合であっても、アクトコマンドがあってから２番目のクロックに同期して次の動作を行うので、ギャップなしで書込み、読出しの動作を行うことができる。

以上のように、第２の実施形態に係る半導体装置は、第１の実施形態と同様に、ロウデコーダがアクトコマンドを受信するとワード線ＷＬの電圧を上げて所定時間経過後に自動的に電圧を下げるので、ランダムアクセス時にロウアドレスが変化する場合であっても、ワード線ＷＬの電圧を下げるためのコマンドを待つ必要がなくなるので、ランダムアクセス時のアクセス時間を短くすることができる。

また、上記半導体装置は、各ＤＲＡＭブロックに供給するパラレルデータのクロック周期をシリアルデータのクロック周期の４倍にすることによって、シリアルデータをパラレルデータより早い速度にして各ＤＲＡＭブロックに書き込んだり読み出したりすることができる。

さらに、上記半導体装置は、第１の実施形態と同様に、データが入力される入力バッファ６０とデータが出力される出力バッファ１００とを独立して設けているので、データの書込みや読出しにおけるバースト動作を時間ギャップなしでアクセスすることができる。これにより、上記半導体装置は、汎用ＤＲＡＭを用いて高速にランダムアクセスできると共に、大量のデータを高速に書き込んだり読み出したりすることができる。

なお、本発明は、上述した実施の形態に限定されるものではなく、特許請求の範囲に記載された範囲内で設計上の変更をされたものにも適用可能であるのは勿論である。例えば、上述した実施形態では、ＤＲＡＭブロックの数が２つ、４つの場合を例に挙げて説明したが、その数は複数であれば特に限定されるものではない。

また、本発明は、第１及び第２の実施形態を切り替え可能にした構成でもよい。例えば、半導体装置は、図５に示すように構成され、第１乃至第４のＤＲＡＭブロック８０、９０、１８０、１９０の中から所望のＤＲＡＭブロックを活性化する活性化手段を更に備えてもよい。このとき、活性化手段は、第１のモードのときは第１及び第２のＤＲＡＭブロック８０、９０のみを活性化してデータを書き込んだり読み出したりして、第２のモードのときは第１乃至第４のＤＲＡＭブロック８０、９０、１８０、１９０を活性化してデータを書き込んだり読み出したりすればよい。

本発明の実施の形態に係る半導体装置の構成を示す図である。データコントロール回路の詳細な構成を示す図である。メモリセルアレイの詳細な構成を示す図である。第１の実施形態に係る半導体装置の外部信号及び内部信号のタイミングチャートである。第２の実施形態に係る半導体装置の構成を示す図である。データコントロール回路の構成を示すブロック図である。第２の実施形態に係る半導体装置の外部信号及び内部信号のタイミングチャートである。

符号の説明

７０データコントロール回路
７１，１７１入力制御部
７２Ａ，７２Ｂ，１７２Ａ，１７２Ｂ，１７２Ｃ，１７２ＤＷアンプ
７３，１７データマスク
７４Ａ，７４Ｂ，１７４Ａ，１７４Ｂ，１７４Ｃ，１７４ＤＤアンプ
７５，１７５出力制御部
８０第１のＤＲＡＭブロック
８１メモリセルアレイ
８２ロウデコーダ
８３カラムデコーダ
８４センスアンプ
８５第１のＦＥＴ
８６第２のＦＥＴ
８７コンデンサ
９０第２のＤＲＡＭブロック
１８０第３のＤＲＡＭブロック
１９０第４のＤＲＡＭブロック

Claims

行方向及び列方向に配列された複数のメモリセルと、前記複数のメモリセルの中から行方向のメモリセルを選択するための電圧が供給される複数の第１の線と、前記複数のメモリセルの中から列方向のメモリセルを選択するための電圧が供給される複数の第２の線と、選択されたメモリセルに対してデータの入出力を行うためのデータ線と、外部から入力される行アドレスに対応する第１の線に対してアクトコマンドに同期して所定レベルの電圧を所定時間供給する第１の電圧供給手段と、外部から入力される列アドレスに対応する第２の線に対して所定レベルの電圧を供給する第２の電圧供給手段と、を有し、行方向及び列方向に順次選択されたメモリセルをデータ書込対象又はデータ読出対象とする第１及び第２のＤＲＡＭブロックと、
前記第１及び第２のＤＲＡＭブロックに書き込むための５１２ビットずつのシリアルデータが入力されるデータ入力手段と、
前記データ入力手段と独立して設けられ、前記第１及び第２のＤＲＡＭブロックからそれぞれ読み出されたデータを５１２ビットずつのシリアルデータで出力するデータ出力手段と、
前記データ入力手段に入力された第１の周波数のシリアルデータを各ＤＲＡＭブロックに書き込むことができるように前記第１の周波数より低い第２の周波数のパラレルデータに変換し、又は、各ＤＲＡＭブロックから読み出された前記第２の周波数の各パラレルデータを前記データ出力手段に供給できるように前記第１の周波数のシリアルデータに変換するデータ変換手段と、
前記第１及び第２のＤＲＡＭブロックの中から所定のＤＲＡＭブロックを活性化する活性化手段と、を備え、
前記データ入力手段は、前記第１の周波数で、５１２ビットずつの第１のデータを入力して１クロック経過後に５１２ビットずつの第２のデータを入力し、
前記活性化手段は、第１のデータの入力と共に供給される書込みアクトコマンドのクロックの次のクロック経過後に、前記第１及び第２のＤＲＡＭブロックを同時に活性化し、
その後、前記活性化手段により活性化された前記第１のＤＲＡＭブロックは、前記データ変換手段から供給される前記第１のデータを前記第２の周波数で書き込み、前記活性化手段により活性化された前記第２のＤＲＡＭブロックは、前記データ変換手段から供給される前記第２のデータを前記第２の周波数で書き込み、
その後、前記活性化手段は、前記書込みアクトコマンドのクロックの次のクロック以上経過後に供給される読出しアクトコマンドのクロックの次のクロック経過後であって、行アドレスが示すワード線に所定レベルの信号を供給するためのＲＡＳＢ信号が立ち下がることにより、第１及び第２のＤＲＡＭブロックを同時に活性化し、
その後、前記活性化手段により活性化された前記第１及び第２のＤＲＡＭブロックは、列アドレス選択信号が立ち上がると、前記第２の周波数で５１２ビットずつ第３及び第４のデータを読み出し、
その後、前記データ出力手段は、前記第１及び第２のＤＲＡＭブロックから読み出され、かつ前記データ変換手段から供給される第３及び第４のデータを前記第１の周波数で出力することを特徴とする半導体装置。
行方向及び列方向に配列された複数のメモリセルと、前記複数のメモリセルの中から行方向のメモリセルを選択するための電圧が供給される複数の第１の線と、前記複数のメモリセルの中から列方向のメモリセルを選択するための電圧が供給される複数の第２の線と、選択されたメモリセルに対してデータの入出力を行うためのデータ線と、外部から入力される行アドレスに対応する第１の線に対してアクトコマンドに同期して所定レベルの電圧を所定時間供給する第１の電圧供給手段と、外部から入力される列アドレスに対応する第２の線に対して所定レベルの電圧を供給する第２の電圧供給手段と、を有し、行方向及び列方向に順次選択されたメモリセルをデータ書込対象又はデータ読出対象とする第１から第４のＤＲＡＭブロックと、
前記第１から第４のＤＲＡＭブロックに書き込むための５１２ビットずつのシリアルデータが入力されるデータ入力手段と、
前記データ入力手段と独立して設けられ、前記第１から第４のＤＲＡＭブロックからそれぞれ読み出されたデータを５１２ビットずつのシリアルデータで出力するデータ出力手段と、
前記データ入力手段に入力された第１の周波数のシリアルデータを各ＤＲＡＭブロックに書き込むことができるように前記第１の周波数より低い第２の周波数のパラレルデータに変換し、又は、各ＤＲＡＭブロックから読み出された前記第２の周波数の各パラレルデータを前記データ出力手段に供給できるように第１の周波数のシリアルデータに変換するデータ変換手段と、
前記第１から第４のＤＲＡＭブロックの中から所定のＤＲＡＭブロックを活性化する活性化手段と、を備え、
前記データ入力手段は、前記第１の周波数で、５１２ビットずつの第１のデータを入力して１クロック経過する毎に５１２ビットずつの第２、第３、第４のデータを入力し、
前記活性化手段は、第１のデータの入力と共に供給される書込みアクトコマンドのクロックの次のクロック経過後に、第１及び第２のＤＲＡＭブロックを同時に活性化し、
その後、前記活性化手段により活性化された前記第１のＤＲＡＭブロックは、前記第１のデータを前記第２の周波数で書き込み、前記活性化手段により活性化された前記第２のＤＲＡＭブロックは、前記第２のデータを前記第２の周波数で書き込み、
その後、前記活性化手段は、第１のデータの入力と共に供給される書込みアクトコマンドのクロックの３クロック経過後に、第３及び第４のＤＲＡＭブロックを同時に活性化し、
その後、前記活性化手段により活性化された前記第３のＤＲＡＭブロックは、前記第３のデータを前記第２の周波数で書き込み、前記活性化手段により活性化された前記第４のＤＲＡＭブロックは、前記第４のデータを前記第２の周波数で書き込み、
その後、前記活性化手段は、前記書込みアクトコマンドのクロックの３クロック以上経過後に供給される読出しアクトコマンドのクロックの次のクロック経過後であって、行アドレスが示すワード線に所定レベルの信号を供給するための第１のＲＡＳＢ信号が立ち下がることによって、第１及び第２のＤＲＡＭブロックを同時に活性化し、
その後、前記活性化手段により活性化された前記第１及び第２のＤＲＡＭブロックは、５１２ビットずつ第５及び第６のデータを前記第２の周波数で読み出し、
その後、前記活性化手段は、前記読出しアクトコマンドのクロックの３クロック後に、行アドレスが示すワード線に所定レベルの信号を供給するための第２のＲＡＳＢ信号が立ち下がることによって、第３及び第４のＤＲＡＭブロックを同時に活性化し、
その後、前記活性化手段により活性化された前記第３及び第４のＤＲＡＭブロックは、５１２ビットずつ第７及び第８のデータを前記第２の周波数で読み出し、
その後、前記データ出力手段は、前記第１から第４のＤＲＡＭブロックから読み出された第５から第８のデータを前記第１の周波数で出力することを特徴とする半導体装置。
前記パラレルデータ用のクロックの周波数は、前記シリアルデータ用のクロックの周波数の１／２周波数である
請求項１に記載の半導体装置。
前記パラレルデータ用のクロックの周波数は、前記シリアルデータ用のクロックの周波数の１／４周波数である
請求項２に記載の半導体装置。