JP2000057771A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2000057771A JP2000057771A JP10221578A JP22157898A JP2000057771A JP 2000057771 A JP2000057771 A JP 2000057771A JP 10221578 A JP10221578 A JP 10221578A JP 22157898 A JP22157898 A JP 22157898A JP 2000057771 A JP2000057771 A JP 2000057771A
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- JP
- Japan
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- power supply
- voltage
- signal
- memory cell
- response
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- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
- G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 出力バッファの動作による電源電圧変動の影
響を受けずに正確にデータ信号の読出／書込のタイミン
グ制御ができる半導体記憶装置を提供する。 【解決手段】 出力バッファ７２は、外部電源電圧Ｅｘ
ｔ．ＶＤＤを受ける電源ピンＰ１からの電圧ＶＤＤ１を
受けて動作し、アレイ制御回路２０、リード制御回路３
０、ライト制御回路４０、および内部クロック生成回路
４５に含まれる遅延回路２２，２３，３２，３３，４
２，４３，４６は、外部電源電圧Ｅｘｔ．ＶＤＤを受け
る電源ピンＰ２からの電圧ＶＤＤ２を受けて動作する。
響を受けずに正確にデータ信号の読出／書込のタイミン
グ制御ができる半導体記憶装置を提供する。 【解決手段】 出力バッファ７２は、外部電源電圧Ｅｘ
ｔ．ＶＤＤを受ける電源ピンＰ１からの電圧ＶＤＤ１を
受けて動作し、アレイ制御回路２０、リード制御回路３
０、ライト制御回路４０、および内部クロック生成回路
４５に含まれる遅延回路２２，２３，３２，３３，４
２，４３，４６は、外部電源電圧Ｅｘｔ．ＶＤＤを受け
る電源ピンＰ２からの電圧ＶＤＤ２を受けて動作する。
Description
【０００１】
【発明の属する技術分野】この発明は半導体記憶装置に
関し、さらに詳しくは、内部制御信号のタイミングを調
整するための遅延回路を有する半導体記憶装置に関す
る。
関し、さらに詳しくは、内部制御信号のタイミングを調
整するための遅延回路を有する半導体記憶装置に関す
る。
【０００２】
【従来の技術】ＤＲＡＭ（ダイナミックランダムアクセ
スメモリ）と呼ばれる半導体記憶装置においては、制御
回路によって、行アドレスストローブ信号／ＲＡＳ、列
アドレスストローブ信号／ＣＡＳなどの外部制御信号に
応答して内部制御信号が生成される。内部制御信号は、
ＤＲＡＭ内部の各回路の動作を制御する信号であり、例
えば、ワード線を活性化するタイミングを決める信号や
センスアンプを活性化する信号などがある。これらの内
部制御信号の立ち上がりや立ち下がりに応答してワード
線やセンスアンプなどが活性化される。内部制御信号の
立ち上がりや立ち下がりのタイミングは、制御回路内に
設けられた遅延回路での遅延量によって調整される。こ
の遅延回路は、バッファと容量とで構成される。
スメモリ）と呼ばれる半導体記憶装置においては、制御
回路によって、行アドレスストローブ信号／ＲＡＳ、列
アドレスストローブ信号／ＣＡＳなどの外部制御信号に
応答して内部制御信号が生成される。内部制御信号は、
ＤＲＡＭ内部の各回路の動作を制御する信号であり、例
えば、ワード線を活性化するタイミングを決める信号や
センスアンプを活性化する信号などがある。これらの内
部制御信号の立ち上がりや立ち下がりに応答してワード
線やセンスアンプなどが活性化される。内部制御信号の
立ち上がりや立ち下がりのタイミングは、制御回路内に
設けられた遅延回路での遅延量によって調整される。こ
の遅延回路は、バッファと容量とで構成される。
【０００３】
【発明が解決しようとする課題】制御回路内に設けられ
た遅延回路へ供給される電源電圧が変動すると、これに
伴ってバッファの駆動電流が変動するため、この遅延回
路での遅延量が変動する。したがって、制御回路内の遅
延回路へ供給される電源電圧は一定であることが望まし
い。しかし、図６に示されるように従来のＤＲＡＭで
は、出力バッファ１００に供給される電源電圧ＶＤＤと
制御回路ＣＴＬ０内の遅延回路ＤＬ０へ供給される電源
電圧ＶＤＤとは同じ電源ピンＰ０から供給されている。
また、通常、出力バッファ１００の動作による電源電圧
の変動は大きい。このため、出力バッファ１００の動作
によって制御回路ＣＴＬ０内の遅延回路ＤＬ０へ供給さ
れる電源電圧が大きく変動する。この結果、制御回路Ｃ
ＴＬ０内の遅延回路ＤＬ０での遅延量が変動し、データ
信号の読出／書込動作のタイミング制御が正確に行われ
なくなるという問題が生じていた。
た遅延回路へ供給される電源電圧が変動すると、これに
伴ってバッファの駆動電流が変動するため、この遅延回
路での遅延量が変動する。したがって、制御回路内の遅
延回路へ供給される電源電圧は一定であることが望まし
い。しかし、図６に示されるように従来のＤＲＡＭで
は、出力バッファ１００に供給される電源電圧ＶＤＤと
制御回路ＣＴＬ０内の遅延回路ＤＬ０へ供給される電源
電圧ＶＤＤとは同じ電源ピンＰ０から供給されている。
また、通常、出力バッファ１００の動作による電源電圧
の変動は大きい。このため、出力バッファ１００の動作
によって制御回路ＣＴＬ０内の遅延回路ＤＬ０へ供給さ
れる電源電圧が大きく変動する。この結果、制御回路Ｃ
ＴＬ０内の遅延回路ＤＬ０での遅延量が変動し、データ
信号の読出／書込動作のタイミング制御が正確に行われ
なくなるという問題が生じていた。
【０００４】この発明は、以上のような問題を解決する
ためになされたもので、その目的は、出力バッファの動
作による電源電圧変動の影響を受けずに正確にデータ信
号の読出／書込のタイミング制御ができる半導体記憶装
置を提供することである。
ためになされたもので、その目的は、出力バッファの動
作による電源電圧変動の影響を受けずに正確にデータ信
号の読出／書込のタイミング制御ができる半導体記憶装
置を提供することである。
【０００５】
【課題を解決するための手段】この発明の１つの局面に
従った半導体記憶装置は、メモリセルアレイと、第１お
よび第２の電源と、出力バッファと、制御回路とを備え
る。メモリセルアレイは、行および列に配置された複数
のメモリセルを有する。出力バッファは、第１の電源か
らの電圧を受けて動作し、メモリセルアレイからのデー
タ信号を外部へ出力する。制御回路は、メモリセルアレ
イのデータ信号の読出／書込を制御する。上記制御回路
は、制御信号発生回路と、遅延回路とを含む。制御信号
発生回路は、外部制御信号に応答して内部制御信号を発
生する。遅延回路は、第２の電源からの電圧を受けて動
作し、制御信号発生回路からの内部制御信号を遅延させ
る。上記第２の電源は、遅延回路にのみ電源電圧を供給
する。
従った半導体記憶装置は、メモリセルアレイと、第１お
よび第２の電源と、出力バッファと、制御回路とを備え
る。メモリセルアレイは、行および列に配置された複数
のメモリセルを有する。出力バッファは、第１の電源か
らの電圧を受けて動作し、メモリセルアレイからのデー
タ信号を外部へ出力する。制御回路は、メモリセルアレ
イのデータ信号の読出／書込を制御する。上記制御回路
は、制御信号発生回路と、遅延回路とを含む。制御信号
発生回路は、外部制御信号に応答して内部制御信号を発
生する。遅延回路は、第２の電源からの電圧を受けて動
作し、制御信号発生回路からの内部制御信号を遅延させ
る。上記第２の電源は、遅延回路にのみ電源電圧を供給
する。
【０００６】上記半導体記憶装置においては、第１の電
源からの電圧を受けて出力バッファが動作し、第２の電
源からの電圧を受けて制御回路内の遅延回路が動作す
る。これにより、出力バッファの動作によって第１の電
源から出力バッファへ供給される電源電圧が変動して
も、第２の電源から遅延回路へ供給される電源電圧は影
響を受けないため、遅延回路は正常に動作する。この結
果、出力バッファの動作による電源電圧変動の影響を受
けずに正確にデータ信号の読出／書込のタイミングを制
御することができる。さらに、第２の電源は遅延回路に
のみ電源電圧を供給するため、出力バッファ以外の回路
による電源電圧の変動が生じても遅延回路は影響を受け
ることなく正常に動作する。
源からの電圧を受けて出力バッファが動作し、第２の電
源からの電圧を受けて制御回路内の遅延回路が動作す
る。これにより、出力バッファの動作によって第１の電
源から出力バッファへ供給される電源電圧が変動して
も、第２の電源から遅延回路へ供給される電源電圧は影
響を受けないため、遅延回路は正常に動作する。この結
果、出力バッファの動作による電源電圧変動の影響を受
けずに正確にデータ信号の読出／書込のタイミングを制
御することができる。さらに、第２の電源は遅延回路に
のみ電源電圧を供給するため、出力バッファ以外の回路
による電源電圧の変動が生じても遅延回路は影響を受け
ることなく正常に動作する。
【０００７】この発明のもう１つの局面に従った半導体
記憶装置は、メモリセルアレイと、第１および第２の電
源ピンと、出力バッファと、制御回路とを備える。メモ
リセルアレイは、行および列に配置された複数のメモリ
セルを有する。第１および第２の電源ピンは、外部電源
電圧を受ける。出力バッファは、第１の電源ピンからの
電圧を受けて動作し、メモリセルアレイからのデータ信
号を外部へ出力する。制御回路は、メモリセルアレイの
データ信号の読出／書込を制御する。上記制御回路は、
制御信号発生回路と、遅延回路とを含む。制御信号発生
回路は、外部制御信号に応答して内部制御信号を発生す
る。遅延回路は、第２の電源ピンからの電圧を受けて動
作し、制御信号発生回路からの内部制御信号を遅延させ
る。
記憶装置は、メモリセルアレイと、第１および第２の電
源ピンと、出力バッファと、制御回路とを備える。メモ
リセルアレイは、行および列に配置された複数のメモリ
セルを有する。第１および第２の電源ピンは、外部電源
電圧を受ける。出力バッファは、第１の電源ピンからの
電圧を受けて動作し、メモリセルアレイからのデータ信
号を外部へ出力する。制御回路は、メモリセルアレイの
データ信号の読出／書込を制御する。上記制御回路は、
制御信号発生回路と、遅延回路とを含む。制御信号発生
回路は、外部制御信号に応答して内部制御信号を発生す
る。遅延回路は、第２の電源ピンからの電圧を受けて動
作し、制御信号発生回路からの内部制御信号を遅延させ
る。
【０００８】上記半導体記憶装置においては、第１の電
源ピンからの電圧を受けて出力バッファが動作し、第２
の電源ピンからの電圧を受けて制御回路内の遅延回路が
動作する。また、外部から第１の電源ピンおよび第２の
電源ピンへ供給される外部電源電圧は安定している。こ
れにより、出力バッファの動作によって第１の電源ピン
から出力バッファへ供給される電源電圧が変動しても第
２の電源ピンから遅延回路へ供給される電源電圧は影響
を受けないため、遅延回路は正常に動作する。この結
果、出力バッファの動作による電源電圧変動の影響を受
けずに正確にデータ信号の読出／書込のタイミングを制
御することができる。
源ピンからの電圧を受けて出力バッファが動作し、第２
の電源ピンからの電圧を受けて制御回路内の遅延回路が
動作する。また、外部から第１の電源ピンおよび第２の
電源ピンへ供給される外部電源電圧は安定している。こ
れにより、出力バッファの動作によって第１の電源ピン
から出力バッファへ供給される電源電圧が変動しても第
２の電源ピンから遅延回路へ供給される電源電圧は影響
を受けないため、遅延回路は正常に動作する。この結
果、出力バッファの動作による電源電圧変動の影響を受
けずに正確にデータ信号の読出／書込のタイミングを制
御することができる。
【０００９】好ましくは、上記半導体記憶装置はさら
に、行デコーダと、列デコーダと、センスアンプとを備
える。行デコーダは、第１の電源ピンからの電圧を受け
て動作し、行アドレス信号に応答してメモリセルアレイ
の行を選択する。列デコーダは、第１の電源ピンからの
電圧を受けて動作し、列アドレス信号に応答してメモリ
セルアレイの列を選択する。センスアンプは、第１の電
源ピンからの電圧を受けて動作し、メモリセルアレイ中
のメモリセルから読出されたデータ信号を増幅する。
に、行デコーダと、列デコーダと、センスアンプとを備
える。行デコーダは、第１の電源ピンからの電圧を受け
て動作し、行アドレス信号に応答してメモリセルアレイ
の行を選択する。列デコーダは、第１の電源ピンからの
電圧を受けて動作し、列アドレス信号に応答してメモリ
セルアレイの列を選択する。センスアンプは、第１の電
源ピンからの電圧を受けて動作し、メモリセルアレイ中
のメモリセルから読出されたデータ信号を増幅する。
【００１０】上記半導体記憶装置においては、第１の電
源ピンからの電圧を受けて出力バッファ、行デコーダ、
列デコーダ、およびセンスアンプが動作し、第２の電源
ピンからの電圧を受けて制御回路内の遅延回路が動作す
る。
源ピンからの電圧を受けて出力バッファ、行デコーダ、
列デコーダ、およびセンスアンプが動作し、第２の電源
ピンからの電圧を受けて制御回路内の遅延回路が動作す
る。
【００１１】好ましくは、上記半導体記憶装置はさら
に、第３の電源ピンと、行デコーダと、列デコーダと、
センスアンプとを備える。第３の電源ピンは、外部電源
電圧を受ける。行デコーダは、第３の電源ピンからの電
圧を受けて動作し、行アドレス信号に応答してメモリセ
ルアレイの行を選択する。列デコーダは、第３の電源ピ
ンからの電圧を受けて動作し、列アドレス信号に応答し
てメモリセルアレイの列を選択する。センスアンプは、
第３の電源ピンからの電圧を受けて動作し、メモリセル
アレイ中のメモリセルから読出されたデータ信号を増幅
する。
に、第３の電源ピンと、行デコーダと、列デコーダと、
センスアンプとを備える。第３の電源ピンは、外部電源
電圧を受ける。行デコーダは、第３の電源ピンからの電
圧を受けて動作し、行アドレス信号に応答してメモリセ
ルアレイの行を選択する。列デコーダは、第３の電源ピ
ンからの電圧を受けて動作し、列アドレス信号に応答し
てメモリセルアレイの列を選択する。センスアンプは、
第３の電源ピンからの電圧を受けて動作し、メモリセル
アレイ中のメモリセルから読出されたデータ信号を増幅
する。
【００１２】上記半導体記憶装置においては、第１の電
源ピンからの電圧を受けて出力バッファが動作し、第２
の電源ピンからの電圧を受けて制御回路内の遅延回路が
動作し、第３の電源ピンからの電圧を受けて行デコー
ダ、列デコーダ、およびセンスアンプが動作する。
源ピンからの電圧を受けて出力バッファが動作し、第２
の電源ピンからの電圧を受けて制御回路内の遅延回路が
動作し、第３の電源ピンからの電圧を受けて行デコー
ダ、列デコーダ、およびセンスアンプが動作する。
【００１３】この発明のさらにもう１つの局面に従った
半導体記憶装置は、メモリセルアレイと、第１および第
２の電源ピンと、内部電源回路と、出力バッファと、制
御回路とを備える。メモリセルアレイは、行および列に
配置された複数のメモリセルを有する。第１および第２
の電源ピンは、外部電源電圧を受ける。内部電源回路
は、第２の電源ピンからの電圧を受けて第２の電源ピン
からの電圧よりも低い内部電源電圧を発生する。出力バ
ッファは、第１の電源ピンからの電圧を受けて動作し、
メモリセルアレイからのデータ信号を外部へ出力する。
制御回路は、メモリセルアレイのデータ信号の読出／書
込を制御する。上記制御回路は、制御信号発生回路と、
遅延回路とを含む。制御信号発生回路は、外部制御信号
に応答して内部制御信号を発生する。遅延回路は、第２
の電源ピンからの電圧を受けて動作し、制御信号発生回
路からの内部制御信号を遅延させる。
半導体記憶装置は、メモリセルアレイと、第１および第
２の電源ピンと、内部電源回路と、出力バッファと、制
御回路とを備える。メモリセルアレイは、行および列に
配置された複数のメモリセルを有する。第１および第２
の電源ピンは、外部電源電圧を受ける。内部電源回路
は、第２の電源ピンからの電圧を受けて第２の電源ピン
からの電圧よりも低い内部電源電圧を発生する。出力バ
ッファは、第１の電源ピンからの電圧を受けて動作し、
メモリセルアレイからのデータ信号を外部へ出力する。
制御回路は、メモリセルアレイのデータ信号の読出／書
込を制御する。上記制御回路は、制御信号発生回路と、
遅延回路とを含む。制御信号発生回路は、外部制御信号
に応答して内部制御信号を発生する。遅延回路は、第２
の電源ピンからの電圧を受けて動作し、制御信号発生回
路からの内部制御信号を遅延させる。
【００１４】上記半導体記憶装置においては、第１の電
源ピンからの電圧を受けて出力バッファが動作し、内部
電源回路からの内部電源電圧を受けて制御回路内の遅延
回路が動作する。また、内部電源回路からは常に安定し
た内部電源電圧が供給される。これにより、出力バッフ
ァの動作によって第１の電源ピンから出力バッファへ供
給される電源電圧が変動しても内部電源回路から遅延回
路へ供給される内部電源電圧は影響を受けないため、遅
延回路は正常に動作する。この結果、出力バッファの動
作による電源電圧変動の影響を受けずに正確にデータ信
号の読出／書込のタイミングを制御することができる。
源ピンからの電圧を受けて出力バッファが動作し、内部
電源回路からの内部電源電圧を受けて制御回路内の遅延
回路が動作する。また、内部電源回路からは常に安定し
た内部電源電圧が供給される。これにより、出力バッフ
ァの動作によって第１の電源ピンから出力バッファへ供
給される電源電圧が変動しても内部電源回路から遅延回
路へ供給される内部電源電圧は影響を受けないため、遅
延回路は正常に動作する。この結果、出力バッファの動
作による電源電圧変動の影響を受けずに正確にデータ信
号の読出／書込のタイミングを制御することができる。
【００１５】好ましくは、上記半導体記憶装置はさら
に、第３の電源ピンと、行デコーダと、列デコーダと、
センスアンプとを備える。第３の電源ピンは、外部電源
電圧を受ける。行デコーダは、第３の電源ピンからの電
圧を受けて動作し、行アドレス信号に応答してメモリセ
ルアレイの行を選択する。列デコーダは、第３の電源ピ
ンからの電圧を受けて動作し、列アドレス信号に応答し
てメモリセルアレイの列を選択する。センスアンプは、
第３の電源ピンからの電圧を受けて動作し、メモリセル
アレイ中のメモリセルから読出されたデータ信号を増幅
する。
に、第３の電源ピンと、行デコーダと、列デコーダと、
センスアンプとを備える。第３の電源ピンは、外部電源
電圧を受ける。行デコーダは、第３の電源ピンからの電
圧を受けて動作し、行アドレス信号に応答してメモリセ
ルアレイの行を選択する。列デコーダは、第３の電源ピ
ンからの電圧を受けて動作し、列アドレス信号に応答し
てメモリセルアレイの列を選択する。センスアンプは、
第３の電源ピンからの電圧を受けて動作し、メモリセル
アレイ中のメモリセルから読出されたデータ信号を増幅
する。
【００１６】上記半導体記憶装置においては、第１の電
源ピンからの電圧を受けて出力バッファが動作し、内部
電源回路からの内部電源電圧を受けて制御回路内の遅延
回路が動作し、第３の電源ピンからの電圧を受けて行デ
コーダ、列デコーダ、およびセンスアンプが動作する。
源ピンからの電圧を受けて出力バッファが動作し、内部
電源回路からの内部電源電圧を受けて制御回路内の遅延
回路が動作し、第３の電源ピンからの電圧を受けて行デ
コーダ、列デコーダ、およびセンスアンプが動作する。
【００１７】
【発明の実施の形態】以下、この発明の実施の形態を図
面を参照して詳しく説明する。なお、図中同一または相
当部分には同一符号を付してその説明を繰返さない。
面を参照して詳しく説明する。なお、図中同一または相
当部分には同一符号を付してその説明を繰返さない。
【００１８】［実施の形態１］図１は、この発明の実施
の形態１によるシンクロナスＤＲＡＭの全体構成を示す
ブロック図である。図１を参照して、このシンクロナス
ＤＲＡＭは、外部電源電圧Ｅｘｔ．ＶＤＤを受ける電源
ピンＰ１，Ｐ２と、データ入出力ピンＰ３，Ｐ４と、外
部行アドレスストローブ信号Ｅｘｔ．／ＲＡＳを受ける
行アドレスストローブピンＰ５と、外部列アドレススト
ローブ信号Ｅｘｔ．／ＣＡＳを受ける列アドレスストロ
ーブピンＰ６と、外部ライトイネーブル信号Ｅｘｔ．／
ＷＥを受けるライトイネーブルピンＰ７と、外部アドレ
ス信号ＥＡＤを受けるアドレスピンＰ８と、外部クロッ
ク信号Ｅｘｔ．ＣＬＫを受けるクロック信号ピンＰ９
と、メモリセルアレイ１０と、行アドレスストローブ
（／ＲＡＳ）バッファ１１と、列アドレスストローブ
（／ＣＡＳ）バッファ１２と、ライトイネーブル（／Ｗ
Ｅ）バッファ１３と、行アドレスバッファ１４と、列ア
ドレスバッファ１５と、アドレス検出回路１６と、クロ
ック（ＣＬＫ）バッファ１７と、アレイ制御回路２０
と、リード制御回路３０と、ライト制御回路４０と、内
部クロック生成回路４５と、行デコーダ５０と、ワード
ドライバ５１と、列デコーダ６０と、列ドライバ６１
と、センスアンプ６２と、プリアンプ７１と、出力バッ
ファ７２と、ライトドライバ７３と、入力バッファ７４
とを備える。
の形態１によるシンクロナスＤＲＡＭの全体構成を示す
ブロック図である。図１を参照して、このシンクロナス
ＤＲＡＭは、外部電源電圧Ｅｘｔ．ＶＤＤを受ける電源
ピンＰ１，Ｐ２と、データ入出力ピンＰ３，Ｐ４と、外
部行アドレスストローブ信号Ｅｘｔ．／ＲＡＳを受ける
行アドレスストローブピンＰ５と、外部列アドレススト
ローブ信号Ｅｘｔ．／ＣＡＳを受ける列アドレスストロ
ーブピンＰ６と、外部ライトイネーブル信号Ｅｘｔ．／
ＷＥを受けるライトイネーブルピンＰ７と、外部アドレ
ス信号ＥＡＤを受けるアドレスピンＰ８と、外部クロッ
ク信号Ｅｘｔ．ＣＬＫを受けるクロック信号ピンＰ９
と、メモリセルアレイ１０と、行アドレスストローブ
（／ＲＡＳ）バッファ１１と、列アドレスストローブ
（／ＣＡＳ）バッファ１２と、ライトイネーブル（／Ｗ
Ｅ）バッファ１３と、行アドレスバッファ１４と、列ア
ドレスバッファ１５と、アドレス検出回路１６と、クロ
ック（ＣＬＫ）バッファ１７と、アレイ制御回路２０
と、リード制御回路３０と、ライト制御回路４０と、内
部クロック生成回路４５と、行デコーダ５０と、ワード
ドライバ５１と、列デコーダ６０と、列ドライバ６１
と、センスアンプ６２と、プリアンプ７１と、出力バッ
ファ７２と、ライトドライバ７３と、入力バッファ７４
とを備える。
【００１９】メモリセルアレイ１０は、行および列に配
置された複数のメモリセル（図示せず）と、行に配置さ
れた複数のワード線（図示せず）と、列に配置された複
数のビット線対（図示せず）とを含む。／ＲＡＳバッフ
ァ１１は、外部行アドレスストローブ信号Ｅｘｔ．／Ｒ
ＡＳに応答して行アドレスストローブ信号／ＲＡＳを発
生する。／ＣＡＳバッファ１２は、外部列アドレススト
ローブ信号Ｅｘｔ．／ＣＡＳに応答して列アドレススト
ローブ信号／ＣＡＳを発生する。／ＷＥバッファ１３
は、外部ライトイネーブル信号Ｅｘｔ．／ＷＥに応答し
てライトイネーブル信号／ＷＥを発生する。行アドレス
バッファ１４は、行アドレスストローブ信号／ＲＡＳに
応答して外部アドレス信号ＥＡＤを行アドレス信号ＸＡ
Ｄとして行デコーダ５０に供給する。列アドレスバッフ
ァ１５は、列アドレスストローブ信号／ＣＡＳに応答し
て外部アドレス信号ＥＡＤを列アドレス信号ＹＡＤとし
て列デコーダ６０に供給する。アドレス検出回路１６
は、列アドレス信号ＹＡＤの変化を検出し、これに応じ
て検出信号ＡＴＤを発生する。ＣＬＫバッファ１７は、
外部クロック信号Ｅｘｔ．ＣＬＫに応答してクロックバ
ッファ信号ＢＵＦＣＬＫを発生する。
置された複数のメモリセル（図示せず）と、行に配置さ
れた複数のワード線（図示せず）と、列に配置された複
数のビット線対（図示せず）とを含む。／ＲＡＳバッフ
ァ１１は、外部行アドレスストローブ信号Ｅｘｔ．／Ｒ
ＡＳに応答して行アドレスストローブ信号／ＲＡＳを発
生する。／ＣＡＳバッファ１２は、外部列アドレススト
ローブ信号Ｅｘｔ．／ＣＡＳに応答して列アドレススト
ローブ信号／ＣＡＳを発生する。／ＷＥバッファ１３
は、外部ライトイネーブル信号Ｅｘｔ．／ＷＥに応答し
てライトイネーブル信号／ＷＥを発生する。行アドレス
バッファ１４は、行アドレスストローブ信号／ＲＡＳに
応答して外部アドレス信号ＥＡＤを行アドレス信号ＸＡ
Ｄとして行デコーダ５０に供給する。列アドレスバッフ
ァ１５は、列アドレスストローブ信号／ＣＡＳに応答し
て外部アドレス信号ＥＡＤを列アドレス信号ＹＡＤとし
て列デコーダ６０に供給する。アドレス検出回路１６
は、列アドレス信号ＹＡＤの変化を検出し、これに応じ
て検出信号ＡＴＤを発生する。ＣＬＫバッファ１７は、
外部クロック信号Ｅｘｔ．ＣＬＫに応答してクロックバ
ッファ信号ＢＵＦＣＬＫを発生する。
【００２０】アレイ制御回路２０は、アレイ制御信号発
生回路２１と、遅延回路２２，２３とを含む。アレイ制
御信号発生回路２１は、行アドレスストローブ信号／Ｒ
ＡＳに応答して制御信号ＲｘｔおよびＳ０ｔを発生す
る。遅延回路２２は、電源ピンＰ２からの電圧ＶＤＤ２
を受けて動作し、制御信号Ｒｘｔを所定時間遅延させて
ワード線駆動信号Ｒｘとしてワードドライバ５１へ出力
する。遅延回路２３は、電源ピンＰ２からの電圧ＶＤＤ
２を受けて動作し、制御信号Ｓ０ｔを所定時間遅延させ
てセンスアンプ活性化信号Ｓ０としてセンスアンプ６２
へ出力する。
生回路２１と、遅延回路２２，２３とを含む。アレイ制
御信号発生回路２１は、行アドレスストローブ信号／Ｒ
ＡＳに応答して制御信号ＲｘｔおよびＳ０ｔを発生す
る。遅延回路２２は、電源ピンＰ２からの電圧ＶＤＤ２
を受けて動作し、制御信号Ｒｘｔを所定時間遅延させて
ワード線駆動信号Ｒｘとしてワードドライバ５１へ出力
する。遅延回路２３は、電源ピンＰ２からの電圧ＶＤＤ
２を受けて動作し、制御信号Ｓ０ｔを所定時間遅延させ
てセンスアンプ活性化信号Ｓ０としてセンスアンプ６２
へ出力する。
【００２１】リード制御回路３０は、リード制御信号発
生回路３１と、遅延回路３２，３３とを含む。リード制
御信号発生回路３１は、列アドレスストローブ信号／Ｃ
ＡＳおよび検出信号ＡＴＤに応答して制御信号ＰＡＥｔ
およびＣＤＥｔを発生する。遅延回路３２は、電源ピン
Ｐ２からの電圧ＶＤＤ２を受けて動作し、制御信号ＰＡ
Ｅｔを所定時間遅延させてプリアンプ活性化信号ＰＡＥ
としてプリアンプ７１へ出力する。遅延回路３３は、電
源ピンＰ２からの電圧ＶＤＤ２を受けて動作し、制御信
号ＣＤＥｔを所定時間遅延させて列デコードイネーブル
信号ＣＤＥとして列ドライバ６１へ出力する。
生回路３１と、遅延回路３２，３３とを含む。リード制
御信号発生回路３１は、列アドレスストローブ信号／Ｃ
ＡＳおよび検出信号ＡＴＤに応答して制御信号ＰＡＥｔ
およびＣＤＥｔを発生する。遅延回路３２は、電源ピン
Ｐ２からの電圧ＶＤＤ２を受けて動作し、制御信号ＰＡ
Ｅｔを所定時間遅延させてプリアンプ活性化信号ＰＡＥ
としてプリアンプ７１へ出力する。遅延回路３３は、電
源ピンＰ２からの電圧ＶＤＤ２を受けて動作し、制御信
号ＣＤＥｔを所定時間遅延させて列デコードイネーブル
信号ＣＤＥとして列ドライバ６１へ出力する。
【００２２】ライト制御回路４０は、ライト制御信号発
生回路４１と、遅延回路４２，４３とを含む。ライト制
御信号発生回路４１は、列アドレスストローブ信号／Ｃ
ＡＳ、内部ライトイネーブル信号／ＷＥ、および検出信
号ＡＴＤに応答して制御信号ＷＤＥｔおよびＣＤＥｔを
発生する。遅延回路４２は、電源ピンＰ２からの電圧Ｖ
ＤＤ２を受けて動作し、制御信号ＷＤＥｔを所定時間遅
延させてライトデータイネーブル信号ＷＤＥとしてライ
トドライバ７３へ出力する。遅延回路４３は、電源ピン
Ｐ２からの電圧ＶＤＤ２を受けて動作し、制御信号ＣＤ
Ｅｔを所定時間遅延させて列デコードイネーブル信号Ｃ
ＤＥとして列ドライバ６１へ出力する。
生回路４１と、遅延回路４２，４３とを含む。ライト制
御信号発生回路４１は、列アドレスストローブ信号／Ｃ
ＡＳ、内部ライトイネーブル信号／ＷＥ、および検出信
号ＡＴＤに応答して制御信号ＷＤＥｔおよびＣＤＥｔを
発生する。遅延回路４２は、電源ピンＰ２からの電圧Ｖ
ＤＤ２を受けて動作し、制御信号ＷＤＥｔを所定時間遅
延させてライトデータイネーブル信号ＷＤＥとしてライ
トドライバ７３へ出力する。遅延回路４３は、電源ピン
Ｐ２からの電圧ＶＤＤ２を受けて動作し、制御信号ＣＤ
Ｅｔを所定時間遅延させて列デコードイネーブル信号Ｃ
ＤＥとして列ドライバ６１へ出力する。
【００２３】内部クロック生成回路４５は、電源ピンＰ
２からの電圧ＶＤＤ２を受けて動作する遅延回路４６を
含み、クロックバッファ信号ＢＵＦＣＬＫに応答して内
部クロック信号ｉｎｔ．ＣＬＫを発生する。遅延回路４
６は、内部クロック信号ｉｎｔ．ＣＬＫの立ち上がりお
よび立ち下がりのタイミングを調整する。
２からの電圧ＶＤＤ２を受けて動作する遅延回路４６を
含み、クロックバッファ信号ＢＵＦＣＬＫに応答して内
部クロック信号ｉｎｔ．ＣＬＫを発生する。遅延回路４
６は、内部クロック信号ｉｎｔ．ＣＬＫの立ち上がりお
よび立ち下がりのタイミングを調整する。
【００２４】行デコーダ５０は、電源ピンＰ１からの電
圧ＶＤＤ１を受けて動作し、行アドレスバッファ１４か
らの行アドレス信号ＸＡＤに応答してメモリセルアレイ
１０の行（ワード線）を選択する。ワードドライバ５１
は、電源ピンＰ１からの電圧ＶＤＤ１を受けて動作し、
ワード線駆動信号Ｒｘに応答して、行デコーダ５０によ
り選択されたワード線を電源電圧よりも高い電圧に昇圧
する。列デコーダ６０は、電源ピンＰ１からの電圧ＶＤ
Ｄ１を受けて動作し、列アドレスバッファ１５からの列
アドレス信号ＹＡＤに応答してメモリセルアレイ１０の
列（ビット線対）を選択する。列ドライバ６１は、電源
ピンＰ１からの電圧ＶＤＤ１を受けて動作し、行デコー
ドイネーブル信号ＣＤＥに応答して列選択ゲート（図示
せず）をオンにし、列デコーダ６０により選択されたビ
ット線対と入出力線ＩＯとを接続する。センスアンプ６
２は、電源ピンＰ１からの電圧ＶＤＤ１を受けて動作
し、センスアンプ活性化信号Ｓ０に応答して、メモリセ
ルアレイ１０中のメモリセル（図示せず）から読出され
たデータ信号を増幅する。プリアンプ７１は、プリアン
プ活性化信号ＰＡＥに応答して、メモリセルアレイ１０
中のメモリセル（図示せず）から入出力線ＩＯへ読出さ
れたデータ信号を増幅して出力バッファ７２へ供給す
る。出力バッファ７２は、電源ピンＰ１からの電圧ＶＤ
Ｄ１を受けて動作し、プリアンプ７１からのデータ信号
を入出力ピンＰ３へ出力する。この信号が外部出力デー
タ信号ＤＱとなる。入力バッファ７４は、外部入力デー
タ信号Ｄｉｎをバッファリングしてライトドライバ７３
へ出力する。ライトドライバ７３は、ライトデータイネ
ーブル信号ＷＤＥに応答して、入力バッファ７４からの
データ信号を入出力線ＩＯへ供給する。
圧ＶＤＤ１を受けて動作し、行アドレスバッファ１４か
らの行アドレス信号ＸＡＤに応答してメモリセルアレイ
１０の行（ワード線）を選択する。ワードドライバ５１
は、電源ピンＰ１からの電圧ＶＤＤ１を受けて動作し、
ワード線駆動信号Ｒｘに応答して、行デコーダ５０によ
り選択されたワード線を電源電圧よりも高い電圧に昇圧
する。列デコーダ６０は、電源ピンＰ１からの電圧ＶＤ
Ｄ１を受けて動作し、列アドレスバッファ１５からの列
アドレス信号ＹＡＤに応答してメモリセルアレイ１０の
列（ビット線対）を選択する。列ドライバ６１は、電源
ピンＰ１からの電圧ＶＤＤ１を受けて動作し、行デコー
ドイネーブル信号ＣＤＥに応答して列選択ゲート（図示
せず）をオンにし、列デコーダ６０により選択されたビ
ット線対と入出力線ＩＯとを接続する。センスアンプ６
２は、電源ピンＰ１からの電圧ＶＤＤ１を受けて動作
し、センスアンプ活性化信号Ｓ０に応答して、メモリセ
ルアレイ１０中のメモリセル（図示せず）から読出され
たデータ信号を増幅する。プリアンプ７１は、プリアン
プ活性化信号ＰＡＥに応答して、メモリセルアレイ１０
中のメモリセル（図示せず）から入出力線ＩＯへ読出さ
れたデータ信号を増幅して出力バッファ７２へ供給す
る。出力バッファ７２は、電源ピンＰ１からの電圧ＶＤ
Ｄ１を受けて動作し、プリアンプ７１からのデータ信号
を入出力ピンＰ３へ出力する。この信号が外部出力デー
タ信号ＤＱとなる。入力バッファ７４は、外部入力デー
タ信号Ｄｉｎをバッファリングしてライトドライバ７３
へ出力する。ライトドライバ７３は、ライトデータイネ
ーブル信号ＷＤＥに応答して、入力バッファ７４からの
データ信号を入出力線ＩＯへ供給する。
【００２５】図２は、図１に示された遅延回路２２，２
３，３２，３３，４２，４３，４６の構成を示すブロッ
ク図である。図２を参照して、この遅延回路２２，２
３，３２，３３，４２，４３，４６は、バッファ８１と
キャパシタ８２とを含む。バッファ８１は、電源ピンＰ
２からの電圧ＶＤＤ２をうける電源ノードＶＤＤ２と接
地ノードＧＮＤとの間に接続され、入力信号ＩＮを所定
時間遅延させて出力ノードＯＵＴへ出力する。この遅延
時間は、バッファ８１のサイズを調整する等によって所
望の値にすることができる。キャパシタ８２は、バッフ
ァ８１の出力ノードＯＵＴと接地ノードＧＮＤとの間に
接続される。
３，３２，３３，４２，４３，４６の構成を示すブロッ
ク図である。図２を参照して、この遅延回路２２，２
３，３２，３３，４２，４３，４６は、バッファ８１と
キャパシタ８２とを含む。バッファ８１は、電源ピンＰ
２からの電圧ＶＤＤ２をうける電源ノードＶＤＤ２と接
地ノードＧＮＤとの間に接続され、入力信号ＩＮを所定
時間遅延させて出力ノードＯＵＴへ出力する。この遅延
時間は、バッファ８１のサイズを調整する等によって所
望の値にすることができる。キャパシタ８２は、バッフ
ァ８１の出力ノードＯＵＴと接地ノードＧＮＤとの間に
接続される。
【００２６】次に、以上のように構成されたＤＲＡＭの
動作について説明する。上述したシンクロナスＤＲＡＭ
の各部は、内部クロック信号ｉｎｔ．ＣＬＫの立ち上が
りまたは立ち下がりに同期して動作する。したがって、
内部クロック信号の立ち上がりおよび立ち下がりのタイ
ミングは、常に正確でなければならない。この内部クロ
ック信号ｉｎｔ．ＣＬＫの立ち上がりまたは立ち下がり
のタイミングは、遅延回路４６による遅延量によって決
定される。
動作について説明する。上述したシンクロナスＤＲＡＭ
の各部は、内部クロック信号ｉｎｔ．ＣＬＫの立ち上が
りまたは立ち下がりに同期して動作する。したがって、
内部クロック信号の立ち上がりおよび立ち下がりのタイ
ミングは、常に正確でなければならない。この内部クロ
ック信号ｉｎｔ．ＣＬＫの立ち上がりまたは立ち下がり
のタイミングは、遅延回路４６による遅延量によって決
定される。
【００２７】次に、（ａ）メモリセルからデータ信号を
読み出す場合、（ｂ）メモリセルにデータ信号を書込む
場合とについて説明する。
読み出す場合、（ｂ）メモリセルにデータ信号を書込む
場合とについて説明する。
【００２８】（ａ）メモリセルからデータ信号を読み出
す場合行アドレスストローブ信号／ＲＡＳが立ち下がる
と、行アドレスバッファ１４によってこのときの外部ア
ドレス信号ＥＡＤが行アドレス信号ＸＡＤとして行デコ
ーダ５０に供給される。続いて、行デコーダ５０によっ
て、アクセスされるメモリセルを含んだ行に配置された
ワード線が選択される。一方、行アドレスストローブ信
号／ＲＡＳの立ち下がりに応答して、アレイ制御信号発
生回路２１において制御信号ＲｘｔおよびＳ０ｔが生成
される。制御信号Ｒｘｔは、遅延回路２２によって所定
時間遅延されてワード線駆動信号Ｒｘ（所定時間立ち上
がるパルス信号）としてワードドライバ５１へ供給され
る。ワードドライバ５１では、ワード線駆動信号Ｒｘの
立ち上がりに応答して、行デコーダ５０によって選択さ
れたワード線を電源電圧よりも高い電圧に昇圧する。選
択されたワード線が昇圧されると、メモリセルに蓄えら
れた電荷により対応するビット線対間に微小な電位差が
生じる。
す場合行アドレスストローブ信号／ＲＡＳが立ち下がる
と、行アドレスバッファ１４によってこのときの外部ア
ドレス信号ＥＡＤが行アドレス信号ＸＡＤとして行デコ
ーダ５０に供給される。続いて、行デコーダ５０によっ
て、アクセスされるメモリセルを含んだ行に配置された
ワード線が選択される。一方、行アドレスストローブ信
号／ＲＡＳの立ち下がりに応答して、アレイ制御信号発
生回路２１において制御信号ＲｘｔおよびＳ０ｔが生成
される。制御信号Ｒｘｔは、遅延回路２２によって所定
時間遅延されてワード線駆動信号Ｒｘ（所定時間立ち上
がるパルス信号）としてワードドライバ５１へ供給され
る。ワードドライバ５１では、ワード線駆動信号Ｒｘの
立ち上がりに応答して、行デコーダ５０によって選択さ
れたワード線を電源電圧よりも高い電圧に昇圧する。選
択されたワード線が昇圧されると、メモリセルに蓄えら
れた電荷により対応するビット線対間に微小な電位差が
生じる。
【００２９】このように、行デコーダ５０によってワー
ド線が選択されるタイミングに合わせてそのワード線を
昇圧する必要がある。したがって、ワード線駆動信号Ｒ
ｘの立ち上がりのタイミングは重要である。このワード
線駆動信号Ｒｘの立ち上がりのタイミングは、上述のよ
うに遅延回路２２の遅延量によって決定される。
ド線が選択されるタイミングに合わせてそのワード線を
昇圧する必要がある。したがって、ワード線駆動信号Ｒ
ｘの立ち上がりのタイミングは重要である。このワード
線駆動信号Ｒｘの立ち上がりのタイミングは、上述のよ
うに遅延回路２２の遅延量によって決定される。
【００３０】続いて、センスアンプ活性化信号Ｓ０がＨ
レベルに立上がり、これに応答して、センスアンプ６２
は、ビット線対間の微小電位差を電位差ＶＤＤに増幅す
る。このときのセンスアンプ活性化信号Ｓ０が立ち上が
るタイミングは、遅延回路２３での遅延量によって決定
される。
レベルに立上がり、これに応答して、センスアンプ６２
は、ビット線対間の微小電位差を電位差ＶＤＤに増幅す
る。このときのセンスアンプ活性化信号Ｓ０が立ち上が
るタイミングは、遅延回路２３での遅延量によって決定
される。
【００３１】行アドレスストローブ信号／ＲＡＳが立ち
下がった後、列アドレスストローブ信号／ＣＡＳが立ち
下がると、列アドレスバッファ１５によってこのときの
外部アドレス信号ＥＡＤが列アドレス信号ＹＡＤとして
列デコーダ６０に供給される。続いて、列デコーダ６０
によって、アクセスされるメモリセルに対応したビット
線対が選択される。
下がった後、列アドレスストローブ信号／ＣＡＳが立ち
下がると、列アドレスバッファ１５によってこのときの
外部アドレス信号ＥＡＤが列アドレス信号ＹＡＤとして
列デコーダ６０に供給される。続いて、列デコーダ６０
によって、アクセスされるメモリセルに対応したビット
線対が選択される。
【００３２】一方、列アドレスストローブ信号／ＣＡＳ
の立ち下がりおよび検出信号ＡＴＤに応答して、リード
制御信号発生回路３１において制御信号ＰＡＥｔおよび
ＣＤＥｔが生成される。制御信号ＣＤＥｔは、遅延回路
３３によって所定時間遅延されて列デコードイネーブル
信号ＣＤＥとして列ドライバ６１へ供給される。列デコ
ードイネーブル信号ＣＤＥの立ち上がりまたは立ち下が
りに応答して、列ドライバ６１は、列デコーダ６０によ
って選択されたビット線対に対応する列選択ゲートをオ
ンにして、そのビット線対と入出力線ＩＯとを接続す
る。これによって、センスアンプ６２により増幅された
ビット線対間の電位差ＶＤＤが入出力線対ＩＯに転送さ
れる。
の立ち下がりおよび検出信号ＡＴＤに応答して、リード
制御信号発生回路３１において制御信号ＰＡＥｔおよび
ＣＤＥｔが生成される。制御信号ＣＤＥｔは、遅延回路
３３によって所定時間遅延されて列デコードイネーブル
信号ＣＤＥとして列ドライバ６１へ供給される。列デコ
ードイネーブル信号ＣＤＥの立ち上がりまたは立ち下が
りに応答して、列ドライバ６１は、列デコーダ６０によ
って選択されたビット線対に対応する列選択ゲートをオ
ンにして、そのビット線対と入出力線ＩＯとを接続す
る。これによって、センスアンプ６２により増幅された
ビット線対間の電位差ＶＤＤが入出力線対ＩＯに転送さ
れる。
【００３３】このように、列デコーダ６０によってビッ
ト線対が選択されるタイミングに合わせて対応する列選
択ゲートをオンにする必要がある。したがって、列デコ
ードイネーブル信号ＣＤＥの立ち上がりまたは立ち下が
りのタイミングは重要である。この列デコードイネーブ
ル信号ＣＤＥの立ち上がりまたは立ち下がりのタイミン
グは、遅延回路３３の遅延量によって決定される。
ト線対が選択されるタイミングに合わせて対応する列選
択ゲートをオンにする必要がある。したがって、列デコ
ードイネーブル信号ＣＤＥの立ち上がりまたは立ち下が
りのタイミングは重要である。この列デコードイネーブ
ル信号ＣＤＥの立ち上がりまたは立ち下がりのタイミン
グは、遅延回路３３の遅延量によって決定される。
【００３４】リード制御信号発生回路３１において生成
された制御信号ＰＡＥｔは、遅延回路３２によって所定
時間遅延されてプリアンプイネーブル信号ＰＡＥとして
プリアンプ７１へ供給される。プリアンプイネーブル信
号ＰＡＥの立ち上がりまたは立ち下がりに応答して、プ
リアンプ７１は、入出力線ＩＯに転送された電位差ＶＤ
Ｄを増幅して出力バッファ７２へ供給する。このよう
に、センスアンプ６２により増幅されたビット線対間の
電位差ＶＤＤが入出力線対ＩＯに転送されるタイミング
に合わせてプリアンプ７１を活性化する必要がある。し
たがって、プリアンプイネーブル信号ＰＡＥの立ち上が
りまたは立ち下がりのタイミングは重要である。このプ
リアンプイネーブル信号ＰＡＥの立ち上がりまたは立ち
下がりのタイミングは、遅延回路３２の遅延量によって
決定される。
された制御信号ＰＡＥｔは、遅延回路３２によって所定
時間遅延されてプリアンプイネーブル信号ＰＡＥとして
プリアンプ７１へ供給される。プリアンプイネーブル信
号ＰＡＥの立ち上がりまたは立ち下がりに応答して、プ
リアンプ７１は、入出力線ＩＯに転送された電位差ＶＤ
Ｄを増幅して出力バッファ７２へ供給する。このよう
に、センスアンプ６２により増幅されたビット線対間の
電位差ＶＤＤが入出力線対ＩＯに転送されるタイミング
に合わせてプリアンプ７１を活性化する必要がある。し
たがって、プリアンプイネーブル信号ＰＡＥの立ち上が
りまたは立ち下がりのタイミングは重要である。このプ
リアンプイネーブル信号ＰＡＥの立ち上がりまたは立ち
下がりのタイミングは、遅延回路３２の遅延量によって
決定される。
【００３５】出力バッファ７２は、プリアンプ７１で増
幅された信号を受けてこれを入出力ピンＰ３へ出力す
る。これにより、選択されたメモリセルのデータが外部
出力データ信号ＤＱとして出力される。
幅された信号を受けてこれを入出力ピンＰ３へ出力す
る。これにより、選択されたメモリセルのデータが外部
出力データ信号ＤＱとして出力される。
【００３６】以上のように、ワード線駆動信号Ｒｘ、セ
ンスアンプ活性化信号Ｓ０、列デコードイネーブル信号
ＣＤＥ、およびプリアンプ活性化信号ＰＡＥの立ち上が
りまたは立ち下がりのタイミングは、メモリセルからデ
ータを読み出す際に、ＤＲＡＭ各部の動作のタイミング
を決定するものである。また、これらの信号の立ち上が
りまたは立ち下がりのタイミングは、遅延回路２２，２
３，３２，３３での遅延量によって決定される。
ンスアンプ活性化信号Ｓ０、列デコードイネーブル信号
ＣＤＥ、およびプリアンプ活性化信号ＰＡＥの立ち上が
りまたは立ち下がりのタイミングは、メモリセルからデ
ータを読み出す際に、ＤＲＡＭ各部の動作のタイミング
を決定するものである。また、これらの信号の立ち上が
りまたは立ち下がりのタイミングは、遅延回路２２，２
３，３２，３３での遅延量によって決定される。
【００３７】（ｂ）メモリセルにデータ信号を書込む場
合上記（ａ）の場合と同様に、書込みがされるメモリセ
ルに対応したワード線およびビット線対が選択される。
合上記（ａ）の場合と同様に、書込みがされるメモリセ
ルに対応したワード線およびビット線対が選択される。
【００３８】入出力ピンＰ４からの外部入力データ信号
Ｄｉｎが、入力バッファ７４によってバッファリングさ
れ、続いてライトドライバ７３へ供給される。
Ｄｉｎが、入力バッファ７４によってバッファリングさ
れ、続いてライトドライバ７３へ供給される。
【００３９】列アドレスストローブ信号／ＣＡＳの立ち
下がりおよび検出信号ＡＴＤに応答して、ライト制御信
号発生回路４１において制御信号ＷＤＥｔおよびＣＤＥ
ｔが生成される。
下がりおよび検出信号ＡＴＤに応答して、ライト制御信
号発生回路４１において制御信号ＷＤＥｔおよびＣＤＥ
ｔが生成される。
【００４０】ライト制御信号発生回路４１において生成
された制御信号ＷＤＥｔは、遅延回路４２によって所定
時間遅延されてライトデータイネーブル信号ＷＤＥとし
てライトドライバ７３へ供給される。ライトデータイネ
ーブル信号ＷＤＥの立ち上がりまたは立ち下がりに応答
して、ライトドライバ７３は、入力バッファ７４からの
データ信号を入出力線ＩＯへ出力する。
された制御信号ＷＤＥｔは、遅延回路４２によって所定
時間遅延されてライトデータイネーブル信号ＷＤＥとし
てライトドライバ７３へ供給される。ライトデータイネ
ーブル信号ＷＤＥの立ち上がりまたは立ち下がりに応答
して、ライトドライバ７３は、入力バッファ７４からの
データ信号を入出力線ＩＯへ出力する。
【００４１】このように、入力バッファ７４により外部
入力データ信号Ｄｉｎが取り込まれるタイミングに合わ
せてライトドライバ７３を活性化する必要がある。した
がって、ライトデータイネーブル信号ＷＤＥの立ち上が
りまたは立ち下がりのタイミングは重要である。このラ
イトデータイネーブル信号ＷＤＥの立ち上がりまたは立
ち下がりのタイミングは、遅延回路４２の遅延量によっ
て決定される。
入力データ信号Ｄｉｎが取り込まれるタイミングに合わ
せてライトドライバ７３を活性化する必要がある。した
がって、ライトデータイネーブル信号ＷＤＥの立ち上が
りまたは立ち下がりのタイミングは重要である。このラ
イトデータイネーブル信号ＷＤＥの立ち上がりまたは立
ち下がりのタイミングは、遅延回路４２の遅延量によっ
て決定される。
【００４２】制御信号ＣＤＥｔは、遅延回路４３によっ
て所定時間遅延されて列デコードイネーブル信号ＣＤＥ
として列ドライバ６１へ供給される。列デコードイネー
ブル信号ＣＤＥの立ち上がりまたは立ち下がりに応答し
て、列ドライバ６１は、列デコーダ６０によって選択さ
れたビット線対に対応する列選択ゲートをオンにして、
そのビット線対と入出力線ＩＯとを接続する。これによ
って、入出力線ＩＯの電位差ＶＤＤがビット線対に転送
され、メモリセルにデータが書込まれる。
て所定時間遅延されて列デコードイネーブル信号ＣＤＥ
として列ドライバ６１へ供給される。列デコードイネー
ブル信号ＣＤＥの立ち上がりまたは立ち下がりに応答し
て、列ドライバ６１は、列デコーダ６０によって選択さ
れたビット線対に対応する列選択ゲートをオンにして、
そのビット線対と入出力線ＩＯとを接続する。これによ
って、入出力線ＩＯの電位差ＶＤＤがビット線対に転送
され、メモリセルにデータが書込まれる。
【００４３】このように、ライトドライバ７３によって
入力バッファ７４からのデータ信号が入出力線ＩＯへ出
力されるタイミングに合わせて、対応する列選択ゲート
をオンにする必要がある。したがって、列デコードイネ
ーブル信号ＣＤＥの立ち上がりまたは立ち下がりのタイ
ミングは重要である。この列デコードイネーブル信号Ｃ
ＤＥの立ち上がりまたは立ち下がりのタイミングは、遅
延回路４３の遅延量によって決定される。
入力バッファ７４からのデータ信号が入出力線ＩＯへ出
力されるタイミングに合わせて、対応する列選択ゲート
をオンにする必要がある。したがって、列デコードイネ
ーブル信号ＣＤＥの立ち上がりまたは立ち下がりのタイ
ミングは重要である。この列デコードイネーブル信号Ｃ
ＤＥの立ち上がりまたは立ち下がりのタイミングは、遅
延回路４３の遅延量によって決定される。
【００４４】以上のように、ライトデータイネーブル信
号ＷＤＥおよび列デコードイネーブル信号ＣＤＥの立ち
上がりまたは立ち下がりのタイミングは、メモリセルへ
データを書込む際に、ＤＲＡＭ各部の動作のタイミング
を決定するものである。また、これらの信号の立ち上が
りまたは立ち下がりのタイミングは、遅延回路４２，４
３での遅延量によって決定される。
号ＷＤＥおよび列デコードイネーブル信号ＣＤＥの立ち
上がりまたは立ち下がりのタイミングは、メモリセルへ
データを書込む際に、ＤＲＡＭ各部の動作のタイミング
を決定するものである。また、これらの信号の立ち上が
りまたは立ち下がりのタイミングは、遅延回路４２，４
３での遅延量によって決定される。
【００４５】図３は、この発明の実施の形態１における
シンクロナスＤＲＡＭの供給電源系統を示すブロック図
である。図３に示される制御回路ＣＴＬは、図１に示さ
れたアレイ制御回路２０、リード制御回路３０、ライト
制御回路４０、内部クロック生成回路４５を含んだもの
である。また、制御信号発生回路ＣＳＧは、図１に示さ
れたアレイ制御信号発生回路２１、リード制御信号発生
回路３１、およびライト制御信号発生回路４１を含んだ
ものである。さらに、遅延回路ＤＬは、図１に示された
遅延回路２２，２３，３２，３３，４２，４３，４６を
含んだものである。
シンクロナスＤＲＡＭの供給電源系統を示すブロック図
である。図３に示される制御回路ＣＴＬは、図１に示さ
れたアレイ制御回路２０、リード制御回路３０、ライト
制御回路４０、内部クロック生成回路４５を含んだもの
である。また、制御信号発生回路ＣＳＧは、図１に示さ
れたアレイ制御信号発生回路２１、リード制御信号発生
回路３１、およびライト制御信号発生回路４１を含んだ
ものである。さらに、遅延回路ＤＬは、図１に示された
遅延回路２２，２３，３２，３３，４２，４３，４６を
含んだものである。
【００４６】このシンクロナスＤＲＡＭでは、出力バッ
ファ７２用の電源ピンＰ１と、遅延回路ＤＬ用の電源ピ
ンＰ２を設けて、出力バッファ７２に供給される電源電
圧ＶＤＤ１と遅延回路ＤＬに供給される電源電圧ＶＤＤ
２とを電源ピンから切離している。また、図１には示さ
れていないが、出力バッファ７２用の接地ピンＰ１１お
よび遅延回路ＤＬ用の接地ピンＰ１２を設けて出力バッ
ファ７２の接地電圧ＧＮＤ１と遅延回路ＤＬの接地電圧
ＧＮＤ２とを電源ピンから切離している。なお、メモリ
セルアレイ１０、行デコーダ５０、列デコーダ６０、セ
ンスアンプ６２などを含むメモリアレイ部ＭＣは、出力
バッファ７２と同じ電源ピンＰ１、接地ピンＰ１１から
電源電圧ＶＤＤ１および接地電圧ＧＮＤ１を受ける。
ファ７２用の電源ピンＰ１と、遅延回路ＤＬ用の電源ピ
ンＰ２を設けて、出力バッファ７２に供給される電源電
圧ＶＤＤ１と遅延回路ＤＬに供給される電源電圧ＶＤＤ
２とを電源ピンから切離している。また、図１には示さ
れていないが、出力バッファ７２用の接地ピンＰ１１お
よび遅延回路ＤＬ用の接地ピンＰ１２を設けて出力バッ
ファ７２の接地電圧ＧＮＤ１と遅延回路ＤＬの接地電圧
ＧＮＤ２とを電源ピンから切離している。なお、メモリ
セルアレイ１０、行デコーダ５０、列デコーダ６０、セ
ンスアンプ６２などを含むメモリアレイ部ＭＣは、出力
バッファ７２と同じ電源ピンＰ１、接地ピンＰ１１から
電源電圧ＶＤＤ１および接地電圧ＧＮＤ１を受ける。
【００４７】通常、出力バッファ７２の動作時には大量
の電力が消費されるため、出力バッファ７２へ供給され
る電源電圧ＶＤＤ１が変動することがある。しかし、こ
の実施の形態１によれば、出力バッファ７２に供給され
る電源電圧ＶＤＤ１と遅延回路ＤＬに供給される電源電
圧ＶＤＤ２とを電源ピンから切離し、さらに、出力バッ
ファ７２の接地電圧ＧＮＤ１と遅延回路ＤＬの接地電圧
ＧＮＤ２とを電源ピンから切離しているため、出力バッ
ファ７２の動作によって電源電圧ＶＤＤ１に変動が生じ
た場合でも、遅延回路ＤＬへの電源電圧ＶＤＤ２は影響
を受けることなく安定している。したがって、データ信
号の読出／書込のタイミング制御を正確に行うことがで
きる。
の電力が消費されるため、出力バッファ７２へ供給され
る電源電圧ＶＤＤ１が変動することがある。しかし、こ
の実施の形態１によれば、出力バッファ７２に供給され
る電源電圧ＶＤＤ１と遅延回路ＤＬに供給される電源電
圧ＶＤＤ２とを電源ピンから切離し、さらに、出力バッ
ファ７２の接地電圧ＧＮＤ１と遅延回路ＤＬの接地電圧
ＧＮＤ２とを電源ピンから切離しているため、出力バッ
ファ７２の動作によって電源電圧ＶＤＤ１に変動が生じ
た場合でも、遅延回路ＤＬへの電源電圧ＶＤＤ２は影響
を受けることなく安定している。したがって、データ信
号の読出／書込のタイミング制御を正確に行うことがで
きる。
【００４８】［実施の形態２］図４は、この発明の実施
の形態２によるシンクロナスＤＲＡＭの供給電源系統を
示すブロック図である。図４を参照して、このシンクロ
ナスＤＲＡＭは、図１および図３に示される構成に加え
てさらに、外部電源電圧Ｅｘｔ．ＶＤＤを受ける電源ピ
ンＰ１３と、接地電圧ＧＮＤを受ける接地ピン１４とを
備える。メモリアレイ部ＭＣは、電源ピンＰ１３からの
電源電圧ＶＤＤ３および接地ピンＰ１４からの接地電圧
ＧＮＤ３を受ける。
の形態２によるシンクロナスＤＲＡＭの供給電源系統を
示すブロック図である。図４を参照して、このシンクロ
ナスＤＲＡＭは、図１および図３に示される構成に加え
てさらに、外部電源電圧Ｅｘｔ．ＶＤＤを受ける電源ピ
ンＰ１３と、接地電圧ＧＮＤを受ける接地ピン１４とを
備える。メモリアレイ部ＭＣは、電源ピンＰ１３からの
電源電圧ＶＤＤ３および接地ピンＰ１４からの接地電圧
ＧＮＤ３を受ける。
【００４９】このシンクロナスＤＲＡＭでは、出力バッ
ファ７２用の電源ピンＰ１と、遅延回路ＤＬ用の電源ピ
ンＰ２と、メモリアレイ部ＭＣ用の電源ピンＰ１３とを
設けて、出力バッファ７２に供給される電源電圧ＶＤＤ
１と、遅延回路ＤＬに供給される電源電圧ＶＤＤ２と、
メモリアレイ部ＭＣに供給される電源電圧ＶＤＤ３とを
電源ピンから切離している。また、出力バッファ７２用
の接地ピンＰ１１と、遅延回路ＤＬ用の接地ピンＰ１２
と、メモリアレイ部ＭＣ用の接地ピンＰ１４とを設け
て、出力バッファ７２の接地電圧ＧＮＤ１と、遅延回路
ＤＬの接地電圧ＧＮＤ２と、メモリアレイ部ＭＣの接地
電圧ＧＮＤ３とを電源ピンから切離している。これによ
って、実施の形態１に示されるのと同様の効果を得るこ
とができ、さらに、出力バッファ７２の動作による電源
電圧ＶＤＤ１の変動による影響をメモリアレイ部ＭＣが
受けることがない。
ファ７２用の電源ピンＰ１と、遅延回路ＤＬ用の電源ピ
ンＰ２と、メモリアレイ部ＭＣ用の電源ピンＰ１３とを
設けて、出力バッファ７２に供給される電源電圧ＶＤＤ
１と、遅延回路ＤＬに供給される電源電圧ＶＤＤ２と、
メモリアレイ部ＭＣに供給される電源電圧ＶＤＤ３とを
電源ピンから切離している。また、出力バッファ７２用
の接地ピンＰ１１と、遅延回路ＤＬ用の接地ピンＰ１２
と、メモリアレイ部ＭＣ用の接地ピンＰ１４とを設け
て、出力バッファ７２の接地電圧ＧＮＤ１と、遅延回路
ＤＬの接地電圧ＧＮＤ２と、メモリアレイ部ＭＣの接地
電圧ＧＮＤ３とを電源ピンから切離している。これによ
って、実施の形態１に示されるのと同様の効果を得るこ
とができ、さらに、出力バッファ７２の動作による電源
電圧ＶＤＤ１の変動による影響をメモリアレイ部ＭＣが
受けることがない。
【００５０】［実施の形態３］図５は、この発明の実施
の形態３によるシンクロナスＤＲＡＭの供給電源系統を
示すブロック図である。図５を参照して、このシンクロ
ナスＤＲＡＭは、図４に示される構成に加えてさらに、
内部電源回路ＶＤＣを備える。内部電源回路ＶＤＣは、
電源ピンＰ２からの電源電圧ＶＤＤ２を受けて、電源電
圧ＶＤＤ２よりも低い内部電源電圧ｉｎｔ．ＶＤＤを発
生する。
の形態３によるシンクロナスＤＲＡＭの供給電源系統を
示すブロック図である。図５を参照して、このシンクロ
ナスＤＲＡＭは、図４に示される構成に加えてさらに、
内部電源回路ＶＤＣを備える。内部電源回路ＶＤＣは、
電源ピンＰ２からの電源電圧ＶＤＤ２を受けて、電源電
圧ＶＤＤ２よりも低い内部電源電圧ｉｎｔ．ＶＤＤを発
生する。
【００５１】遅延回路ＤＬは、内部電源回路ＶＤＣから
の内部電源電圧ｉｎｔ．ＶＤＤを受けて動作する。内部
電源回路ＶＤＣは、電源電圧ＶＤＤ２が変動しても安定
した内部電源電圧ｉｎｔ．ＶＤＤを発生するため、たと
え出力バッファ７２の動作による電源電圧ＶＤＤ１の変
動によって電源電圧ＶＤＤ２が影響を受けても、遅延回
路ＤＬに供給される内部電源電圧ｉｎｔ．ＶＤＤは影響
を受けない。したがって、データ信号の読出／書込のタ
イミング制御を正確に行うことができる。
の内部電源電圧ｉｎｔ．ＶＤＤを受けて動作する。内部
電源回路ＶＤＣは、電源電圧ＶＤＤ２が変動しても安定
した内部電源電圧ｉｎｔ．ＶＤＤを発生するため、たと
え出力バッファ７２の動作による電源電圧ＶＤＤ１の変
動によって電源電圧ＶＤＤ２が影響を受けても、遅延回
路ＤＬに供給される内部電源電圧ｉｎｔ．ＶＤＤは影響
を受けない。したがって、データ信号の読出／書込のタ
イミング制御を正確に行うことができる。
【００５２】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【００５３】
【発明の効果】この発明の１つの局面に従った半導体記
憶装置は、第１の電源と、遅延回路にのみ電源電圧を供
給する第２の電源とを設けたため、遅延回路へ供給され
る電源電圧は出力バッファの動作による電源電圧変動の
影響を受けない。この結果、正確にデータ信号の読出／
書込のタイミングを制御することができる。さらに、第
２の電源は遅延回路にのみ電源電圧を供給するため、出
力バッファ以外の回路による電源電圧の変動が生じても
遅延回路は影響を受けることなく正常に動作する。
憶装置は、第１の電源と、遅延回路にのみ電源電圧を供
給する第２の電源とを設けたため、遅延回路へ供給され
る電源電圧は出力バッファの動作による電源電圧変動の
影響を受けない。この結果、正確にデータ信号の読出／
書込のタイミングを制御することができる。さらに、第
２の電源は遅延回路にのみ電源電圧を供給するため、出
力バッファ以外の回路による電源電圧の変動が生じても
遅延回路は影響を受けることなく正常に動作する。
【００５４】この発明のもう１つの局面に従った半導体
記憶装置は、第１および第２の電源ピンを設けたため、
遅延回路へ供給される電源電圧は出力バッファの動作に
よる電源電圧変動の影響を受けない。この結果、正確に
データ信号の読出／書込のタイミングを制御することが
できる。
記憶装置は、第１および第２の電源ピンを設けたため、
遅延回路へ供給される電源電圧は出力バッファの動作に
よる電源電圧変動の影響を受けない。この結果、正確に
データ信号の読出／書込のタイミングを制御することが
できる。
【００５５】この発明のさらにもう１つの局面に従った
半導体記憶装置は、第１および第２の電源ピンと、内部
電源回路とを設けたため、内部電源回路から遅延回路へ
供給される内部電源電圧は出力バッファの動作による電
源電圧変動の影響を受けない。この結果、正確にデータ
信号の読出／書込のタイミングを制御することができ
る。
半導体記憶装置は、第１および第２の電源ピンと、内部
電源回路とを設けたため、内部電源回路から遅延回路へ
供給される内部電源電圧は出力バッファの動作による電
源電圧変動の影響を受けない。この結果、正確にデータ
信号の読出／書込のタイミングを制御することができ
る。
【図１】 この発明の実施の形態１によるＤＲＡＭの全
体構成を示すブロック図である。
体構成を示すブロック図である。
【図２】 図１に示された遅延回路の構成を示すブロッ
ク図である。
ク図である。
【図３】 図１に示されたシンクロナスＤＲＡＭの供給
電源系統を示すブロック図である。
電源系統を示すブロック図である。
【図４】 この発明の実施の形態２によるシンクロナス
ＤＲＡＭの供給電源系統を示すブロック図である。
ＤＲＡＭの供給電源系統を示すブロック図である。
【図５】 この発明の実施の形態３によるシンクロナス
ＤＲＡＭの供給電源系統を示すブロック図である。
ＤＲＡＭの供給電源系統を示すブロック図である。
【図６】 従来のＤＲＡＭの供給電源系統を示すブロッ
ク図である。
ク図である。
１０ メモリセルアレイ、２０ アレイ制御回路、３０
リード制御回路、４０ ライト制御回路、４５ 内部
クロック生成回路、２２，２３，３２，３３，４２，４
３，４６，ＤＬ 遅延回路、５０ 行デコーダ、６０
列デコーダ、６２ センスアンプ、７２ 出力バッフ
ァ、Ｐ１，Ｐ２，Ｐ１３ 電源ピン、ＣＴＬ 制御回
路、ＣＳＧ 制御信号発生回路、ＶＤＣ 内部電源回
路、Ｅｘｔ．ＶＤＤ 外部電源電圧、ｉｎｔ．ＶＤＤ
内部電源電圧、／ＲＡＳ 行アドレスストローブ信号、
／ＣＡＳ 列アドレスストローブ信号、／ＷＥ ライト
イネーブル信号、ＡＴＤ 検出信号、ＢＵＦＣＬＫ ク
ロックバッファ信号、Ｒｘ ワード線駆動信号、Ｓ０
センスアンプ活性化信号、ＰＡＥ プリアンプ活性化信
号、ＣＤＥ 列デコードイネーブル信号、ＷＤＥ ライ
トデータイネーブル信号、ｉｎｔ．ＣＬＫ 内部クロッ
ク信号、ＸＡＤ 行アドレス信号、ＹＡＤ 列アドレス
信号。
リード制御回路、４０ ライト制御回路、４５ 内部
クロック生成回路、２２，２３，３２，３３，４２，４
３，４６，ＤＬ 遅延回路、５０ 行デコーダ、６０
列デコーダ、６２ センスアンプ、７２ 出力バッフ
ァ、Ｐ１，Ｐ２，Ｐ１３ 電源ピン、ＣＴＬ 制御回
路、ＣＳＧ 制御信号発生回路、ＶＤＣ 内部電源回
路、Ｅｘｔ．ＶＤＤ 外部電源電圧、ｉｎｔ．ＶＤＤ
内部電源電圧、／ＲＡＳ 行アドレスストローブ信号、
／ＣＡＳ 列アドレスストローブ信号、／ＷＥ ライト
イネーブル信号、ＡＴＤ 検出信号、ＢＵＦＣＬＫ ク
ロックバッファ信号、Ｒｘ ワード線駆動信号、Ｓ０
センスアンプ活性化信号、ＰＡＥ プリアンプ活性化信
号、ＣＤＥ 列デコードイネーブル信号、ＷＤＥ ライ
トデータイネーブル信号、ｉｎｔ．ＣＬＫ 内部クロッ
ク信号、ＸＡＤ 行アドレス信号、ＹＡＤ 列アドレス
信号。
Claims (6)
- 【請求項１】 行および列に配置された複数のメモリセ
ルを有するメモリセルアレイと、 第１および第２の電源と、 前記第１の電源からの電圧を受けて動作し、前記メモリ
セルアレイからのデータ信号を外部へ出力する出力バッ
ファと、 前記メモリセルアレイのデータ信号の読出／書込を制御
する制御回路とを備え、 前記制御回路は、 外部制御信号に応答して内部制御信号を発生する制御信
号発生回路と、 前記第２の電源からの電圧を受けて動作し、前記制御信
号発生回路からの内部制御信号を遅延させる遅延回路と
を含み、 前記第２の電源は、前記遅延回路にのみ電源電圧を供給
する、半導体記憶装置。 - 【請求項２】 行および列に配置された複数のメモリセ
ルを有するメモリセルアレイと、 外部電源電圧を受ける第１および第２の電源ピンと、 前記第１の電源ピンからの電圧を受けて動作し、前記メ
モリセルアレイからのデータ信号を外部へ出力する出力
バッファと、 前記メモリセルアレイのデータ信号の読出／書込を制御
する制御回路とを備え、 前記制御回路は、 外部制御信号に応答して内部制御信号を発生する制御信
号発生回路と、 前記第２の電源ピンからの電圧を受けて動作し、前記制
御信号発生回路からの内部制御信号を遅延させる遅延回
路とを含む、半導体記憶装置。 - 【請求項３】 前記半導体記憶装置はさらに、 前記第１の電源ピンからの電圧を受けて動作し、行アド
レス信号に応答して前記メモリセルアレイの行を選択す
る行デコーダと、 前記第１の電源ピンからの電圧を受けて動作し、列アド
レス信号に応答して前記メモリセルアレイの列を選択す
る列デコーダと、 前記第１の電源ピンからの電圧を受けて動作し、前記メ
モリセルアレイ中のメモリセルから読出されたデータ信
号を増幅するセンスアンプとを備える、請求項２に記載
の半導体記憶装置。 - 【請求項４】 前記半導体記憶装置はさらに、 前記外部電源電圧を受ける第３の電源ピンと、 前記第３の電源ピンからの電圧を受けて動作し、行アド
レス信号に応答して前記メモリセルアレイの行を選択す
る行デコーダと、 前記第３の電源ピンからの電圧を受けて動作し、列アド
レス信号に応答して前記メモリセルアレイの列を選択す
る列デコーダと、 前記第３の電源ピンからの電圧を受けて動作し、前記メ
モリセルアレイ中のメモリセルから読出されたデータ信
号を増幅するセンスアンプとを備える、請求項２に記載
の半導体記憶装置。 - 【請求項５】 行および列に配置された複数のメモリセ
ルを有するメモリセルアレイと、 外部電源電圧を受ける第１および第２の電源ピンと、 前記第２の電源ピンからの電圧を受けて前記第２の電源
ピンからの電圧よりも低い内部電源電圧を発生する内部
電源回路と、 前記第１の電源ピンからの電圧を受けて動作し、前記メ
モリセルアレイからのデータ信号を外部へ出力する出力
バッファと、 前記メモリセルアレイのデータ信号の読出／書込を制御
する制御回路とを備え、 前記制御回路は、 外部制御信号に応答して内部制御信号を発生する制御信
号発生回路と、 前記第２の電源ピンからの電圧を受けて動作し、前記制
御信号発生回路からの内部制御信号を遅延させる遅延回
路とを含む、半導体記憶装置。 - 【請求項６】 前記半導体記憶装置はさらに、 前記外部電源電圧を受ける第３の電源ピンと、 前記第３の電源ピンからの電圧を受けて動作し、行アド
レス信号に応答して前記メモリセルアレイの行を選択す
る行デコーダと、 前記第３の電源ピンからの電圧を受けて動作し、列アド
レス信号に応答して前記メモリセルアレイの列を選択す
る列デコーダと、 前記第３の電源ピンからの電圧を受けて動作し、前記メ
モリセルアレイ中のメモリセルから読出されたデータ信
号を増幅するセンスアンプとを備える、請求項５に記載
の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10221578A JP2000057771A (ja) | 1998-08-05 | 1998-08-05 | 半導体記憶装置 |
| US09/227,938 US6108249A (en) | 1998-08-05 | 1999-01-11 | Semiconductor memory device having delay circuit for controlling timing of internal control signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10221578A JP2000057771A (ja) | 1998-08-05 | 1998-08-05 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000057771A true JP2000057771A (ja) | 2000-02-25 |
| JP2000057771A5 JP2000057771A5 (ja) | 2005-10-27 |
Family
ID=16768947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10221578A Pending JP2000057771A (ja) | 1998-08-05 | 1998-08-05 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6108249A (ja) |
| JP (1) | JP2000057771A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6990596B2 (en) * | 2001-12-20 | 2006-01-24 | Stmicroelectronics S.R.L. | Memory device outputting read data in a time starting from a rising edge of an external clock that is shorter than that of known devices |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002005283A1 (en) * | 2000-07-07 | 2002-01-17 | Mosaid Technologies Incorporated | Method and apparatus for synchronization of row and column access operations |
| US6879517B2 (en) * | 2002-09-18 | 2005-04-12 | Motorola, Inc. | Battery circuit with three-terminal memory device |
| JP4275583B2 (ja) * | 2004-06-24 | 2009-06-10 | ユーディナデバイス株式会社 | 電子モジュール |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0646514B2 (ja) * | 1989-10-19 | 1994-06-15 | 株式会社東芝 | 半導体装置 |
| JPH03175720A (ja) * | 1989-12-04 | 1991-07-30 | Nec Corp | 半導体集積回路 |
| JP2605565B2 (ja) * | 1992-11-27 | 1997-04-30 | 日本電気株式会社 | 半導体集積回路 |
-
1998
- 1998-08-05 JP JP10221578A patent/JP2000057771A/ja active Pending
-
1999
- 1999-01-11 US US09/227,938 patent/US6108249A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6990596B2 (en) * | 2001-12-20 | 2006-01-24 | Stmicroelectronics S.R.L. | Memory device outputting read data in a time starting from a rising edge of an external clock that is shorter than that of known devices |
Also Published As
| Publication number | Publication date |
|---|---|
| US6108249A (en) | 2000-08-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050712 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050712 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080630 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080708 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080904 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090324 |