JP2000057771A5 - - Google Patents

Claims (6)

1. 行および列に配置された複数のメモリセルを有するメモリセルアレイと、
   第１および第２の電源と、
   前記第１の電源からの電圧を受けて動作し、前記メモリセルアレイからのデータ信号を外部へ出力する出力バッファと、
   前記メモリセルアレイのデータ信号の読出／書込を制御する制御回路とを備え、
   前記制御回路は、
   外部制御信号に応答して内部制御信号を発生する制御信号発生回路と、
   前記第２の電源からの電圧を受けて動作し、前記制御信号発生回路からの内部制御信号を遅延させる遅延回路とを含む、半導体記憶装置。
2. 行および列に配置された複数のメモリセルを有するメモリセルアレイと、
   外部電源電圧を受ける第１および第２の電源ピンと、
   前記第１の電源ピンからの電圧を受けて動作し、前記メモリセルアレイからのデータ信号を外部へ出力する出力バッファと、
   前記メモリセルアレイのデータ信号の読出／書込を制御する制御回路とを備え、
   前記制御回路は、
   外部制御信号に応答して内部制御信号を発生する制御信号発生回路と、
   前記第２の電源ピンからの電圧を受けて動作し、前記制御信号発生回路からの内部制御信号を遅延させる遅延回路とを含む、半導体記憶装置。
3. 前記半導体記憶装置はさらに、
   前記第１の電源ピンからの電圧を受けて動作し、行アドレス信号に応答して前記メモリセルアレイの行を選択する行デコーダと、
   前記第１の電源ピンからの電圧を受けて動作し、列アドレス信号に応答して前記メモリセルアレイの列を選択する列デコーダと、
   前記第１の電源ピンからの電圧を受けて動作し、前記メモリセルアレイ中のメモリセルから読出されたデータ信号を増幅するセンスアンプとを備える、請求項２に記載の半導体記憶装置。
4. 前記半導体記憶装置はさらに、
   前記外部電源電圧を受ける第３の電源ピンと、
   前記第３の電源ピンからの電圧を受けて動作し、行アドレス信号に応答して前記メモリセルアレイの行を選択する行デコーダと、
   前記第３の電源ピンからの電圧を受けて動作し、列アドレス信号に応答して前記メモリセルアレイの列を選択する列デコーダと、
   前記第３の電源ピンからの電圧を受けて動作し、前記メモリセルアレイ中のメモリセルから読出されたデータ信号を増幅するセンスアンプとを備える、請求項２に記載の半導体記憶装置。
5. 行および列に配置された複数のメモリセルを有するメモリセルアレイと、
   外部電源電圧を受ける第１および第２の電源ピンと、
   前記第２の電源ピンからの電圧を受けて前記第２の電源ピンからの電圧よりも低い内部電源電圧を発生する内部電源回路と、
   前記第１の電源ピンからの電圧を受けて動作し、前記メモリセルアレイからのデータ信号を外部へ出力する出力バッファと、
   前記メモリセルアレイのデータ信号の読出／書込を制御する制御回路とを備え、
   前記制御回路は、
   外部制御信号に応答して内部制御信号を発生する制御信号発生回路と、
   前記第２の電源ピンからの電圧を受けて動作し、前記制御信号発生回路からの内部制御信号を遅延させる遅延回路とを含む、半導体記憶装置。
6. 前記半導体記憶装置はさらに、
   前記外部電源電圧を受ける第３の電源ピンと、
   前記第３の電源ピンからの電圧を受けて動作し、行アドレス信号に応答して前記メモリセルアレイの行を選択する行デコーダと、
   前記第３の電源ピンからの電圧を受けて動作し、列アドレス信号に応答して前記メモリセルアレイの列を選択する列デコーダと、
   前記第３の電源ピンからの電圧を受けて動作し、前記メモリセルアレイ中のメモリセルから読出されたデータ信号を増幅するセンスアンプとを備える、請求項５に記載の半導体記憶装置。