CN111386569B - 波管线 - Google Patents

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Abstract

本发明揭示一种波管线，其包含第一级、多个第二级及第三级。所述第一级接收表示数据的数据信号及时钟信号，且可以等于所述时钟信号的时钟速率的第一数据速率处理所述数据。每一第二级可响应于从所述第一级接收的相应时钟周期而以等于所述第一数据速率乘以第二级的数目的第二数据速率处理相应数据。所述第三级可以所述第一数据速率处理从每一第二级接收的数据。所述第一级在所述多个第二级之间分配所述数据信号及所述时钟信号。所述第三级合并来自所述多个第二级中的每一者的所述相应数据及所述相应时钟周期以提供合并数据信号及回传时钟信号。

Description

波管线
技术领域
本发明大体上涉及集成电路装置的信号时序。特定来说，在一或多个实施例中，本发明涉及一种波管线数据路径，其包含存储器装置中的N路级，其中N至少为2。
背景技术
存储器装置通常提供为计算机或其它电子装置中的内部半导体集成电路装置。存在许多不同类型的存储器，其包含随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)及快闪存储器。
快闪存储器装置已发展为各种电子应用的非易失性存储器的受欢迎来源。快闪存储器装置通常使用允许高存储器密度、高可靠性及低电力消耗的单晶体管存储器单元。通过电荷存储结构(例如浮动栅极或电荷俘获)的编程(其通常称为写入)或其它物理现象(例如相变或极化)的存储器单元的阈值电压变化确定每一单元的数据值。快闪存储器的常见用途包含个人计算机、平板计算机、数码相机、数字媒体播放器、蜂窝电话、固态驱动及可抽换存储器模块，且用途在不断增多。
波管线可用于数据路径中以在集成电路(例如存储器装置)的不同部分之间发送或接收数据。为正确操作波管线，通常必须满足两个条件。第一，在波管线的每一级中，应使数据及时钟信号延迟相同时间量。第二，每一级应对时钟信号的下一个即将到来的时钟周期做好准备。此第二条件因一般需要数据速率等于或快于时钟速率而限制每一级的数据速率。因此，第二条件限制每一级可用于完成完全操作且准备单个时钟周期的下一输入的时间。
由于上述原因，且由于所属领域的技术人员将在阅读及理解本说明书之后明白的下述其它原因，本技术需要用于通过波管线来处理数据的替代方法及用于执行此类方法的系统及设备。
附图说明
图1是与作为电子系统的部分的处理器通信的存储器装置的一个实施例的简化框图。
图2A到2B是可用于参考图1所描述的存储器装置类型中的存储器单元阵列的部分的示意图。
图3是说明波管线的一个实施例的示意图。
图4是说明输出数据路径的一个实施例的示意图。
图5是说明参考图4所描述的输出数据路径的数据及时钟信号的一个实施例的时序图。
图6是说明参考图4所描述的输出数据路径的感测放大器的数据的触发的一个实施例的时序图。
图7是说明将数据锁存到参考图4所描述的输出数据路径的先进先出(FIFO)中的一个实施例的时序图。
图8是说明输入数据路径的一个实施例的示意图。
图9是说明输出数据路径的另一实施例的示意图。
图10是说明输出数据路径的另一实施例的示意图。
图11是说明用于通过波管线来处理数据的方法的一个实施例的流程图。
图12是说明用于从存储器单元阵列读取数据的方法的一个实施例的流程图。
图13是说明用于将数据写入到存储器单元阵列的方法的一个实施例的流程图。
具体实施方式
在以下详细描述中，参考构成本发明的一部分的附图，且附图中以说明方式展示特定实施例。在图式中，相同元件符号描述所有若干视图中的基本上类似组件。可利用其它实施例且可在不背离本发明的范围的情况下作出结构、逻辑及电性改变。因此，以下详细描述不应被视为意在限制。
为满足正确操作波管线的两个条件(即，在波管线的每一级中，应使数据及时钟信号延迟相同时间量且每一级应对时钟信号的下一个即将到来的时钟周期做好准备)，需要减小时钟速率以满足波管线中的最慢级。当减小时钟速率时，可使用较宽数据总线来满足数据速率要求。例如，为满足包含使用14ns的级的数据路径处理通过所述级的数据的数据速率要求，可使用以20ns时钟速率运行的128位总线来替代以10ns时钟速率运行的64位总线。因此，本发明描述用于在不减小时钟速率且因此不增加数据总线的宽度的情况下适应数据路径的波管线内的较慢级以满足数据速率要求的实施例。
图1是根据实施例的呈存储器装置100的形式的第一设备的简化框图，所述第一装置与呈处理器130的形式的第二设备(作为呈电子系统的形式的第三设备的部分)通信。电子系统的一些实例包含个人计算机、平板计算机、数码相机、数字媒体播放器、数字记录器、游戏、电器、车辆、无线装置、蜂窝电话及类似物。处理器130(例如存储器装置100外部的控制器)可为存储器控制器或其它外部主机装置。
存储器装置100包含可在从存储器装置100读出数据时促进改进设置及保持时间裕度的时钟数据跟踪。时钟信号路径126可与数据总线128一起路由。回传时钟信号路径127也可与数据总线128一起路由。时钟信号路径126上的时钟信号可用于触发来自感测装置106(例如感测放大器)的数据。回传时钟信号路径127上的回传时钟信号可用于恰好在将数据输出到处理器130之前将数据从感测装置106锁存到输入/输出(I/O)控制电路112的数据锁存器(例如FIFO)中。由于使时钟信号及回传时钟信号与数据一起路由，所以其可经受与数据相同的逻辑电路及工艺、电压及温度(PVT)变化，且可改进数据锁存器处的设置及保持时间裕度。应认识到，制造中通常所经历的工艺变化一般会导致电路的性能变化，即使所述电路希望具有相同设计或以其它方式提供相同功能性。类似地，如果测量足够精确，那么即使电路区别很小，但仍会使所述电路暴露于不同电压及温度值。因此，尽管本发明寻求减轻时钟信号路径与数据路径之间的此类变化的效应，但别指望必定会消除此类变化。
存储器装置100包含逻辑地布置成行及列的存储器单元阵列104。逻辑行的存储器单元通常耦合到相同存取线(通常称为字线)，而逻辑列的存储器单元通常选择性地耦合到相同数据线(通常称为位线)。单个存取线可与存储器单元的一个以上逻辑行相关联且单个数据线可与一个以上逻辑列相关联。存储器单元阵列104的至少一部分的存储器单元(图1中未展示)能够编程为至少两种数据状态中的一者。
提供行解码电路108及列解码电路110来解码地址信号。接收及解码地址信号以存取存储器单元阵列104。存储器装置100还包含I/O控制电路112以管理命令、地址及数据输入到存储器装置100以及从存储器装置100输出数据及状态信息。地址寄存器114与I/O控制电路112及行解码电路108及列解码电路110通信以在解码之前锁存地址信号。命令寄存器124与I/O控制电路112及控制逻辑116通信以锁存传入命令。
内部控制器(例如控制逻辑116)响应于命令而控制对存储器单元阵列104的存取且产生用于外部处理器130的状态信息，即，控制逻辑116经配置以根据本文所描述的实施例来执行存取操作。控制逻辑116与行解码电路108及列解码电路110通信以响应于地址而控制行解码电路108及列解码电路110。
控制逻辑116还与高速缓存寄存器118通信。高速缓存寄存器118锁存数据(传入或传出)，其由控制逻辑116指导以在存储器单元阵列104忙于分别写入或读取其它数据时暂时存储数据。在编程操作(例如写入操作)期间，将数据从感测装置106传递到高速缓存寄存器118。接着，将数据从高速缓存寄存器118传递到数据寄存器120以转移到存储器单元阵列104；接着，将新数据从感测装置106(其从I/O控制电路112接收新数据)锁存于高速缓存寄存器118中。在读取操作期间，将数据从高速缓存寄存器118传递到感测装置106，感测装置106将数据传递到I/O控制电路112而输出到外部处理器130；接着，将新数据从数据寄存器120传递到高速缓存寄存器118。状态寄存器122与I/O控制电路112及控制逻辑116通信以锁存用于输出到处理器130的状态信息。
存储器装置100在控制逻辑116处经由控制链路132从处理器130接收控制信号。控制信号可包含至少一芯片启用CE#、命令锁存启用CLE、地址锁存启用ALE、写入启用WE#及读取启用RE#。可取决于存储器装置100的性质而经由控制链路132进一步接收额外控制信号(未展示)。存储器装置100从处理器130经由多路复用输入/输出(I/O)总线134接收命令信号(其表示命令)、地址信号(其表示地址)及数据信号(其表示数据)及经由I/O总线134将数据输出到处理器130。
例如，在I/O控制电路112处经由I/O总线134的输入/输出(I/O)引脚[7:0]接收命令且将命令写入到命令寄存器124中。在I/O控制电路112处经由总线134的输入/输出(I/O)引脚[7:0]接收地址且将地址写入到地址寄存器114中。在I/O控制电路112处经由用于8位装置的输入/输出(I/O)引脚[7:0]或用于16位装置的输入/输出(I/O)引脚[15:0]接收数据且通过感测装置106将数据写入到高速缓存寄存器118中。随后，将数据写入到数据寄存器120中以编程存储器单元阵列104。针对另一实施例，可省略高速缓存寄存器118，且通过感测装置106将数据直接写入到数据寄存器120中。还经由用于8位装置的输入/输出(I/O)引脚[7:0]或用于16位装置的输入/输出(I/O)引脚[15:0]输出数据。
所属领域的技术人员应了解，可提供额外电路及信号，且已简化图1的存储器装置。应认识到，参考图1所描述的各种块组件的功能性可无需经分离而区分集成电路装置的组件或组成部分。例如，集成电路装置的单个组件或组成部分可经调适以执行图1的一个以上块组件的功能性。替代地，集成电路装置的一或多个组件或组成部分可经组合以执行图1的单个块组件的功能性。
另外，尽管根据用于接收及输出各种信号的通行惯例来描述特定I/O引脚，但应注意，可在各种实施例中使用I/O引脚的其它组合或数目。
图2A是NAND存储器阵列200A(例如作为存储器单元阵列104的一部分)的示意图。存储器阵列200A包含例如字线2020到202N的存取线及例如位线2040到204M的数据线。字线202可以多对一关系耦合到全局存取线(例如全局字线)(图2A中未展示)。针对一些实施例，存储器阵列200A可形成于可(例如)经导电掺杂以具有导电性类型(例如，具有p型导电性以(例如)形成p井或具有n型导电性以(例如)形成n井)的半导体上。
存储器阵列200A可布置成行(各自对应于字线202)及列(各自对应于位线204)。每一列可包含一串串联耦合的存储器单元，例如NAND串2060到206M中的一者。每一NAND串206可耦合到共同源极216且可包含存储器单元2080到208N。存储器单元208表示用于存储数据的非易失性存储器单元。每一NAND串206的存储器单元208可串联连接于选择晶体管210(例如场效应晶体管)(例如选择晶体管2100到210M(例如，其可为源极选择晶体管，通常称为选择栅极源极)中的一者)与选择晶体管212(例如场效应晶体管)(例如选择晶体管2120到212M(例如，其可为漏极选择晶体管，通常称为选择栅极漏极)中的一者)之间。选择晶体管2100到210M可共同耦合到例如源极选择线的选择线214，且选择晶体管2120到212M可共同耦合到例如漏极选择线的选择线215。
每一选择晶体管210的源极可连接到共同源极216。每一选择晶体管210的漏极可连接到对应NAND串206的存储器单元2080的源极。例如，选择晶体管2100的漏极可连接到对应NAND串2060的存储器单元2080的源极。因此，每一选择晶体管210可经配置以将对应NAND串206选择性耦合到共同源极216。每一选择晶体管210的控制栅极可连接到选择线214。
每一选择晶体管212的漏极可连接到对应NAND串206的位线204。例如，选择晶体管2120的漏极可连接到对应NAND串2060的位线2040。每一选择晶体管212的源极可连接到对应NAND串206的存储器单元208N的漏极。例如，选择晶体管2120的源极可连接到对应NAND串2060的存储器单元208N的漏极。因此，每一选择晶体管212可经配置以将对应NAND串206选择性耦合到对应位线204。每一选择晶体管212的控制栅极可连接到选择线215。
图2A中的存储器阵列可为准二维存储器阵列且可具有大体上平面结构，例如其中共同源极216、串206及位线204在基本上平行平面中延伸。替代地，图2A中的存储器阵列可为三维存储器阵列，例如其中串206可基本上垂直于含有共同源极216的平面及含有位线204的平面(其可基本上平行于含有共同源极216的平面)延伸。
存储器单元208的典型构造包含可确定单元的数据值(例如通过阈值电压的变化)的数据存储结构234(例如浮动栅极、电荷俘获等等)及控制栅极236，如图2A中所展示。存储器单元208可进一步具有界定源极230及界定漏极232。存储器单元208可使其控制栅极236耦合到(且在一些情况中形成)字线202。
一列存储器单元208是耦合到给定位线204的NAND串206或多个NAND串206。一行存储器单元208是共同耦合到给定字线202的存储器单元208。一行存储器单元208可(但非必需)包含共同耦合到给定字线202的所有存储器单元208。存储器单元208的行通常可分成存储器单元208的物理页的一或多个群组，且存储器单元208的物理页通常包含共同耦合到给定字线202的每隔一个存储器单元208。例如，共同耦合到字线202N且选择性耦合到偶数位线204(例如位线2040、2042、2044等等)的存储器单元208可为存储器单元208(例如偶数存储器单元)的物理页，而共同耦合到字线202N且选择性耦合到奇数位线204(例如位线2041、2043、2045等等)的存储器单元208可为存储器单元208(例如奇数存储器单元)的另一物理页。尽管图2A中未明确描绘位线2043、2045，但从图显而易见，存储器单元阵列200A的位线204可从位线2040连续编号到位线204M。共同耦合到给定字线202的存储器单元208的其它分组也可界定存储器单元208的物理页。针对特定存储器装置，共同耦合到给定字线的所有存储器单元可被视为物理页。在单个读取操作期间读取或在编程操作期间编程的物理页(在一些实施例中，其仍可为整行)的部分(例如上页或下页存储器单元)可被视为逻辑页。
图2B是可用于参考图1所描述的存储器类型中的存储器单元阵列200B(例如作为存储器单元阵列104的一部分)的一部分的另一示意图。图2B中的相同元件符号对应于相对于图2A所提供的描述。图2B提供三维NAND存储器阵列结构的实例的额外细节。三维NAND存储器阵列200B可并入可包含半导体柱的垂直结构，其中柱的一部分可充当NAND串206的存储器单元的通道区域。NAND串206可各自通过选择晶体管212(例如，其可为漏极选择晶体管，通常称为选择栅极漏极)来选择性连接到位线2040到204M及通过选择晶体管210(例如，其可为源极选择晶体管，通常称为选择栅极源极)来选择性连接到共同源极216。多个NAND串206可选择性连接到相同位线204。NAND串206的子集可通过加偏压于选择线2150到215L以选择性激活各自介于NAND串206与位线204之间的特定选择晶体管212来连接到其相应位线204。可通过加偏压于选择线214来激活选择晶体管210。每一字线202可连接到存储器阵列200B的多行存储器单元。通过特定字线202来彼此共同连接的存储器单元行可统称为阶层。
尽管结合NAND快闪存储器来讨论图2A到2B的实例，但本文所描述的实施例不受限于特定阵列架构或结构，而是可包含其它结构(例如交叉点存储器、DRAM等等)及其它架构(例如AND阵列、NAND阵列等等)。
图3是说明波管线300的一个实施例的示意图。在一个实例中，波管线300是先前参考图1所描述及说明的存储器装置100的一部分。波管线300包含第一级306、多个(即，群组)第二级3121到312N(其中“N”是第二级的任何适合数目)、第三级318及数据锁存器328(例如先进先出(FIFO)电路)。第一级306包含数据路径308及对应时钟路径310。每一第二级3121到312N分别包含数据路径3141到314N及对应时钟路径3161到316N。第三级318包含数据路径320及对应时钟路径322。
第一级306的数据路径308的输入通信地耦合到数据信号节点302。通信地耦合的组件可由单位信号路径或多位平行信号路径耦合。第一级306的时钟路径310的输入电耦合到时钟信号节点304。第一级306的数据路径308的输出分别通过数据信号路径3091到309N来通信地耦合到第二级3121到312N的数据路径3141到314N的输入。第一级306的时钟路径310的输出分别通过时钟信号路径3111到311N来电耦合到第二级3121到312N的时钟路径3161到316N的输入。第二级3121到312N的数据路径3141到314N的输出分别通过数据信号路径3151到315N来通信地耦合到第三级318的数据路径320的输入。第二级3121到312N的时钟路径3161到316N的输出分别通过时钟信号路径3171到317N来电耦合到第三级318的时钟路径322的输入。第三级318的数据路径320的输出通过数据信号路径324来通信地耦合到数据锁存器328的数据输入。第三级318的时钟路径322的输出通过回传时钟信号路径326来电耦合到数据锁存器328的入口时钟输入。数据锁存器328的数据输出电耦合到输出数据节点330。数据锁存器328的出口时钟输入电耦合到时钟信号节点332。在其它实例中，波管线300可包含第一级306之前及/或第三级318与数据锁存器328之间的额外级。
第一级306从数据信号节点302接收与时钟信号节点304上的时钟信号对准的数据信号。由于信号对准，所以预期数据在时钟信号的对应时钟周期的对应转变处有效。第一级306可响应于时钟信号而以等于时钟信号的时钟速率的第一数据速率处理数据。通过数据路径308的数据的延迟可基本上等于(例如等于)通过第一级306的时钟路径310的时钟信号的延迟。第一级306在多个第二级3121到312N之间分配数据信号及时钟信号。第一级306通过数据信号路径3091将与第一时钟周期(CLK1)对准的数据传递到第二级3121且通过时钟信号路径3111将第一时钟周期传递到第二级3121。第一级306通过数据信号路径3092将与第二时钟周期(CLK2)对准的数据传递到第二级3122且通过时钟信号路径3112将第二时钟周期传递到第二级3122。同样地，第一级306通过数据信号路径309N将与第N时钟周期(CLKN)对准的数据传递到第二级312N且通过时钟信号路径311N将第N时钟周期传递到第二级312N。一旦达到第N时钟周期，第一级306就将N+1时钟周期及与N+1时钟周期对准的数据传递到第二级3121且过程重复。
第二级3121到312N可基本上相同，因为每一第二级可通过执行相同操作来处理数据。每一第二级3121到312N可以等于或小于时钟速率乘以第二级3121到312N的数目的第二数据速率处理从第一级306接收的数据。例如，针对10ns的时钟速率且当N等于3时，每一第二级3121到312N可在30ns数据速率内处理数据(即，每单位数据处理30ns)。此30ns数据速率可为最大值且每一第二级3121到312N可比30ns数据速率快地处理数据。无论何种情况，每一第二级3121到312N可使用时钟信号的一个以上时钟周期及时钟信号的高达N个时钟周期来处理数据。通过每一数据路径3141到314N的数据的延迟可基本上分别等于(例如等于)通过每一第二级3121到312N的每一时钟路径3161到316N的每一时钟信号的延迟。
第二级3121中的数据处理完成之后，第二级3121通过数据信号路径3151将与第一时钟周期对准的经处理数据传递到第三级318且通过时钟信号路径3171将第一时钟周期传递到第三级318。在第二级3122中的数据处理完成之后，第二级3122通过数据信号路径3152将与第二时钟周期对准的经处理数据传递到第三级318且通过时钟信号路径3172将第二时钟周期传递到第三级318。同样地，在第二级312N中的数据处理完成之后，第二级312N通过数据信号路径315N将与第N时钟周期对准的经处理数据传递到第三级318且通过时钟信号路径317N将第N时钟周期传递到第三级318。一旦达到第N时钟周期，第二级3121就将N+1时钟周期及与N+1时钟周期对准的经处理数据传递到第三级318且过程重复。
第三级318合并来自多个第二级3121到312N中的每一者的数据信号及时钟信号以提供合并数据信号及回传时钟信号。第三级318可响应于时钟信号而以第一数据速率(如先前所描述，其于时钟信号的时钟速率)处理数据。通过数据路径320的数据的延迟可基本上等于(例如等于)通过第三级318的时钟路径322的时钟信号的延迟。第三级318的数据路径320合并来自每一第二级3121到312N的经处理数据以提供数据信号路径324上的合并数据。第三级318的时钟路径322合并来自每一第二级3121到312N的时钟周期以提供回传时钟信号路径326上的回传时钟信号。因此，数据信号路径324上的合并数据与回传时钟信号路径326上的回传时钟信号对准。
响应于回传时钟信号路径326上的回传时钟信号而将数据信号路径324上的合并数据锁存到数据锁存器328中。响应于来自时钟节点332的时钟信号而将数据从数据锁存器328输出到数据节点330。因此，波管线300包含N路波架构(即，经由第二级3121到312N的群组)，其中每个第N时钟周期将时钟信号及数据信号发送到多路中的一者。接着，将结果合并在一起以产生合并数据信号及回传时钟信号。由于在波管线中针对级使用N路波架构，所以所述级中的每一路的数据速率可比整个波管线的数据速率减小N倍。因此，波管线中的慢级不会限制到及来自所述级的最大传送率。
图4是说明输出数据路径400的一个实施例的示意图。在一个实例中，输出数据路径400是先前参考图1所描述及说明的存储器装置100的一部分。输出数据路径400可包含读取启用(RE#)时钟信号节点(例如垫)402、时钟产生器406、地址计数器416、时钟多路分用器414、地址多路分用器424、第一感测装置4301、第二感测装置4302、数据多路复用器440、时钟多路复用器448、缓冲器410、420、444及452、FIFO 456及(若干)数据节点(例如(若干)垫)DQ460。每一感测装置4301及4302包含分别具有感测放大器4321及4322及时钟路径4341及4342的数据路径。第一感测装置4301及第二感测装置4302提供2路感测级。
RE#时钟信号垫402通过信号路径404来电耦合到时钟产生器406的输入。时钟产生器406的输出通过时钟信号路径408来电耦合到FIFO 456的出口时钟输入(EXT)、缓冲器410的输入及地址计数器416的输入。缓冲器410的输出通过时钟信号路径412来电耦合到时钟多路分用器414的输入。地址计数器416的输出通过地址信号路径418来通信地耦合到缓冲器420的输入。缓冲器420的输出通过地址信号路径422来通信地耦合到地址多路分用器424的输入。时钟多路分用器414的第一输出通过时钟信号路径4281来电耦合到第一感测装置4301的时钟路径4341的输入。时钟多路分用器414的第二输出通过时钟信号路径4282来电耦合到第二感测装置4302的时钟路径4342的输入。地址多路分用器424的第一输出通过地址信号路径4261来通信地耦合到第一感测装置4301的感测放大器4321的输入。地址多路分用器424的第二输出通过地址信号路径4262来通信地耦合到第二感测装置4302的感测放大器4322的输入。
第一感测装置4301的感测放大器4321的输出通过数据路径4361来通信地耦合到数据多路复用器440的第一输入。第二感测装置4302的感测放大器4322的输出通过数据路径4362来通信地耦合到数据多路复用器440的第二输入。第一感测装置4301的时钟路径4341的输出通过时钟信号路径4381来电耦合到时钟多路复用器448的第一输入。第二感测装置4302的时钟路径4342的输出通过时钟信号路径4382来电耦合到时钟多路复用器448的第二输入。数据多路复用器440的输出通过数据路径442来通信地耦合到缓冲器444的输入。缓冲器444的输出通过数据路径446来通信地耦合到FIFO 456的数据输入。时钟多路复用器448的输出通过回传时钟信号路径450来电耦合到缓冲器452的输入。缓冲器452的输出通过回传时钟信号路径454来电耦合到FIFO 456的入口时钟输入(ENT)。FIFO 456的数据输出通过数据路径458来通信地耦合到(若干)DQ 460。FIFO 456的数据宽度可等于数据路径446的数据宽度。FIFO 456可具有基于存储器装置的特定配置的任何适合数目个级。
在一个实例中，(若干)DQ 460是单个数据垫，且数据路径4361、4362、442、446及458是对应单位数据路径。在其它实例中，(若干)DQ 460是多个数据垫(例如8个数据垫、16个数据垫)，且数据路径4361、4362、442、446及458是多位平行数据路径。串行化器(未展示)可包含于FIFO 456与每一DQ 460之间的数据路径458上以串行化从FIFO 456输出到(若干)DQ460上的并行数据。在此情况中，FIFO 456及数据路径4361、4362、442及446的数据宽度可为(若干)DQ 460的数目的倍数。例如，针对4个DQ 460及每一DQ 460的8位串行化器，双倍数据速率(DDR)存储器的FIFO 456及数据路径4361、4362、442及446的数据宽度是32个位。
时钟产生器406接收RE#时钟信号且产生时钟信号路径408上的时钟信号。在一个实例中，时钟产生器406减小RE#时钟信号的时钟速率，使得数据路径442及446上的数据通量可等于DQ 460的数目。例如，针对8个DQ 460及8×8＝64个位的数据宽度，时钟产生器406将RE#时钟信号除以4以提供时钟信号路径408上的时钟信号。内部数据总线由除得时钟的每周期的单个边缘时控，而串行化器及DQ由每RE#时钟周期的两个边缘时控。内部数据总线的减小时钟速率可用于放宽内部时序要求。然而，内部时钟速率越减小，维持数据通量所需的内部数据总线一般越宽。然而，由于较宽数据总线会增加布局成本及设计复杂性，所以要权衡数据总线宽度与内部时钟速率。
缓冲器410可使时钟信号路径408上的时钟信号延迟以提供时钟信号路径412上的时钟信号(CLK)。地址计数器416响应于时钟信号路径408上的时钟信号而产生用于第一感测装置4301及第二感测装置4302的地址信号。地址计数器416提供信号路径418上的地址信号。缓冲器420可使地址信号路径418上的地址信号延迟以提供地址信号路径422上的地址信号(ADDRESS)。时钟信号路径412上的时钟信号可与地址信号路径422上的地址信号一起路由，使得时钟信号及地址信号两者归因于路由及PVT变化而经受基本上相同延迟。缓冲器410及420的延迟可经调整以改进时钟信号与地址信号的对准。
时钟多路分用器414在第一感测装置4301与第二感测装置4302之间分配时钟信号路径412上的时钟信号。时钟多路分用器414通过时钟信号路径4281将第一时钟周期提供到第一感测装置4301，且通过时钟信号路径4282将跟在(例如紧跟在)第一时钟周期之后的第二时钟周期提供到第二感测装置4302。时钟多路分用器414凭借通过时钟信号路径4281将跟在(例如紧跟在)第二时钟周期之后的第三时钟周期提供到第一感测装置4301且通过时钟信号路径4282将跟在(例如紧跟在)第三时钟周期之后的第四时钟周期提供到第二感测装置4302等等来继续重复过程。
地址多路分用器424接收地址信号路径422上的地址信号以响应于地址信号而选择第一感测装置4301或第二感测装置4302。地址多路分用器424通过地址信号路径4261将与第一时钟周期对准的第一地址提供到第一感测装置4301以选择第一感测装置4301，且通过地址信号路径4262将与第二时钟周期对准的第二地址提供到第二感测装置4302以选择第二感测装置4302。地址多路分用器424凭借通过地址信号路径4261将与第三时钟周期对准的第一地址提供到第一感测装置4301以选择第一感测装置4301且通过地址信号路径4262将与第四时钟周期对准的第二地址提供到第二感测装置4302以选择第二感测装置4302等等来继续重复过程。
第一感测装置4301响应于地址信号路径4261上的第一地址及时钟信号路径4281上的第一时钟周期而从存储器单元阵列(例如图1的存储器阵列104)经由感测放大器4321感测第一数据。第一感测装置4301在数据路径4361上输出与时钟信号路径4381上的第一时钟周期对准的第一数据。同样地，第二感测装置4302响应于地址信号路径4262上的第二地址及时钟信号路径4282上的第二时钟周期而从存储器单元阵列经由感测放大器4322感测第二数据。第二感测装置4302在数据路径4362上输出与时钟信号路径4382上的第二时钟周期对准的第二数据。
数据多路复用器440将来自第一感测装置4301的数据路径4361上的第一数据及来自第二感测装置4302的数据路径4362上的第二数据合并到数据路径442上。时钟多路复用器448将来自第一感测装置4301的时钟信号路径4381上的第一时钟周期及来自第二感测装置4302的时钟信号路径4382上的第二时钟周期合并到回传时钟信号路径450上以提供与数据路径442上的数据对准的回传时钟信号。数据路径442上的数据由缓冲器444延迟以提供数据路径446上的数据。回传时钟信号路径450上的回传时钟信号由缓冲器452延迟以提供回传时钟信号路径454上的回传时钟信号。数据路径442及446上的数据可与回传时钟信号路径450及454上的回传时钟信号一起路由，使得回传时钟信号及数据可归因于PVT变化而经受基本上相同延迟。缓冲器444及452的延迟可经调整以改进回传时钟信号与数据的对准。FIFO 456的ENT输入处的回传时钟信号触发将FIFO 456的输入处的数据锁存到FIFO 456中。时钟信号路径408上的时钟信号对数据从FIFO 456输出到(若干)DQ 460进行时控。
图5是说明参考图4所描述的输出数据路径400的数据及时钟信号的一个实施例的时序图470。时序图470包含时钟信号路径412上的时钟信号(CLK)、数据路径4361上来自感测放大器4321的数据(SA 1OUT)、数据路径4362上来自感测放大器4322的数据(SA 2 OUT)、回传时钟信号路径450上的回传时钟信号(CLK_RTN)及数据路径442上的合并数据。将472处的第一时钟周期传递到第一感测装置4301。作为响应，感测放大器4321在时钟信号的两个时钟周期内输出数据路径4361上474处的第一数据(DATA 0)。接着，将第一数据传递到数据路径442且将第一时钟周期传递到回传时钟信号路径450以提供与回传时钟信号的476处的第一时钟周期对准的合并数据的478处的第一数据。将480处的第二时钟周期传递到第二感测装置4302。作为响应，感测放大器4322在时钟信号的两个时钟周期内输出数据路径4362上482处的第二数据(DATA 1)。接着，将第二数据传递到数据路径442且将第二时钟周期传递到回传时钟信号路径450以提供与回传时钟信号的484处的第二时钟周期对准的合并数据的486处的第二数据。接着，重复过程，使得488处的第三时钟周期传递到第一感测装置4301。作为响应，第一感测放大器4321在时钟信号的两个时钟周期内输出到数据路径4361上490处的第三数据(DATA 2)。接着，将第三数据传递到数据路径442且将第三时钟周期传递到回传时钟信号路径450以提供与回传时钟信号的492处的第三时钟周期对准的合并数据的494处的第三数据，等等。
由于针对感测级使用2路架构(如参考图4及5所描述)，所以可在不影响到及来自级的传输速度的情况下使感测级的每一感测装置的数据速率减半。在此实例中，时钟周期时间是10ns。因此，在此实例中，感测级的每一路具有20ns来感测来自存储器阵列的数据。由于使用2路架构，所以总线宽度可从具有20ns周期时间的128位总线减小到具有10ns周期时间的64位总线。
图6是说明来自参考图4所描述的输出数据路径400的感测放大器的数据的触发的一个实施例的时序图500。时序图500说明感测放大器(例如感测放大器4321或4322)处的数据及感测放大器处的时钟信号。如502处所指示，时钟信号的上升边缘可触发来自感测放大器的数据以分别提供数据路径4361或4362上的数据。2路架构的每一感测放大器处的时钟信号可包含时钟信号的每隔一个时钟周期。
图7是说明将数据锁存到参考图4所描述的输出数据路径400的FIFO 456中的一个实施例的时序图506。时序图506说明FIFO 456的输入处的数据、FIFO 456的ENT输入处的回传时钟信号及锁存于FIFO 456中的数据。508处指示FIFO 456的数据输入处的数据的设置及保持时间裕度。如510处所指示，回传时钟信号的下降边缘可将数据锁存到FIFO 456中。可通过使用回传时钟信号的下降边缘来将数据锁存到FIFO 456中而固有地提供508处所指示的最大设置及保持时间，因为回传时钟信号的下降边缘可自动定位于数据开眼的中心处。因此，可减轻或消除归因于上升边缘移位延迟的变化的FIFO输入处的任何时序窗损耗。
图8是说明输入数据路径600的一个实施例的示意图。在一个实例中，输入数据路径600是先前参考图1所描述及说明的存储器装置100的一部分。输入数据路径600可包含读取启用(RE#)时钟信号节点(例如垫)602、时钟产生器606、地址计数器616、(若干)数据节点(例如(若干)垫)DQ 626、缓冲器610、620及630、时钟多路分用器614、地址多路分用器624、数据多路分用器634、第一写入装置6421(例如第一感测放大器)及第二写入装置6422(例如第二感测放大器)。第一写入装置6421及第二写入装置6422提供2路写入级。
RE#时钟信号垫602通过信号路径604来电耦合到时钟产生器606的输入。时钟产生器606的输出通过时钟信号路径608来电耦合到缓冲器610的输入及地址计数器616的输入。缓冲器610的输出通过时钟信号路径612来电耦合到时钟多路分用器614的输入。地址计数器616的输出通过地址信号路径618来通信地耦合到缓冲器620的输入。缓冲器620的输出通过地址信号路径622来通信地耦合到地址多路分用器624的输入。(若干)DQ 626通过数据路径628来通信地耦合到缓冲器630的输入。缓冲器630的输出通过数据路径632来通信地耦合到数据多路分用器634的输入。
时钟多路分用器614的第一输出通过时钟信号路径6401来电耦合到第一写入装置6421的时钟输入。时钟多路分用器614的第二输出通过时钟信号路径6402来电耦合到第二写入装置6422的时钟输入。地址多路分用器624的第一输出通过地址信号路径6361来通信地耦合到第一写入装置6421的地址输入。地址多路分用器624的第二输出通过地址信号路径6362来通信地耦合到第二写入装置6422的地址输入。数据多路分用器634的第一输出通过数据路径6381来通信地耦合到第一写入装置6421的数据输入。数据多路分用器634的第二输出通过数据路径6382来通信地耦合到第二写入装置6422的数据输入。
时钟产生器606接收RE#时钟信号且产生时钟信号路径608上的时钟信号。缓冲器610可使时钟信号路径608上的时钟信号延迟以提供时钟信号路径612上的时钟信号(CLK)。地址计数器616响应于时钟信号路径608上的时钟信号而产生用于第一写入装置6421及第二写入装置6422的地址信号。地址计数器616提供地址信号路径618上的地址信号。缓冲器620可使地址信号路径618上的地址信号延迟以提供地址信号路径622上的地址信号(ADDRESS)。(若干)DQ 626接收数据且通过数据路径628将数据传递到缓冲器630。缓冲器630可使数据路径628上的数据延迟以提供数据路径632上的数据(DATA)。时钟信号路径612上的时钟信号可与地址信号路径622上的地址信号及数据路径632上的数据一起路由，使得时钟信号、地址信号及数据可归因于PVT变化而经受基本上相同延迟。缓冲器610、620及630的延迟可经调整以改进时钟信号与地址信号及数据的对准。
时钟多路分用器614在第一写入装置6421与第二写入装置6422之间分配时钟信号路径612上的时钟信号。时钟多路分用器614通过时钟信号路径6401将第一时钟周期提供到第一写入装置6421且通过时钟信号路径6402将跟在(例如紧跟在)第一时钟周期之后的第二时钟周期提供到第二写入装置6422。时钟多路分用器614凭借通过时钟信号路径6401将跟在(例如紧跟在)第二时钟周期之后的第三时钟周期提供到第一写入装置6421且通过时钟信号路径6402将跟在(例如紧跟在)第三时钟周期之后的第四时钟周期提供到第二写入装置6422等等来继续重复过程。
地址多路分用器624接收地址信号路径622上的地址信号以响应于地址信号而选择第一写入装置6421或第二写入装置6422。地址多路分用器624通过地址信号路径6361将与第一时钟周期对准的第一地址提供到第一写入装置6421以选择第一写入装置6421且通过地址信号路径6362将与第二时钟周期对准的第二地址提供到第二写入装置6422以选择第二写入装置6422。地址多路分用器624可凭借通过地址信号路径6361将与第三时钟周期对准的第一地址提供到第一写入装置6421以选择第一写入装置6421且通过地址信号路径6362将与第四时钟周期对准的第二地址提供到第二写入装置6422以选择第二写入装置6422等等来继续重复过程。
数据多路分用器634可在第一写入装置6421与第二写入装置6422之间分配数据路径632上的数据信号。数据多路分用器634通过数据路径6381将与第一时钟周期及第一地址对准的第一数据提供到第一写入装置6421且通过数据路径6382将与第二时钟周期及第二地址对准的第二数据提供到第二写入装置6422。数据多路分用器634可凭借通过数据路径6381将与第三时钟周期及第一地址对准的第三数据提供到第一写入装置6421且通过数据路径6382将与第四时钟周期及第二地址对准的第四数据提供到第二写入装置6422等等来继续重复过程。
第一写入装置6421响应于地址信号路径6361上的第一地址及时钟信号路径6401上的第一时钟周期而将第一数据写入到存储器单元阵列(例如图1的存储器阵列104)。同样地，第二写入装置6422响应于地址信号路径6362上的第二地址及时钟信号路径6402上的第二时钟周期而将第二数据写入到存储器单元阵列。由于针对写入级使用2路架构(如图8中所说明)，所以可在不影响到级的传输速度的情况下使写入级的数据速率减半。
图9是说明输出数据路径700的另一实施例的示意图。除输出数据路径700包含感测级的两个群组7021及7022来取代输出数据路径400的感测级的单个群组之外，输出数据路径700类似于先前参考图4所描述及说明的输出数据路径400。尽管输出数据路径700包含两个群组7021及7022，但在其它实例中，输出数据路径700可包含任何适合数目个群组。输出数据路径700可包含读取启用(RE#)时钟信号节点(例如垫)402、时钟产生器406、地址计数器416、缓冲器410、420、444及452、FIFO 456及(若干)数据节点(例如(若干)垫)DQ 460，如先前参考图4所描述及说明。另外，每一群组7021及7022包含时钟多路分用器414、地址多路分用器424、第一感测装置4301、第二感测装置4302、数据多路复用器440及时钟多路复用器448，如先前参考图4所描述及说明。群组7021还包含缓冲器7041及7061且群组7022还包含缓冲器7042及7062。输出数据路径700还包含数据多路复用器712及时钟多路复用器714。
时钟信号路径412电耦合到两个群组7021及7022的时钟多路分用器414的输入。地址信号路径422通信地耦合到两个群组7021及7022的地址多路分用器424的输入。群组7021的数据多路复用器440的输出通过数据路径7031来通信地耦合到缓冲器7041的输入。缓冲器7041的输出通过数据路径7081来通信地耦合到数据多路复用器712的第一输入。群组7021的时钟多路复用器448的输出通过时钟信号路径7051来电耦合到缓冲器7061的输入。缓冲器7061的输出通过时钟信号路径7101来电耦合到时钟多路复用器714的第一输入。群组7022的数据多路复用器440的输出通过数据路径7032来通信地耦合到缓冲器7042的输入。缓冲器7042的输出通过数据路径7082来通信地耦合到数据多路复用器712的第二输入。群组7022的时钟多路复用器448的输出通过时钟信号路径7052来电耦合到缓冲器7062的输入。缓冲器7062的输出通过时钟信号路径7102来电耦合到时钟多路复用器714的第二输入。数据多路复用器712的输出通信地耦合到数据路径442，且时钟多路复用器714的输出通信地耦合到回传时钟信号路径450。
在此实例中，群组7021及7022中的一者有效，而群组7021及7022中的另一者无效。除地址信号路径422上的地址信号还可选择哪个群组是有效之外，每一群组7021及7022可类似于先前参考图4所描述及说明的单个群组那样操作。
数据多路复用器712将来自群组7021的数据路径7081上的数据及来自群组7022的数据路径7082上的数据合并到数据路径442上。时钟多路复用器714将来自群组7021的时钟信号路径7101上的时钟信号及来自群组7022的时钟信号路径7102上的时钟信号合并到回传时钟信号路径450上以提供与数据路径442上的数据对准的回传时钟信号。
图10是说明输出数据路径800的另一实施例的示意图。除输出数据路径800包含感测装置4301到430N(其中“N”是感测级的任何适合数目)之外，输出数据路径800类似于先前参考图4所描述及说明的输出数据路径400。在此实例中，时钟多路分用器414的每一输出分别通过时钟信号路径4281到428N来电耦合到时钟路径4341到434N的输入。地址多路分用器424的每一输出分别通过地址信号路径4261到426N来通信地耦合到感测放大器4321到432N的输入。每一感测放大器4321到432N的输出分别通过数据路径4361到436N来通信地耦合到数据多路复用器440的输入。感测装置4301到430N的每一时钟路径4341到434N的输出分别通过时钟信号路径4381到438N来电耦合到时钟多路复用器448的输入。
在图10所说明的N路架构中，每一感测装置4301到430N接收时钟周期及与时钟周期对准的地址以每个第N时钟周期选择感测装置。由于针对感测级使用N路架构，所以可在不影响到及来自级的传输速度的情况下使感测级的每一感测装置4301到430N的数据速率比时钟速率减小N倍。例如，针对10ns的时钟速率且当N等于5时，每一感测装置4301到430N具有50ns来感测来自存储器阵列的数据。
图11是说明用于通过波管线来处理数据的方法900的一个实施例的流程图。在902中，方法900包含在第一级的输入处接收数据信号及时钟信号。在904中，方法900包含通过将相应数据及与所述数据对准的相应时钟周期传递到每一第二级来在多个第二级的输入之间分配第一级的输出处的数据信号及时钟信号。在906中，方法900包含响应于与数据对准的时钟周期而通过每一第二级来处理数据。在一个实例中，通过每一第二级来处理数据包含在等于第二级的数目的时钟信号的时钟周期数内通过每一第二级来处理数据。在908中，方法900包含将来自多个第二级的输出的经处理数据及与所述数据对准的时钟周期合并于第三级的输入处以提供经处理的合并数据及与所述合并数据对准的回传时钟信号。方法900还可包含响应于回传时钟信号而将经处理的合并数据锁存于数据锁存器中。另外，方法900可包含在每一第二级内使时钟周期延迟等于第二级的数目的时钟信号的时钟周期数。
图12是说明用于从存储器单元阵列读取数据的方法920的一个实施例的流程图。在922中，方法920包含响应于时钟信号的对应时钟周期(例如响应于时钟信号的对应时钟周期的上升或下降边缘)而将地址信号传递到并联耦合的多个感测装置中的一者。在一个实例中，响应于时钟信号而产生地址信号。在924中，方法920包含响应于地址信号及时钟信号的对应时钟周期而从存储器单元阵列经由每一感测装置感测数据。在一个实例中，多个感测装置中的每一者在等于感测装置的数目的时钟信号的时钟周期数内从存储器单元阵列感测数据。在926中，方法920包含将来自多个感测装置中的每一者的感测数据合并到数据路径上。在928中，方法920包含将来自每一感测装置的时钟周期合并到回传时钟信号路径上以提供回传时钟信号。方法920还可包含响应于回传时钟信号路径上的回传时钟信号而触发数据锁存器以将数据路径上的数据锁存到所述数据锁存器中。另外，方法920可包含响应于时钟信号而触发数据锁存器以将数据输出到数据节点。
图13是说明用于将数据写入到存储器单元阵列的方法940的一个实施例的流程图。在942中，方法940包含接收数据信号、地址信号及与所述数据信号及所述地址信号对准的时钟信号。在一个实例中，基于读取启用信号来产生时钟信号。可响应于时钟信号而产生地址信号。在944中，方法940包含分配数据信号、地址信号及时钟信号以提供与第一时钟周期对准的第一数据及第一地址及与第二时钟周期对准的第二数据及第二地址。在946中，方法940包含响应于第一时钟周期而经由第一写入装置基于第一地址将第一数据写入到存储器单元阵列。在948中，方法940包含响应于第二时钟周期而经由第二写入装置基于第二地址将第二数据写入到存储器单元阵列。在一个实例中，写入第一数据超过时钟信号的一个时钟周期且写入第二数据超过时钟信号的一个时钟周期。
方法940还可包含经由第一数据路径将第一数据传递到第一写入装置、经由第一地址路径将第一地址传递到第一写入装置及经由第一时钟路径将第一时钟周期传递到第一写入装置。另外，方法940可包含经由第二数据路径将第二数据传递到第二写入装置、经由第二地址路径将第二地址传递到第二写入装置及经由第二时钟路径将第二时钟周期传递到第二写入装置。
总结
尽管本文已说明及描述特定实施例，但所属领域的一般技术人员应了解，经计算以实现相同目的的任何布置可替代所展示的特定实施例。所属领域的一般技术人员将明白实施例的许多调适。因此，本申请案希望涵盖实施例的任何调适或变化。

Claims (34)

1.一种波管线，其包括：
第一级，其用于接收表示数据的数据信号及时钟信号，且以等于所述时钟信号的时钟速率的第一数据速率处理所述数据；
多个第二级，其并联耦合，所述多个第二级中的每一第二级用于响应于从所述第一级接收的相应时钟周期而以等于所述第一数据速率乘以所述多个第二级的第二级的数目的第二数据速率处理相应数据；及
第三级，其用于以所述第一数据速率处理从每一第二级接收的数据，
其中所述第一级用于在所述多个第二级之间分配所述数据信号及所述时钟信号以提供所述相应数据及所述相应时钟周期到所述多个第二级中的每一者，且
其中所述第三级用于合并来自所述多个第二级中的每一者的所述相应数据及所述相应时钟周期以提供合并数据信号及回传时钟信号。
2.根据权利要求1所述的波管线，其进一步包括：
数据锁存器，其用于响应于所述回传时钟信号而将来自所述第三级的所述数据锁存到所述数据锁存器中。
3.根据权利要求1所述的波管线，其中通过所述第一级、所述多个第二级及所述第三级中的每一者的所述时钟信号的延迟分别等于通过所述第一级、所述多个第二级及所述第三级中的每一者的所述数据的延迟。
4.根据权利要求1所述的波管线，其中第二级的所述数目大于2。
5.一种存储器系统，其包括：
第一感测装置，其用于响应于时钟信号的第一时钟周期而从存储器单元阵列感测第一数据，所述第一数据的所述感测超过所述时钟信号的一个时钟周期；
第二感测装置，其用于响应于所述时钟信号的第二时钟周期而从所述存储器单元阵列感测第二数据，所述第二时钟周期跟在所述第一时钟周期之后且所述第二数据的所述感测超过所述时钟信号的一个时钟周期；及
数据多路复用器，其用于将来自所述第一感测装置的所述第一数据及来自所述第二感测装置的所述第二数据合并到数据路径上。
6.根据权利要求5所述的存储器系统，其中所述第一感测装置在所述时钟信号的两个时钟周期内感测所述第一数据，且
其中所述第二感测装置在所述时钟信号的两个时钟周期内感测所述第二数据。
7.根据权利要求5所述的存储器系统，其进一步包括：
地址多路分用器，其用于接收地址信号且将与所述第一时钟周期对准的第一地址传递到所述第一感测装置及将与所述第二时钟周期对准的第二地址传递到所述第二感测装置。
8.根据权利要求7所述的存储器系统，其进一步包括：
地址计数器，其用于接收所述时钟信号且响应于所述时钟信号而提供所述地址信号。
9.根据权利要求5所述的存储器系统，其进一步包括：
时钟多路分用器，其用于接收所述时钟信号且将所述第一时钟周期传递到所述第一感测装置及将所述第二时钟周期传递到所述第二感测装置；及
时钟多路复用器，其用于将来自所述第一感测装置的所述第一时钟周期及来自所述第二感测装置的所述第二时钟周期合并到回传时钟信号路径上，以提供与所述数据路径上的所述数据对准的回传时钟信号。
10.根据权利要求9所述的存储器系统，其进一步包括：
数据锁存器，其用于响应于所述回传时钟信号路径上的所述回传时钟信号而将所述数据路径上的所述数据锁存到所述数据锁存器中。
11.根据权利要求10所述的存储器系统，其中所述数据锁存器响应于所述时钟信号路径上的所述时钟信号而将数据输出到数据节点。
12.根据权利要求5所述的存储器系统，其进一步包括：
时钟产生器，其用于接收读取启用信号且基于所述读取启用信号来产生所述时钟信号。
13.一种存储器系统，其包括：
第一写入装置，其用于响应于时钟信号的第一时钟周期而将第一数据写入到存储器单元阵列，所述第一数据的所述写入超过所述时钟信号的一个时钟周期；及
第二写入装置，其与所述第一写入装置并联，所述第二写入装置用于响应于所述时钟信号的第二时钟周期而将第二数据写入到所述存储器单元阵列，所述第二时钟周期跟在所述第一时钟周期之后且所述第二数据的所述写入超过所述时钟信号的一个时钟周期。
14.根据权利要求13所述的存储器系统，其中所述第一写入装置用于在所述时钟信号的两个时钟周期内写入所述第一数据，且
其中所述第二写入装置用于在所述时钟信号的两个时钟周期内写入所述第二数据。
15.根据权利要求13所述的存储器系统，其进一步包括：
地址多路分用器，其用于接收地址信号且将与所述第一时钟周期对准的第一地址传递到所述第一写入装置及将与所述第二时钟周期对准的第二地址传递到所述第二写入装置。
16.根据权利要求15所述的存储器系统，其进一步包括：
地址计数器，其用于接收所述时钟信号且响应于所述时钟信号而提供所述地址信号。
17.根据权利要求13所述的存储器系统，其进一步包括：
时钟多路分用器，其用于接收所述时钟信号且将所述第一时钟周期传递到所述第一写入装置及将所述第二时钟周期传递到所述第二写入装置。
18.根据权利要求13所述的存储器系统，其进一步包括：
数据多路分用器，其用于接收数据信号且将与所述第一时钟周期对准的所述第一数据传递到所述第一写入装置及将与所述第二时钟周期对准的所述第二数据传递到所述第二写入装置。
19.根据权利要求18所述的存储器系统，其进一步包括：
数据垫，其用于接收所述数据信号。
20.根据权利要求13所述的存储器系统，其进一步包括：
时钟产生器，其用于接收读取启用信号且基于所述读取启用信号来产生所述时钟信号。
21.一种用于操作存储器设备的方法，其包括：
在第一级的输入处接收数据信号及时钟信号；
通过将相应数据及与所述数据对准的相应时钟周期传递到每一第二级来在多个第二级的输入之间分配所述第一级的输出处的所述数据信号及所述时钟信号；
响应于与所述数据对准的所述时钟周期而通过每一第二级来处理所述数据；及
将来自所述多个第二级的输出的经处理的所述数据及与所述数据对准的所述时钟周期合并于第三级的输入处，以提供经处理的合并数据及与所述合并数据对准的回传时钟信号。
22.根据权利要求21所述的方法，其进一步包括：
响应于所述回传时钟信号而将所述经处理的合并数据锁存于数据锁存器中。
23.根据权利要求21所述的方法，其中通过每一第二级来处理所述数据包括：在等于第二级的数目的所述时钟信号的时钟周期数内通过每一第二级来处理所述数据。
24.根据权利要求21所述的方法，其进一步包括：
在每一第二级内使所述时钟周期延迟等于第二级的数目的所述时钟信号的时钟周期数。
25.一种用于操作存储器设备的方法，其包括：
响应于时钟信号的对应时钟周期而将地址信号传递到并联耦合的多个感测装置的一者；
响应于所述地址信号及所述时钟信号的所述对应时钟周期而从存储器单元阵列经由每一感测装置感测数据；
将来自所述多个感测装置中的每一者的所述感测数据合并到数据路径上；及
将来自所述感测装置中的每一者的所述时钟周期合并到回传时钟信号路径上以提供回传时钟信号。
26.根据权利要求25所述的方法，其中所述多个感测装置中的每一者在等于感测装置的数目的所述时钟信号的时钟周期数内从所述存储器单元阵列感测数据。
27.根据权利要求25所述的方法，其进一步包括：
响应于所述回传时钟信号路径上的所述回传时钟信号而触发数据锁存器以将所述数据路径上的所述数据锁存到所述数据锁存器中。
28.根据权利要求27所述的方法，其进一步包括：
响应于所述时钟信号而触发所述数据锁存器以将数据输出到数据节点。
29.根据权利要求25所述的方法，其进一步包括：
响应于所述时钟信号而产生所述地址信号。
30.一种用于操作存储器设备的方法，其包括：
接收数据信号、地址信号及与所述数据信号及所述地址信号对准的时钟信号；
分配所述数据信号、所述地址信号及所述时钟信号以提供与第一时钟周期对准的第一数据及第一地址及与第二时钟周期对准的第二数据及第二地址；
响应于所述第一时钟周期而经由第一写入装置基于所述第一地址将所述第一数据写入到存储器单元阵列；及
响应于所述第二时钟周期而经由第二写入装置基于所述第二地址将所述第二数据写入到所述存储器单元阵列。
31.根据权利要求30所述的方法，其进一步包括：
基于读取启用信号来产生所述时钟信号。
32.根据权利要求30所述的方法，其进一步包括：
响应于所述时钟信号而产生所述地址信号。
33.根据权利要求30所述的方法，其进一步包括：
经由第一数据路径将所述第一数据传递到所述第一写入装置；
经由第一地址路径将所述第一地址传递到所述第一写入装置；
经由第一时钟路径将所述第一时钟周期传递到所述第一写入装置；
经由第二数据路径将所述第二数据传递到所述第二写入装置；
经由第二地址路径将所述第二地址传递到所述第二写入装置；及
经由第二时钟路径将所述第二时钟周期传递到所述第二写入装置。
34.根据权利要求30所述的方法，其中写入所述第一数据超过所述时钟信号的一个时钟周期，且
其中写入所述第二数据超过所述时钟信号的一个时钟周期。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102585218B1 (ko) 2017-09-28 2023-10-05 삼성전자주식회사 비휘발성 메모리 장치 및 그것을 포함하는 저장 장치
BR112023012414A2 (pt) 2021-04-28 2023-11-07 Yangtze Memory Tech Co Ltd Circuito, sistema, dispositivo de memória e método para operar um dispositivo de memória composto por um armazenamento temporário de página
CN114850147B (zh) 2022-05-07 2023-03-21 西南石油大学 一种管道自动化除垢及储垢装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9460803B1 (en) * 2015-09-25 2016-10-04 Micron Technology, Inc. Data path with clock-data tracking

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3351692B2 (ja) * 1995-09-12 2002-12-03 株式会社東芝 シンクロナス半導体メモリ装置
JP3334589B2 (ja) * 1998-01-13 2002-10-15 日本電気株式会社 信号遅延装置及び半導体記憶装置
WO1999050852A1 (en) 1998-04-01 1999-10-07 Mosaid Technologies Incorporated Semiconductor memory asynchronous pipeline
US6005412A (en) * 1998-04-08 1999-12-21 S3 Incorporated AGP/DDR interfaces for full swing and reduced swing (SSTL) signals on an integrated circuit chip
KR100287542B1 (ko) * 1998-11-26 2001-04-16 윤종용 웨이브 파이프라인 스킴을 구비한 동기형 반도체 메모리 장치및 그것의 데이터 패스 제어 방법
JP2000163965A (ja) * 1998-11-27 2000-06-16 Mitsubishi Electric Corp 同期型半導体記憶装置
US6694416B1 (en) 1999-09-02 2004-02-17 Micron Technology, Inc. Double data rate scheme for data output
KR100872213B1 (ko) 2000-07-07 2008-12-05 모사이드 테크놀로지스, 인코포레이티드 메모리 소자에서의 읽기 명령 수행 방법
US6469652B1 (en) * 2000-08-24 2002-10-22 National Semiconductor Corporation Pipelined analog-to-digital converter using zero-crossing capacitor swapping scheme
US6788593B2 (en) * 2001-02-28 2004-09-07 Rambus, Inc. Asynchronous, high-bandwidth memory component using calibrated timing elements
JP2002298580A (ja) * 2001-03-28 2002-10-11 Mitsubishi Electric Corp 半導体記憶装置
KR100438778B1 (ko) * 2001-11-07 2004-07-05 삼성전자주식회사 웨이브 파이프라인 구조를 갖는 동기식 반도체 메모리장치및 웨이브 파이프라인 제어방법
US6952115B1 (en) * 2003-07-03 2005-10-04 Lattice Semiconductor Corporation Programmable I/O interfaces for FPGAs and other PLDs
US6963517B2 (en) * 2003-08-11 2005-11-08 Chao-Wu Chen Parallel asynchronous propagation pipeline structure to access multiple memory arrays
DE102006017768A1 (de) * 2006-04-15 2007-10-18 Infineon Technologies Ag Integrierter Speicherbaustein sowie Verfahren zum Betrieb eines integrierten Speicherbausteins
JP5616636B2 (ja) * 2006-12-14 2014-10-29 ラムバス・インコーポレーテッド マルチダイメモリ素子
JP2013206492A (ja) * 2012-03-27 2013-10-07 Toshiba Corp 半導体装置およびその駆動方法
US9183082B2 (en) 2013-01-29 2015-11-10 Qualcomm Incorporated Error detection and correction of one-time programmable elements
KR102200489B1 (ko) * 2014-05-30 2021-01-11 삼성전자주식회사 비휘발성 메모리 장치 및 그것을 포함하는 저장 장치
US9331701B1 (en) * 2014-06-11 2016-05-03 Xilinx, Inc. Receivers and methods of enabling the calibration of circuits receiving input data

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9460803B1 (en) * 2015-09-25 2016-10-04 Micron Technology, Inc. Data path with clock-data tracking

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