JP3351692B2 - シンクロナス半導体メモリ装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、シンクロナス半
導体メモリ装置に関する。

【０００２】

【従来の技術】システムは、より大量にデータを処理す
るように進化しており、処理速度の高速化は、常に要求
されている。

【０００３】このような状況のもと、処理をコントロー
ルするＭＰＵにおいては、その処理の高速化が、かなり
のペースで進んできている。これに反して、メモリ装置
においては、大記憶容量化がかなりのペースで進んでい
るものの、処理の高速化は、ＭＰＵに比べて、かなりゆ
っくりとしたペースである。そのため、ＭＰＵと、メモ
リ装置との間のデータの処理速度の差は、拡がる一方で
ある。

【０００４】このような速度差を解消すべく、従来のメ
モリ装置の制御方式とは異なる方式によって装置の動作
を制御し、データ転送レートを向上させたメモリ装置が
登場した。これがシンクロナスメモリ装置である。この
シンクロナスメモリ装置の代表例は、システムクロック
に同期して制御されるダイナミック型のＲＡＭである。
以下、この明細書では、この種のダイナミック型ＲＡＭ
を、シンクロナスＤＲＡＭと呼び、ＳＤＲＡＭと略記す
る。ＳＤＲＡＭの基本動作は、既に特開平５−２８７３
号により、公開されている。さらに具体的な製品として
の発表も、信学技報SDM93-142, ICD93-136(1993-11) に
より、為されている。

【０００５】この明細書では、ＳＤＲＡＭの仕様の説明
は省略するが、ＳＤＲＡＭでは、シリアルアクセスされ
るバーストデータを、いかに高速サイクルで読み出すか
が重要とされ、その仕様およびこれを実現するアーキテ
クチャは、パイプライン方式と、レジスタ方式の二つに
大別される。以下、これら二つの方式の概要を説明す
る。

【０００６】［パイプライン方式］ 図３２は、パイプライン方式のＳＤＲＡＭの概略図であ
る。

【０００７】図３２に示されるメモリセルアレイとセン
スアンプ６０１は広く知られたものであり、選択された
ワード線に属する一連のセルからの微小電荷信号（デー
タ）をビット線に読み出し、これをセンス増幅する。こ
のセンスアンプに保持されたデータを、高速に読み出す
ためにパイプライン動作が用いられる。アドレスの取り
込みから、データの出力までのパイプラインステージの
数は、せいぜい３段である。図３２には、この３段のパ
イプラインステージＳ１、Ｓ２、Ｓ３を持つＳＤＲＡＭ
が示されている。

【０００８】図３２に示すように、信号Ｐ１、Ｐ２は、
外部からの制御クロックＣＬＫのアップエッジでデータ
を取り込み、保持し、そして出力するラッチ型のゲート
６０３、６０５を制御するための、毎サイクル駆動され
る制御信号である。信号Ｐ３は、導通型のゲート６０７
を制御するための制御信号である。ラッチ型のゲート６
０３、６０５はそれぞれ、制御信号Ｐ１、Ｐ２のアップ
エッジで入力データをラッチし、かつ保持し、そして、
出力し続ける。

【０００９】また、３段のステージＳ１、Ｓ２、Ｓ３は
それぞれ、次の機能を有する。

【００１０】（第１ステージＳ１） 外部から与えられるバーストアクセスの先頭アドレス、
またはこのアドレスに関係して装置内部で発生された内
部アドレス（これらのアドレスはＡｉと図示されてい
る）を、制御信号Ｐ１にしたがって、取り込み、取り込
まれたアドレスを、アドレスデコーダ６０９でデコード
して、アクセスカラムを選択する信号を作る。簡単に
は、入力アドレスからアドレスデコーダの出力を確定す
るステージである。

【００１１】（第２ステージＳ２） アクセスカラムを選択する信号をラッチし、カラムを選
択し、そして、センスアンプに保持されたデータをロー
カルデータバス（以下、ＬＤＢと略記する）に送り出
す。ＬＤＢは、全てのカラムに、カラムを選択する信号
によって制御されるゲートを介して接続されていて、選
択されたカラムのデータのみを転送する。簡単には、確
定されたアドレスデコーダの出力に応じて抽出されたデ
ータをＬＤＢに転送するステージである。

【００１２】（第３ステージＳ３） ＬＤＢに転送されたデータを導通して、データバスセン
スアンプ６１１でセンスした後、グローバルデータバス
（以下、ＧＤＢと略記する）を経て、データを出力バッ
ファ６１３から出力（この出力はＱと図示されている）
する。簡単には、ＬＤＢに転送されたデータを、装置の
外部に出力するステージである。

【００１３】図３３は、パイプライン方式のＳＤＲＡＭ
における、各ステージ内のデータの進行状態を示した図
である。

【００１４】図３３に示すように、バーストデータのア
クセスが、矢印６１５に指されるサイクルから始まった
とすると、各ステージＳ１、Ｓ２、Ｓ３は、毎サイクル
で順次データを転送するので、全てのステージＳ１、Ｓ
２、Ｓ３は、毎サイクルで活性化されている。また、ア
ドレスＡｉは、毎サイクル任意であって良いのでランダ
ムなデータ出力も可能である。ただしレイテンシ、即ち
アドレスの取り込みのサイクルから、そのアドレスによ
り指定されたデータの出力のサイクルまでのサイクル数
は、最低３サイクル必要である（これを、レイテンシ
“３”のＳＤＲＡＭという）。

【００１５】［レジスタ方式］ 図３４は、レジスタ方式のＳＤＲＡＭの概略図である。

【００１６】図３４には、２ビットを同時に読み出す、
レジスタ方式ＳＤＲＡＭが示されている。図３４に示す
ように、メモリセルアレイとセンスアンプ６０１は、パ
イプライン方式のものと同じである。レジスタ方式のＳ
ＤＲＡＭでは、パイプライン方式のＳＤＲＡＭと違っ
て、明確に区分されたステージを設ける必要はない。し
かし、あえてステージを仮想的に設けることにする。こ
の発明の理解を助けるためである。レジスタ方式のＳＤ
ＲＡＭは、その動作上、大きく２つのステージＳ１、Ｓ
２に分けることができる。これら２つのステージＳ１、
Ｓ２はそれぞれ、次の機能を有する。

【００１７】（第１ステージＳ１） バーストアクセスデータの先頭番地や、それに続くシリ
アルアクセスのアドレス（これらのアドレスはＡｉと図
示されている）を、制御信号Ｐ１にしたがって、取り込
み、取り込まれたアドレスを、アドレスデコーダ７０９
でデコードして、いくつかのカラムを選択して、複数カ
ラムから同時にＬＤＢにデータを転送する。簡単には、
入力アドレスからアドレスデコーダの出力を確定し、確
定されたアドレスデコーダの出力に応じて抽出されたデ
ータを、ＬＤＢに転送するステージである。

【００１８】（第２ステージＳ２） ＬＤＢに出ているデータから２ビットを選び、これらを
センスしてＧＤＢにデータを送り出し、かつ出力レジス
タ７１３に格納する。格納されたデータは、出力レジス
タ７１３から２サイクルで１ビットづつ出力（この出力
はＱと図示されている）される。簡単には、ＬＤＢに転
送されたデータを、装置の外部に出力するためのステー
ジである。

【００１９】図３５は、レジスタ方式のＳＤＲＡＭにお
ける、各ステージ内のデータの進行状態を示した図であ
る。

【００２０】図３５に示すように、バーストの開始か
ら、２サイクルかけてデータがＬＤＢに出てくる。レジ
スタ方式がパイプライン方式と異なるところは、一連の
動作が、データ転送の能力によって決められていて、外
部からのクロックによって強制的な制御、即ち１サイク
ルでデータをここまで転送することが規定されていない
ことである。転送されたデータは、３サイクルめと、４
サイクルめに出力され、この間に、次の２サイクル分の
データが同様にＬＤＢに出てくる。パイプライン方式に
比べれば、各ステージは、２サイクルに一度の動作をす
ることになる。内部で発生されるアドレスは２サイクル
おきであり、アドレスの更新可能なサイクルも２サイク
ルごとになる（これを制限サイクルという）。

【００２１】

【発明が解決しようとする課題】以上のように、パイプ
ライン方式のＳＤＲＡＭ、レジスタ方式のＳＤＲＡＭに
はそれぞれ、固有の特徴がある。

【００２２】例えばパイプライン方式のＳＤＲＡＭは、
データを転送するシステムを構成するのに必要な回路が
少なく、比較的容易に構成でき、また、アクセスアドレ
スの変更などに柔軟性がある。この反面、データ転送
が、サイクルによって強制的に区切られるために、装置
の能力を、最高の効率で出しきることができない。その
上、各ステージが毎サイクル動作するために、消費電力
が多くなっている。

【００２３】また、レジスタ方式のＳＤＲＡＭは、デー
タ転送がサイクルによって強制的に区切られることがな
く、データ転送に複数のサイクルを利用できるので、内
部の動作に最適なように、データの転送を行うことがで
きる。このため、装置の能力を、最高の効率で発揮させ
ることが可能であり、動作の、さらなる高速化に適して
いる。さらに、各ステージは、何回かのサイクルで一度
動作するために、消費電力も少ない。しかし、アクセス
アドレスの変更は、スピードを犠牲にして、サイクルタ
イムを倍にするなどしない限り、複数の何サイクルおき
に制限される。また、パイプライン方式に比べて、レジ
スタなど、データを転送するシステムを構成するため
に、いくつかの回路を付加する必要があり、構成が難し
い。

【００２４】図３６は、パイプライン方式のＳＤＲＡＭ
のデータ転送と、レジスタ方式のＳＤＲＡＭのデータ転
送との比較図である。

【００２５】図３６に示されるＰ１、Ｐ２、Ｐ３はそれ
ぞれ、パイプラインの各ステージの始まりのサイクルを
示している。

【００２６】図３６に示すように、まず、サイクルＰ１
で、アドレスが取り込まれ、アドレスデコーダの出力が
確定する。ここまでは、パイプライン方式、レジスタ方
式とも同じである。パイプライン方式では、サイクルＰ
２から始まる、図３２に示した第２ステージＳ２が存在
するが、レジスタ方式では存在しない。このため、パイ
プライン方式と、レジスタ方式とでは、メモリセルのデ
ータをＬＤＢに転送するためのカラム選択線ＣＳＬの選
択の確定タイミングが、異なっている。詳しくは、パイ
プライン方式の確定タイミングは、クロックに同期し
て、サイクルＰ２からとなるのに対し、レジスタ方式の
確定タイミングは、サイクルＰ２に律速されることな
く、サイクルＰ１内の、ほぼデコーダの出力が確定した
直後となる。なお、カラム選択線ＣＳＬの選択が確定す
ると、カラムゲートが導通し、データがＬＤＢに出てく
ることは、パイプライン方式、レジスタ方式とも同じで
ある。

【００２７】最後に、サイクルＰ３で、データバスセン
スが行われ、データが出力される。これも、パイプライ
ン方式、レジスタ方式とも同じである。

【００２８】図３６により比較されたパイプライン方
式、レジスタ方式はそれぞれ、アクセスが始まってか
ら、３サイクルめでデータが出力される、いわゆるレイ
テンシ“３”のＳＤＲＡＭである。レイテンシ“３”の
ＳＤＲＡＭで、パイプライン方式とレジスタ方式とを比
較してみると、図３６に示される時間Ｔだけ、レジスタ
方式のほうに、マージンがあることになる。これは、パ
イプライン方式では、サイクルタイム内での動作的余裕
のないステージのマージンで、全ての動作のマージンが
決まるのに対して、レジスタ方式では、そのようなこと
がないからである。

【００２９】この発明は上記のような点に鑑みて為され
たもので、その目的は、シリアルデータ出力を行うため
の出力レジスタを持ちながらも、制限サイクル以外のサ
イクルからでもアドレスを入力することができ、かつ消
費電力が少ないシンクロナス半導体メモリ装置を提供す
ることにある。

【００３０】

【課題を解決するための手段】上記の目的を達成するた
めに、この発明では、入力されたアドレスを取り込むア
ドレスバッファと、前記アドレスバッファからの出力を
デコードするアドレスデコーダと、メモリセルアレイ
と、前記メモリセルアレイに電気的に結合されるデータ
線と、前記メモリセルアレイの、前記アドレスデコーダ
によりデコードされたアドレスに対応する複数のメモリ
セルからの複数のデータを、前記データ線 に転送するゲ
ートと、前記転送された複数のデータの数の２倍の数の
レジスタを含み、これらレジスタに格納されたデータを
シリアルに出力する出力レジスタと、前記データ線に転
送された複数のデータを、前記出力レジスタに含まれる
レジスタの半分に対して、前記出力レジスタの格納周期
毎に交互に格納するスクランブラと、前記アドレスデコ
ーダと前記ゲートとの間に設けられた第１の分離部と、
前記ゲートと前記スクランブラとの間のデータ線中に設
けられた第２の分離部と、を具備する。そして、前記出
力レジスタの格納周期に対応した周期に、前記アドレス
が前記アドレスバッファに入力されたとき、前記第１の
分離部は前記アドレスデコーダと前記ゲートとをスルー
し、前記第２の分離部は前記出力レジスタの格納周期に
対応して前記データ線と前記スクランブラとをスルー
し、前記スクランブラは前記出力レジスタへの格納の区
切りを変更せずに、前記データ線に転送された複数のデ
ータを前記出力レジスタに含まれるレジスタの半分に対
して格納し、前記出力レジスタの格納周期から外れた周
期に、前記アドレスが前記アドレスバッファに入力され
たとき、前記第１の分離部は前記アドレスデコーダと前
記ゲートとを分離し、前記第２の分離部は前記出力レジ
スタの格納周期から外れた周期に対応して前記データ線
と前記スクランブラとをスルーし、前記スクランブラは
前記出力レジスタへの格納の区切りを変更して、前記デ
ータ線に転送された複数のデータを前記出力レジスタに
含まれるレジスタの半分に対して格納することを特徴と
する。

【００３１】

【発明の実施の形態】以下、この発明の実施の形態を説
明する。この説明において、全図に渡り、同一の部分に
ついては、同一の参照符号を付し、重複する説明は避け
ることにする。

【００３２】図１は、この発明の一実施の形態に係るＳ
ＤＲＡＭの概略図である。

【００３３】図１に示すように、この発明の一実施の形
態に係るＳＤＲＡＭは、メモリセルアレイとセンスアン
プ（カラムゲートを含む）１０１、外部から供給される
制御クロックＣＬＫの立上がりエッジで、外部からのア
ドレスＡｉを取り込み、アドレスＡｉをラッチ、そして
出力するラッチ型ゲート（カラムアドレスバッファ）１
０３、ラッチ型ゲート１０３から出力されたアドレスＡ
ｉをデコードし、メモリセルアレイのカラムを選択する
信号を出力するアドレスデコーダ（カラムデコーダ）１
０５、アドレスデコーダ１０５の出力端に接続され、制
御信号Ｐ２に応答して、アドレスデコーダ１０５の出力
をラッチ、そして出力するラッチ型ゲート１０７、メモ
リセルアレイのビット線に接続されているローカルデー
タバス（ＤＱ線）ＬＤＢ、ローカルデータバスＬＤＢに
設けられた導通型ゲート１１１、ローカルデータバスＬ
ＤＢとグローバルデータバス（ＲＷＤ線）ＧＤＢとの間
に設けられ、ローカルデータバスＬＤＢに読み出された
データをセンス増幅してグローバルデータバスＧＤＢに
伝えるデータバスセンス回路（ＤＱバッファ）１１３、
グローバルデータバスＧＤＢに接続され、グローバルデ
ータバスＧＤＢに現れたデータを格納し、そして出力す
る出力レジスタ１０９をそれぞれ、基本的なブロックと
して含んでいる。

【００３４】図１に示すＳＤＲＡＭは、図３２および図
３３に示されたＳＤＲＡＭとほぼ同様のブロックを有
し、ＳＤＲＡＭ全体のシステムとしては、レジスタ方式
に準じているが、データ転送ステージ（パイプラインス
テージ）を動かすタイミングが、従来のＳＤＲＡＭと異
なっている。

【００３５】特に、図１に示すＳＤＲＡＭは、第１パイ
プラインステージＳ１と第２パイプラインステージＳ２
とが特別な場合にのみ区切られる。特別な場合以外に
は、第１パイプラインステージＳ１と第２パイプライン
ステージＳ２とが、互いにスルーされ、１つのパイプラ
インステージとされる。ラッチ型ゲート１０７は、特別
な場合にのみ、第１パイプラインステージＳ１と第２パ
イプラインステージＳ２とを区切るように動作し、特別
な場合以外には、第１パイプラインステージＳ１と第２
パイプラインステージＳ２とをスルーするように動作す
る。ラッチ型ゲート１０７は、制御信号Ｐ２によって制
御される。

【００３６】次に、図１に示すＳＤＲＡＭの動作を説明
する。

【００３７】図２（ａ）は、図１に示すＳＤＲＡＭの動
作を示す図で、特にパイプラインステージ内の、データ
の転送状態を示す。

【００３８】図２（ａ）に示すように、矢印１５により
指示されるクロックのアップエッジを始点とするサイク
ルから、バーストアクセスが始まるとし、矢印１７によ
り指示されるクロックのアップエッジを始点とするサイ
クルから、新たなアドレスが設定される、とする。な
お、矢印１７を始点とするサイクルは、図３４に示した
レジスタ方式では、新たなアドレスの設定が禁止されて
いたサイクルである。

【００３９】図１に示すＳＤＲＡＭは、従来、新たなア
ドレスの設定が禁止されていたサイクル（以下、禁止サ
イクルという）に、新たなアドレスの設定があると、制
御信号Ｐ２が出力され、ラッチ型ゲート１０７が活性化
し、第１パイプラインステージＳ１と第２パイプライン
ステージＳ２とを区切る。これにより、装置の中のパイ
プラインステージは、ステージＳ１、Ｓ２、Ｓ３の３つ
になる。これら３つのステージＳ１、Ｓ２、Ｓ３は、互
いに独立して動作する。３つのステージＳ１、Ｓ２、Ｓ
３を、互いに独立して動作させることで、新たなアドレ
スが設定される以前のデータは、新たなアドレスによる
データによって、破壊されることがない。しかも、新た
なアドレスが設定される以前のデータを引き続き、装置
の中を転送させていくことができる。そして、新たなア
ドレスによるデータは、新たなアドレスの設定以前のデ
ータを出力した後、出力レジスタ１０９から、絶えまな
く出力される。

【００４０】このようなデータ出力のスピードは、パイ
プライン方式のＳＤＲＡＭと同じである。図２（ａ）中
の実線によって区切られている２サイクルは、図１に示
すＳＤＲＡＭの当初の動作タイミングを示しており、新
たなアドレスの設定がなされた後の動作タイミングは、
当初の動作タイミングから１サイクルずれて、点線によ
って区切られている２サイクルの動作となる。

【００４１】図３は、図１に示すＳＤＲＡＭの回路図で
ある。

【００４２】図３に示すように、ラッチ型ゲート１０３
は、制御信号Ｐ１に応答して、アドレスＡｉを取り込
み、ラッチする。取り込まれたアドレスは、アドレスデ
コーダ１０５によってデコードされ、隣合う二つのカラ
ム選択線ＣＳＬが選択される。アドレスデコーダ１０５
から出力されるカラム選択信号は、アドレスを取り込ん
だサイクルの、次のサイクルで、ラッチ型ゲート１０７
から出力できるようになっている。ただし、ラッチ型ゲ
ート１０７が活性化するのは、上述の通り、特定のサイ
クル、即ち、禁止サイクルで、新たなアドレスの設定が
あったときのみである。禁止サイクル以外のサイクルで
は、カラム選択信号は、ラッチ型ゲート１０７をスルー
する。隣接した二つのカラム選択線ＣＳＬの電位が立ち
上がると、既にメモリセルから読み出され、センスアン
プに保持されていたデータが、４対のローカルデータバ
スＬＤＢに出てくる。図３に示すＳＤＲＡＭでは、デー
タをローカルデータバスＬＤＢに出すまでに、アドレス
が設定されたサイクルから数えて、２つのサイクルが利
用される。

【００４３】データがローカルデータバスＬＤＢに出さ
れた後、４対のローカルデータバスＬＤＢの中から２対
を選択する。さらに選択された２対のローカルデータバ
スＬＤＢのデータをそれぞれ増幅し、２対のグローバル
データバスＧＤＢへと転送する。この動作には、選択機
能付きのデータバスセンス回路１１３が使用される。グ
ローバルデータバスＧＤＢに転送されたデータは、さら
に出力レジスタ１０９に転送される。このとき、データ
は、シリアルアクセスのアドレッシングに合うように設
定されるスクランブラ１１５を経て出力レジスタ１０９
へ転送され、出力レジスタ１０９が含む２つのレジスタ
Ｒ１、Ｒ２（もしくはレジスタＲ３、Ｒ４）に、２ビッ
トずつ格納される。レジスタＲ１、Ｒ２（もしくはレジ
スタＲ３、Ｒ４）に格納されたデータは、１ビットづつ
出力されていく。このようにデータがローカルデータバ
スＬＤＢに出されてから出力レジスタ１０９から出力さ
れるまでには、アドレスが設定されたサイクルから数え
て、３つめと４つめの２つのサイクルが利用される。

【００４４】図３に示すＳＤＲＡＭでは、このような動
作を、図２（ａ）に示したように、２サイクルごとに、
周期的に繰り返す。この２サイクルごとの周期から外れ
るサイクル（つまり、禁止サイクル）に、新たなアドレ
スの設定があった場合には、制御信号Ｐ２により、ラッ
チ型ゲート１０７を活性化し、ローカルデータバスＬＤ
Ｂに、新たなアドレスが設定される以前のデータを出し
つつ、新たに設定されたアドレスのデコードを行う。

【００４５】このようにＳＤＲＡＭを動作させること
で、上述した通り、新たなアドレスが設定される以前の
データが、新たなアドレスによるデータによって破壊さ
れなくなる。つまり、従来、新しいアドレスの設定が禁
止されていたサイクルでも、新たなアドレスを設定でき
るようになる。このため、アドレスを入力するタイミン
グに、制限が少なくなる。

【００４６】図２（ｂ）は、一実施の形態に係るＳＤＲ
ＡＭのデータの流れ、パイプライン方式ＳＤＲＡＭのデ
ータの流れ、およびレジスタ方式ＳＤＲＡＭのデータの
流れをそれぞれ比較して示した図である。

【００４７】図２（ｂ）に示すように、一実施の形態に
係るＳＤＲＡＭでは、従来のパイプライン方式ＳＤＲＡ
Ｍおよび従来のレジスタ方式ＳＤＲＡＭで、新しいアド
レスの設定が禁止されていたサイクルでも、新しいアド
レスの設定が可能である。

【００４８】なお、図２（ｂ）では、バースト長を４と
した例が示されている。

【００４９】また、一実施の形態に係るＳＤＲＡＭは、
アドレスの設定からデータの出力までの動作が、従来の
レジスタ方式ＳＤＲＡＭに準じており、従来のパイプラ
イン方式ＳＤＲＡＭよりも、消費電力は少なくなる。

【００５０】また、一実施の形態に係るＳＤＲＡＭで
は、グローバルデータバスＧＤＢに現れるデータは、サ
イクルごとに変わる。そして、出力レジスタ１０９から
はデータが一定の順番で、出力レジスタ１０９に含まれ
ているレジスタＲ１〜Ｒ４から１つずつ出力されてい
く。これによって高速なシリアルアクセスを実現でき
る。

【００５１】しかし、レジスタＲ１〜Ｒ４から１つず
つ、データを一定の順番で出力する方式では、上記２サ
イクルごとの周期から外れるサイクルに、新たなアドレ
スの設定があったとき、データを、出力レジスタ１０９
に格納していく周期が、上記２サイクルごとの周期から
ずれることがある。この様子を、図２（ｂ）に示す。デ
ータを格納する周期がずれることに対処する方法につい
ては、後述することにする。

【００５２】次に、隣接した２つのカラム選択線ＣＳＬ
の電位を立ち上げる方法について説明する。

【００５３】図４は、アドレスデコーダ１０５と、その
近傍の回路とを示した回路図である。

【００５４】図４に示すように、アドレスバスＡＢ１、
ＡＢ２があり、これらのアドレスバスＡＢ１、ＡＢ２は
それぞれ、アドレスの最下位ビットＡ０が“０”と
“１”とに対応している。他のアドレスバスに送られる
アドレスビットは、これより上位のビットである。アド
レス発生回路１１７は、ラッチ型ゲート１０３でラッチ
されたアドレスに、プラス“１”したアドレスを作る。
アドレス発生回路１１７は、このプラス“１”されたア
ドレスと、ラッチ型ゲート１０３にラッチされていたア
ドレスとを、アドレスバスＡＢ１とアドレスバスＡＢ２
とに送り出す。このようにして、隣接した２つのカラム
選択線ＣＳＬの電位を立ち上げることができる。

【００５５】アドレスデコーダ１０５は、図中同じ番号
が付されているものは、同一のデコードを行い、アドレ
スが大きくなるように順に並べられている。アドレスデ
コーダ１０５の出力に接続されたカラム選択線ＣＳＬに
は、上述の制御信号Ｐ２が入力されるラッチ型ゲート１
０７が接続されており、必要に応じてラッチ動作を行
う。

【００５６】なお、図３および図４では、隣合うＣＳＬ
が選択されるとしたが、これらは、物理的に隣合ってい
る必要は無く、アドレッシングの空間で隣合っていれば
良い。

【００５７】さて、上記２サイクルごとの周期からずれ
たサイクルで、新たなアドレスの設定が行われたときに
は、ラッチ型ゲート１０７が活性化され、毎サイクルご
とのパイプライン動作が一時的に行われる。このとき
に、出力レジスタ１０９へのデータの格納周期が、今ま
での２サイクルの周期からずれ、乱れてしまう。このよ
うなデータの格納周期の乱れに対処する策が必要であ
る。

【００５８】図５は、出力レジスタ１０９へのデータの
格納周期の乱れに対処できるようにした出力レジスタの
概略図で、（ａ）図は一状態を示す図、（ｂ）図は他の
状態を示す図である。

【００５９】図５に示すように、出力データとして出力
される信号は、出力レジスタＲ１〜Ｒ４をそれぞれ一定
の順番で走査することによって得られる。走査の順番
は、新しいアドレスの設定があっても、崩されたり、あ
るいは飛ばされたりしない。このように走査の順番を崩
したり、あるいは飛ばさないことによって、データ出力
サイクル間に、アドレッシング変更時間など、余分な時
間を取る必要がなくなり、常に高速なサイクルでデータ
を出力することが可能となる。

【００６０】まず、図５（ａ）に示すように、出力レジ
スタＲ１と出力レジスタＲ２（図中のＲＥＧＡ１）、並
びにレジスタＲ３とレジスタＲ４（図中のＲＥＧＢ３）
にそれぞれ２ビットずつのデータが格納されていたとす
る。

【００６１】最初の２サイクルで、ＲＥＧＡゲート側に
２ビットのデータが格納され、その次の２サイクルでＲ
ＥＧＢゲート側に、次の２ビットが格納される。この２
サイクルごとの格納周期の途中で、この格納周期から外
れて、新たなアドレスの設定があったとする。このとき
には、格納周期から外れたサイクルに、新たに設定され
たアドレスに対応するデータが、グローバルデータバス
ＧＤＢに現れることになり、例えば出力レジスタＲ１か
らデータが出力された後、出力レジスタＲ２から出力さ
れるデータは、新たに設定されたアドレスに対応するデ
ータとなる。すると、図５（ｂ）に示すように、データ
の格納の区切りが替わる。

【００６２】新たに設定されたアドレスに対応するデー
タがグローバルデータバスＧＤＢに現れてから、最初の
２サイクルは、出力レジスタＲ２と出力レジスタＲ３
（図中のＲＥＧＡ２）へデータが格納され、次の２サイ
クルでは、出力レジスタＲ４と出力レジスタＲ１（図中
のＲＥＧＢ４）にデータが格納される。

【００６３】また、２サイクルごとの格納周期に整合し
て、新たに設定されたアドレスに対応するデータがグロ
ーバルデータバスＧＤＢに現れたときには、ＲＥＧＡ側
ゲートおよびＲＥＧＢ側ゲートの区切りは、変更されな
い。２サイクルごとの格納周期から外れて、新たに設定
されたアドレスに対応するデータがグローバルデータバ
スＧＤＢに現れたときのみ、図５（ａ）から図５（ｂ）
へ、あるいは図５（ｂ）から図５（ａ）へと、ＲＥＧＡ
側ゲートおよびＲＥＧＢ側ゲートの区切りが変更され
る。

【００６４】このように、２サイクルごとの格納周期か
ら外れて、新たに設定されたアドレスに対応するデータ
がグローバルデータバスＧＤＢに現れたとき、レジスタ
Ｒ１〜Ｒ４の走査の順番を崩したり、あるいは飛ばした
りせず、レジスタＲ１〜Ｒ４の区切り方を変更すること
で、常にデータをレジスタＲ１〜Ｒ４から順番に出力す
れば、新たなアドレスの設定とは無関係に、シリアルア
クセスを行うことができ、常に高速なサイクルでデータ
を出力できる。

【００６５】図６は、図５に示す出力レジスタ１０９の
回路図である。

【００６６】図６に示すように、データは端子Ｑから出
力される。信号ＨｉＺが立つと、出力トランジスタ１１
９がオフするため、端子Ｑは、ハイインピーダンスにな
る。出力レジスタＲ１〜Ｒ４の内部に格納されているデ
ータは、ゲート信号ＧＲ１〜ＧＲ４が順番に、かつ巡回
的に立ち上がってクロックトインバータを導通させるこ
とによって、端子Ｑに出力される。

【００６７】図６中、図５に示したゲートＲＥＧＡおよ
びＲＥＧＢを構成するのは、転送ゲートＲＥＧ１１〜Ｒ
ＥＧ４２である。転送ゲートＲＥＧ１１〜ＲＥＧ４２の
一つの例は、図６に示すように、クロックトインバータ
である。グローバルデータバスＧＤＢ１およびＧＤＢ２
にはそれぞれ、４対のローカルデータバスＬＤＢに現れ
たデータのうち、選ばれたデータが転送されてくる。

【００６８】次に、この発明に係るＳＤＲＡＭの、全体
的なデータ転送制御について説明する。

【００６９】図７は、この発明の実施形態に係るＳＤＲ
ＡＭが有するデータ転送制御系回路の、ブロック図であ
る。

【００７０】図７に示すように、データ転送制御系回路
は、外部クロックに基いて作られた内部クロック（以
下、バーストクロックという）ＢＣＫに同期して動作
し、データ転送がバーストクロックＢＣＫに同期して行
われるように、データの転送を制御する。バーストクロ
ックＢＣＫは、バーストが始まると発生する。また、デ
ータ転送制御系回路には、新たなバーストが開始された
ことを知らせる信号ＮＢＳＲＴ（以下、新バースト開始
信号という）が入力され、データ転送制御系回路は、主
にバーストクロックＢＣＫと新バースト開始信号ＮＢＳ
ＲＴとの２種類の信号に基いて、データ転送を制御する
ための信号群を発生させていく。

【００７１】データ転送制御系回路は、基本的なブロッ
クとして、バーストクロックＢＣＫに同期して、主に最
初のバースト開始からのサイクルの数に対応した基本制
御信号群 /ＳＦ（先頭の /は反転信号、あるいは負論理
の信号を示す“−（バー）”である。図中には符号の上
部に“−（バー）”を付している）を発生させる、基本
制御信号発生回路２０１と、バーストクロックＢＣＫに
同期し、かつ新バースト開始信号ＮＢＳＲＴ、基本制御
信号群 /ＳＦ群に応答して、パイプラインステージを分
割させる分割指示信号Ｐ２ＯＮ、最初のバースト開始の
サイクルより数えて、偶数のサイクルか奇数のサイクル
かを知らせる信号φ２Ｎ、および新たなバーストが奇数
のサイクルで始まったか、あるいは偶数のサイクルで始
まったかを知らせる制御信号群Ｓ、ＳＴ２、ＳＷ、ＣＣ
などを発生させる、データ転送制御回路３０１と、バー
ストクロックＢＣＫに同期し、かつ新バースト開始信号
ＮＢＳＲＴ、信号ＳＴ２、ＳＷ、ＣＣ、基本制御信号群
/ＳＦ、およびアドレスの最下位ビットＡ０それぞれに
基いて、出力レジスタ１０９を選択して制御する選択制
御信号群ＲＥＧを発生させる、出力レジスタ制御回路４
０１と、バーストクロックＢＣＫに同期し、かつ新バー
スト開始信号ＮＢＳＲＴ、信号ＳＴ２、φ２Ｎ、および
アドレスのビットＡ１の初期値Ａ１ｉｎｔそれぞれに基
いて、ＬＤＢのプリチャージを制御するＬＤＢプリチャ
ージ制御信号群ＬＤＢＰＲＣＨを発生させるプリチャー
ジ制御信号発生回路５０１とを含む。

【００７２】図８は、図７に示すブロック図の、さらに
詳細なブロック図である。

【００７３】図８に示すように、データ転送制御回路３
０１は、反転バーストクロック /ＢＣＫに同期して、基
本制御信号群 /ＳＦ１〜 /ＳＦ４に応答し、最初のバー
スト開始のサイクルより数えて、偶数のサイクルを知ら
せる信号φ２Ｎと、奇数のサイクルを知らせる信号φ２
Ｎ＋１とを出力する、偶数・奇数判定回路３１１と、反
転バーストクロック /ＢＣＫに同期して、基本制御信号
/ＳＦ２、基本制御信号 /ＳＦ４および新バースト開始
信号ＮＢＳＲＴに応答し、奇数サイクルでアドレスの再
設定があったことを知らせる信号Ｓ２および信号Ｓ４を
出力する、奇数サイクルアドレス再設定検知回路３２１
と、バーストクロックＢＣＫに同期して、信号φ２Ｎ＋
１と新バースト開始信号ＮＢＳＲＴに応答し、分割指示
信号Ｐ２ＯＮと、制御信号ＳＴ２とを出力する、パイプ
ライン制御信号発生回路３３１と、信号Ｓ２および信号
Ｓ４に応答し、制御信号ＳＷ、ＣＣ、 /ＣＣを出力する
転送信号発生回路３４１とを含む。

【００７４】また、出力レジスタ４０１は、バーストク
ロックＢＣＫに同期して、制御信号ＳＴ２および制御信
号ＳＷに応答し、出力レジスタの組分けの変更を指示す
る区分変更信号ＳＲ１３およびＳＲ２４を出力する、区
分変更信号切替回路４１１と、区分変更信号ＳＲ１３、
ＳＲ２４、基本制御信号群 /ＳＦ１〜 /ＳＦ４、および
制御信号ＣＣ、 /ＣＣに応答して、区分信号群ＲＥＧＡ
１〜ＲＥＧＢ４を出力する区分変更信号発生回路４２１
と、区分信号群ＲＥＧＡ１〜ＲＥＧＢ４、新バースト開
始信号ＮＢＳＲＴおよびアドレスの最下位ビットＡ０に
応答して、選択制御信号群ＲＥＧ１１〜ＲＥＧ４２を出
力する出力レジスタ選択信号発生回路４３１とを含む。

【００７５】次に、各回路について詳細に説明する。

【００７６】図９は、基本制御信号発生回路２０１の一
つの回路例に係る回路図である。

【００７７】図９に示すように、基本制御信号発生回路
２０１の一つの回路例は、バーストクロックＢＣＫに同
期したラッチ回路２０３が４段、リング状に接続され
た、循環的なシフトレジスタである。

【００７８】図１０は、図９に示すラッチ回路２０３の
回路図である。

【００７９】図１０に示すラッチ回路２０３の基本動作
は、次の通りである。まず、バーストクロックＢＣＫが
立ち上がると、ラッチ回路２０３は、入力ＩＮに入力さ
れたデータをラッチし、出力ＯＵＴから出力する。バー
ストクロックＢＣＫが立ち下がると、ラッチ回路２０３
は、ラッチされたデータを出力ＯＵＴから出力し続ける
が、初段のラッチ回路２０３-1は、入力ＩＮに、新たな
データの入力を受け付ける。

【００８０】図９に示すシフトレジスタは、データ転送
が行われるサイクルでのみ発生されるバーストクロック
ＢＣＫによって駆動される。リセット状態では、第１出
力信号 /ＳＦ１が“Ｌ”レベルで、第２出力信号 /ＳＦ
２〜第４出力信号 /ＳＦ４が“Ｈ”レベルである。バー
ストクロックＢＣＫのサイクルのたびに、“Ｌ”レベル
の出力状態が、第１出力信号 /ＳＦ１から第４出力信号
/ＳＦ４へとシフトされていく。データのバースト転送
動作が始まって、偶数サイクルでは、第２出力信号 /Ｓ
Ｆ２、または第４出力信号 /ＳＦ４が“Ｌ”レベルであ
る。奇数サイクルで新たなバーストの先頭アドレスが再
設定されると、第２出力信号 /ＳＦ２および第４出力信
号 /ＳＦ４それぞれに接続されたトランジスタ２０５-
2、２０５-4のゲートに入力される信号Ｓ２、または信
号Ｓ４が立ち上がり、第２出力信号/ＳＦ２、または第
４出力信号 /ＳＦ４を“Ｌ”レベルとする。そこから、
新たなバーストのシフトサイクルが始まる。

【００８１】なお、この明細書では、バーストの最初の
サイクルを、０番サイクルとして、以下１、２のように
数え、“０”、“２”、“４”、…を偶数のサイクル、
“１”、“３”、…を奇数のサイクルと定義する。

【００８２】図１１は、奇数サイクルアドレス再設定検
出回路３２１の回路図、図１２は、転送信号発生回路３
４１の回路図である。

【００８３】図１１に示す検出回路３２１は、奇数番め
に設定された新たなバーストのサイクルが、図９に示す
シフトレジスタの、どのサイクルかを調べる。出力信号
/ＳＦ２が“Ｌ”レベルであるサイクルの、次のサイク
ルから、新たなバーストが開始されるとすると、信号Ｎ
ＢＳＲＴが、そのサイクルの始めに立つので、信号Ｓ２
がそのサイクルの始めに立つ。出力信号 /ＳＦ４が
“Ｌ”レベルであるサイクルの、次のサイクルから新た
なバーストが開始されるとすると、信号ＮＢＳＲＴがそ
のサイクルの始めに立つので、信号Ｓ４がそのサイクル
の始めに立つ。信号Ｓ２、Ｓ４は、図９に示すシフトレ
ジスタを、その信号が立ったサイクルで、その信号に併
せて設定し、出力信号 /ＳＦ２、または出力信号 /ＳＦ
４を“Ｌ”レベルとして、新たなシフトレジスタのサイ
クルを始める。

【００８４】図１２に示す回路では、信号Ｓ２、または
信号Ｓ４が最初に立つと、ノードＳＷを“Ｈ”レベルに
立ち上げる。ノードＳＷの初期状態は、“Ｌ”レベルで
ある。２回目に信号Ｓ２、または信号Ｓ４が立ちあがる
と、ノードＳＷは“Ｌ”レベルに立ち下がる。以後、ノ
ードＳＷは、信号Ｓ２、または信号Ｓ４が立ち上がるご
とに、“Ｈ”、“Ｌ”、“Ｈ”、…と変化する。

【００８５】また、図１２に示す回路のノードＣＣの初
期状態は、“Ｈ”レベルである。ノードＣＣは、ノード
ＳＷが“Ｈ”レベルから、“Ｌ”レベルに変化するたび
に、“Ｌ”、“Ｈ”、…と変化する。ノード /ＣＣは、
ノードＣＣの相補ノードであり、ノード /ＣＣからは、
ノードＣＣのレベルを反転した信号が取り出される。こ
れらノードＣＣ、ノード /ＣＣから取り出される信号
は、図５に示した、出力レジスタのデータ格納区分の変
更を制御するために、使われる。その詳細は後述する。

【００８６】図１３は、偶数サイクル・奇数サイクル判
定回路３１１の、一つの回路例に係る回路図である。

【００８７】図１３に示す一つの回路例３１１´は、図
７および図８に示したブロックのように基本制御信号群
/ＳＦではなく、バーストアクセスがシリアルであるた
め、アドレスの最下位ビットＡ０と、内部カウンタから
の出力Ａ０ｉｎｔとを比較することで、偶数サイクル・
奇数サイクルを判定する。

【００８８】図１３に示すように、一つの回路例３１１
´では、新たなバーストアクセスの始まりで、そのアド
レスの最下位ビットであるＡ０がラッチされ、新たなバ
ーストの始まりを指示する信号ＮＢＳＲＴの立ち下がり
で、ノードＮ１にラッチされて、内部カウンタからの出
力Ａ０ｉｎｔと比較される。ノードＮ１の初期値と内部
カウンタ出力Ａ０ｉｎｔの初期値とは、互いに不一致と
なるように設定されており、以後、動作開始後は、信号
/ＮＢＳＲＴと内部カウンタ出力Ａ０ｉｎｔとによって
変化する。したがって、例えば信号φ２Ｎ＋１は、最初
のサイクルのバーストクロック信号ＢＣＫの立ち上がり
では“Ｌ”レベルとなり、次の立ち上がりでは、ノード
Ｎ１と内部カウンタ出力Ａ０ｉｎｔの値が一致するので
“Ｈ”レベルなどと変化し、バーストクロック信号ＢＣ
Ｋの立ち上がりでは、常にそのサイクルのバースト始め
のサイクルからの偶数か奇数かを表す信号が、“Ｈ”レ
ベルになっている。

【００８９】図１４は、偶数サイクル・奇数サイクル判
定回路３１１の、他の回路例に係る回路図である。

【００９０】図１４に示す他の回路例３１１では、図７
および図８に示したブロックのように基本制御信号群 /
ＳＦを使って、偶数サイクル・奇数サイクルを判定す
る。

【００９１】他の回路例３１１の利点は、図１３に示し
た回路例３１１´に比べて、バーストアクセスのアドレ
ッシングの最下位ビットの状態を利用しなくて良いこと
である。信号 /ＳＦ１〜信号 /ＳＦ４はそれぞれ、バー
ストクロックＢＣＫのサイクルの数のみによって、順番
に“Ｌ”レベルとなる。したがって、偶数番サイクルで
は、信号 /ＳＦ２および信号 /ＳＦ４が、一方、奇数番
サイクルでは、信号 /ＳＦ１および信号 /ＳＦ３が立ち
下がる。図１４に示す回路例３１１では、これらの信号
をサイクルの後半に、バーストクロックＢＣＫが立ち下
がるときにラッチすることで、バーストクロック信号Ｂ
ＣＫが立ち上がるとき、そのサイクルの偶数番か、奇数
番かを表す信号を作ることができる。

【００９２】図１５は、パイプライン制御信号発生回路
３３１の回路図である。

【００９３】図１５に示す回路３３１が出力する信号Ｐ
２ＯＮは、奇数サイクルで信号ＮＢＳＲＴが立ったこと
を示す信号である。信号Ｐ２ＯＮは、図１および図３に
示したラッチ型ゲート１０７を動かすための制御を開始
する合図である。ラッチ型ゲート１０７を動かすこと
で、パイプラインの第２パイプラインステージＳ２が出
現し、２ステージのパイプライン動作から３ステージの
パイプライン動作へと、一時的に移行する。また、信号
Ｐ２ＯＮは、そのサイクルの先頭でラッチされ、そのサ
イクルのバーストクロックＢＣＫが立ち下がると、信号
ＳＴ２として出力される。信号ＳＴ２は、ＬＤＢのプリ
チャージ制御に使われる。

【００９４】図１６は、ＬＤＢのプリチャージ制御信号
発生回路５０１の回路図である。

【００９５】ＬＤＢのプリチャージ動作は、パイプライ
ン方式では毎サイクル行われるが、２ビットプリフェッ
チ方式では、２サイクルごとで良く、パワーの削減と動
作マージンの拡大をもたらす。しかし、この発明に係る
ＳＤＲＡＭでは、奇数番サイクルで、新しいバーストを
始めるために、信号ＮＢＳＲＴが入ると、一時的にパイ
プライン方式となり、プリチャージの制御の切替を行う
必要がある。

【００９６】まず、ＬＤＢとアドレスビットの対応を付
けて説明を分かり易くする。

【００９７】図４に示したアドレスバスＡＢ１、ＡＢ２
と、図３にＬＤＢ１、２、３、４（図中では丸数字で示
されている）と示されたＬＤＢ対およびシリアルアクセ
スの下位ビットＡ０、Ａ１との関係を、図１７に示す。

【００９８】今、連続した２ビット分のデータを転送す
る場合、４ビットのデータを同時に転送して、その中か
ら２ビット分のデータを、選択機能を持つ選択ゲート１
１３（図１、図３参照）で選ぶが、その転送される４ビ
ットと２ビットとの関係は、次の通りである。

【００９９】４ビットは、バーストアクセスでの連続す
るデータを構成するが、そこから選択される２ビット
は、アクセス順で１および２ビットめを構成するか、２
および３ビットめを構成するようになっている。これ
は、図４に関する説明でも触れたように、ＣＳＬを選択
するアドレスは、常にプラス１したものと、ペアで使わ
れることに対応する。このようにすれば、２サイクルご
とに４ビットのデータをＬＤＢに出すことによって、任
意のアドレスから切れめなく、バーストアクセスを行う
ことができるわけであるが、ＬＤＢのプリチャージは、
２サイクルごとに全ての４ペアに行う必要はない。選択
機能を持つゲート１１３により、既に選ばれてしまった
データの転送の終了した２ペアづつプリチャージすれば
良い。このときのペアは、ＬＤＢ１とＬＤＢ２、または
ＬＤＢ３とＬＤＢ４である。これらがペアでカラム選択
信号ＣＳＬによって同時に選択されるからである。

【０１００】さて、このＬＤＢのプリチャージである
が、図１６に示すように、途中でバーストアクセスの先
頭番地が再設定されることがなければ、偶数番サイクル
ごとにアクセスの内部アドレスＡ１ｉｎｔにしたがっ
て、新たなデータが転送されるＬＤＢ１とＬＤＢ２、ま
たはＬＤＢ３とＬＤＢ４がプリチャージ信号を受ける。
バーストアクセスの先頭番地の再設定が、偶数番サイク
ルに行われると、ちょうどプリチャージサイクルに当た
っているため、ＬＤＢ１、ＬＤＢ２、ＬＤＢ３、ＬＤＢ
４の４ペアの全てで、プリチャージが行われる。これ
は、全く新たに４ビットがＬＤＢに転送されてくるから
である。また、奇数番サイクルに行われると、パイプラ
インのステージを一時的に増やす。このため、奇数番サ
イクルで強制的にプリチャージを行ってしまうと、選択
されているデータが破壊されてしまう。このため、再設
定が行われた、次のサイクルで、ＬＤＢ１、ＬＤＢ２、
ＬＤＢ３、ＬＤＢ４の４ペアの全てでプリチャージを行
うようにする。これを制御しているのが、図１５に示し
た回路で作られた信号ＳＴ２であり、この信号ＳＴ２が
“Ｈ”レベルであるとき、バーストクロックＢＣＫが立
ち上がるサイクルでプリチャージが行われる。

【０１０１】図１９および図２０はそれぞれ、ＳＤＲＡ
Ｍの動作波形図である。

【０１０２】図１９および図２０のいずれの図において
も、バーストデータアクセスのデータ長は、“８”とし
ている。また、外部クロックＣＬＫのうち、番号が付さ
れている部分が、バーストクロックＢＣＫに対応してい
る。信号 /ＣＥは、バーストアクセスの新たな始まりの
サイクルを指示するコマンド信号であり、このコマンド
信号が入ったサイクルの、バーストクロックＢＣＫの立
ち上がりで、バーストアクセスの先頭アドレスが取り込
まれる。コマンドで設定されるアドレスの、データが出
るべきＬＤＢの番号は、信号 /ＣＥの欄に合わせて示さ
れている。カラム選択線ＣＳＬとＬＤＢとの選択関係
は、図１８に示す通りである。図１８から、選択関係の
一つを取り出して説明すると、カラム選択線ＣＳＬ０が
選択されたときに、ＬＤＢ１とＬＤＢ２とが選択され、
選択されたＬＤＢ１とＬＤＢ２とにデータが転送され
る。

【０１０３】図１９に示す動作波形図は、あるバースト
の偶数サイクルで、新たなバーストが開始されたときの
動作波形を示しており、具体的には８番のサイクルで、
ＬＤＢ４に出たデータが先頭になるような番地設定がな
されたものである。

【０１０４】図１９に示すように、コマンドでのアドレ
ス設定がなされると（ /ＣＥの波形を参照）、内部のア
ドレスビットＡ１ｉｎｔは、“１”が“０”に変化す
る。

【０１０５】最初のバーストでは、ＬＤＢ２のデータが
先頭になるので、まず、プリチャージ状態にあったＬＤ
Ｂ１、ＬＤＢ２、ＬＤＢ３、ＬＤＢ４のプリチャージを
やめて、ＣＳＬ０とＣＳＬ１とが立ち上がり、データを
出し、選択ゲート１１３がスルーの“Ｔ”となると、Ｌ
ＤＢ２とＬＤＢ３とがＧＤＢに接続されてデータが転送
される。転送されたデータは、“Ｔ”状態の出力レジス
タＲ１と出力レジスタＲ２とに格納される。

【０１０６】２番のサイクルからは、ＣＳＬ２が立ち上
がり、ＬＤＢ１およびＬＤＢ２にのみ新たなデータが転
送されるので、サイクルの頭でプリチャージが行われ
る。このとき、選択ゲート１１３は、ホールドの“Ｈ”
になり、プリチャージされるＬＤＢ２は、ＧＤＢから切
り離されるようになる。この間に、出力レジスタＲ１と
Ｒ２とが“Ｈ”状態となり、出力レジスタＲ３とＲ４と
が“Ｔ”状態となる。選択ゲート１１３が、次に“Ｔ”
状態となると、ＬＤＢ４とＬＤＢ１とが、ＧＤＢに接続
され、このデータがＧＤＢに出て出力レジスタに格納さ
れる。

【０１０７】４番のサイクルからは、ＣＳＬ３が立ち上
がり、ＬＤＢ３とＬＤＢ４にのみ新たなデータが転送さ
れて同様な動作が続いていく。

【０１０８】さて、８番のサイクルで新たなバーストの
設定がなされると、ＬＤＢ１〜ＬＤＢ４の４ペアの全て
に、新しいデータが出てくることになるので、ＬＤＢは
全て、８番のサイクルの頭でプリチャージが行われる。
ＣＳＬｍ＋０とＣＳＬｍ＋１とが立ち上がって、データ
がＬＤＢに出て、選択ゲート１１３でＬＤＢ４とＬＤＢ
１とがＧＤＢに接続されてデータが転送され、上記説明
のようにデータの転送が続く。

【０１０９】２番めのバーストでは、選択ゲート１１３
の選択と、出力レジスタへの格納状態とが、最初のバー
ストと異なるのみで、他は最初のバーストとほぼ同様で
ある。２番めのバーストの途中では、新たなバーストの
設定はないので８サイクルまわると、バーストクロック
信号ＢＣＫは止まり、データのアクセスは１５番のサイ
クルでストップする。

【０１１０】図２０に示す動作波形図は、あるバースト
の奇数サイクルで、新たなバーストが開始されたときの
動作波形を示しており、具体的には７番のサイクルで、
新たなバーストの設定がなされている。

【０１１１】この場合、７番のサイクルで新たなバース
トの開始の設定がなされるまでは、図１９に示す動作と
同じである。７番のサイクルでの新たな設定は、奇数サ
イクルでの設定であるので、図１６を参照して説明した
通り、次の８番のサイクルで、ＬＤＢ１〜ＬＤＢ４の全
てがプリチャージされる。また、７番のサイクルでラッ
チされたアドレスは、第２ステージＳ２のパイプライン
動作が一時的に行われるので、次の８番のサイクルでＣ
ＳＬｍ＋０とＣＳＬｍ＋１とを立てることになる。７番
のサイクルでは、前のバーストのＬＤＢ４とＬＤＢ１と
のデータがそれぞれ、出力レジスタＲ３と出力レジスタ
Ｒ４とに格納されるが、出力レジスタＲ３のＬＤＢ４の
データのみが出力されて、出力レジスタＲ４のＬＤＢ１
のデータは新たなバーストの先頭アドレスのＬＤＢ３の
データに、８番のサイクルでの選択ゲート１１３の選択
切替と、ＬＤＢへの新たなデータの転送によって入れ替
わる。８番のサイクルからは、図５を参照して説明した
通り、レジスタへのデータ格納の区切りが変更される。
９番のサイクル以降は、７番のサイクルを先頭とするバ
ーストアクセスの本来の動作となり、８サイクルのバー
ストが終わる１４番のサイクルで、バーストクロック信
号ＢＣＫは止まり、データのアクセスは１４番のサイク
ルでストップする。

【０１１２】次に、８番サイクルでの図５に関連した出
力レジスタの区切りを変更するための、出力レジスタ制
御回路４０１について説明する。

【０１１３】図２１は、区分変更信号切替回路４１１の
回路図である。

【０１１４】図２１に示す回路４１１の初期状態では、
信号ＳＲ１３が“Ｈ”レベルとなっている。信号ＳＷ
は、図１２に示す回路から３４１から出力されるもの
で、最初の奇数番のサイクルめの設定で、“Ｌ”レベル
から“Ｈ”レベルになり、以後、“Ｌ”レベルと“Ｈ”
レベルとを交互に繰り返す。信号ＳＲ１３と、信号ＳＲ
２４とは、信号ＳＷが“Ｌ”レベル、“Ｈ”レベル、
“Ｌ”レベルと変化すると、信号ＳＲ１３は、“Ｈ”レ
ベル、“Ｌ”レベル、“Ｈ”レベル、信号ＳＲ２４は、
“Ｌ”レベル、“Ｈ”レベル、“Ｌ”レベルと変化す
る。ただし、状態変化するタイミングは、信号ＳＷのレ
ベルが変化した次のサイクルからある程度のディレイが
経ったときである。信号ＳＴ２とバーストクロックＢＣ
Ｋの論理積（ＡＮＤ）でラッチされた信号が、遅延回路
Ｄを経て信号ＳＲ１３、信号ＳＲ２４として、出力され
るためである。このようなタイミングは、データの転送
と、出力レジスタの切替の整合をとるために、設定され
ている。

【０１１５】図２２は区分信号発生回路４２１の回路図
である。

【０１１６】図２２に示すように、信号 /ＳＦ１および
信号 /ＳＦ３は、図９に示すシフトレジスタ２０１の出
力であり、信号ＣＣおよび信号 /ＣＣは、図１２に示す
回路３４１から出力される信号である。信号ＣＣが、そ
のレベルを変化させることによって、信号 /ＳＦ１の役
割と信号 /ＳＦ３の役割とが、互いに入れ替わる。これ
は、後に説明するように、出力レジスタの区切りの変更
とともに、この区切りごとへのデータの格納の順番もシ
フトしていく必要があることによる。信号ＳＲ１３と信
号ＳＲ２４は、出力レジスタの区切り方に対応する信号
である。これらの信号ＳＲ１３と信号ＳＲ２４をそれぞ
れ、図５に示す出力レジスタの区切り方に対応させる
と、信号ＳＲ１３は、出力レジスタＲ１および出力レジ
スタＲ２の組と、出力レジスタＲ３および出力レジスタ
Ｒ４の組に対応し、信号ＳＲ２４は、出力レジスタＲ２
および出力レジスタＲ３の組と、出力レジスタＲ４およ
び出力レジスタＲ１の組に対応する。ＮＯＲ回路を使っ
て構成されているフリップフロップに、図２２に示す回
路の出力信号ＲＥＧＢ４、ＲＥＧＡ２、ＲＥＧＡ１、Ｒ
ＥＧＢ３が入力されているのは、出力レジスタの区切り
が切り替わるときに、データを格納すべき、区切りのゲ
ートを開くための初期設定のためである。図中、Ｄ，ｄ
とあるのは、適当な遅延を作るディレイ回路である。

【０１１７】図２３はレジスタ選択信号発生回路４３１
の回路図である。

【０１１８】図３のＧＤＢ１、ＧＤＢ２は、一方がアド
レスの最下位ビットＡ０の“０”、他方が最下位ビット
Ａ０の“１”に対応する。これが、図６に示すＧＤＢ
１、ＧＤＢ２に対応している。バーストの先頭を指定す
るサイクルでは、そのアドレスの最下位ビットＡ０が、
そのとき動作状態にない出力レジスタに関する区分を制
御する信号を出力する４つのラッチ部４３３-1、４３３
-2、４３３-3、４３３-4のいずれかに保持される。即
ち、図５のＲＥＧＡ１部が格納対象であると、信号/Ｒ
ＥＧＡ１は、“Ｌ”レベルであるので、最下位ビットＡ
０は、信号 /ＲＥＧＡ１によって開閉される、図２３の
ラッチ部４３３-1には転送されず、その他のラッチ部４
３３-2、４３３-3、４３３-4に転送される。最下位ビッ
トＡ０の値によって、新たなバーストの始めに、データ
格納されるレジスタ区分にしたがって、信号 /ＲＥ１０
から信号 /ＲＥ４１のいずれか一つが“Ｌ”レベルとな
る。さらにこれによって対応する転送ゲート信号の二つ
が立ち上がる。例えば /ＲＥ３０が“Ｌ”となれば、信
号ＲＥＧ３１と、ＲＥＧ４２とがそれぞれ“Ｈ”とな
り、出力レジスタＲ３に、ＧＤＢ１、Ｒ４にＧＤＢ２の
データが格納される。

【０１１９】図２４は、奇数番サイクルで、新たなバー
ストの設定がなされた場合の出力レジスタ区分の変更の
様子と、図１２に示す回路３４１が出力する信号ＳＷ、
信号ＣＣの変化の関係を示す。紙面一番上がもともとの
レジスタの区分であり、このバーストアクセスに対し
て、奇数番めの最初の設定がなされるとする。最初の設
定がされるまでは、各信号は初期状態のままで、信号Ｓ
Ｗは“Ｌ”レベル、信号ＣＣは“Ｈ”である。

【０１２０】出力レジスタの区分の仕方は、図２４に示
すように二通りあるわけだが、この区分されたブロック
をＡ１、Ｂ３、Ａ２、Ｂ４として図２４に示す。区分
は、毎回Ａ１、Ｂ３区分とＡ２、Ｂ４区分とに交互に変
わっていくが、データの格納の順番は、図２４に示すよ
うに、斜線のハッチングが施された区分ブロックは、そ
の間で、斜線のないブロックはその間で格納の順番が移
動していく。即ち、Ａ１が格納動作中に新たな設定があ
れば、次はＡ２が格納を受け、Ａ２が格納動作中に設定
があると、次は、Ｂ３が格納動作を行うなどである。信
号ＳＷは、奇数サイクルでの設定があるたびに状態を変
化させる。転送順序を、図のように進ませるには、この
変化の２サイクルごとに変化する信号が必要で、これが
信号ＣＣである。このような信号による制御がないと、
紙面一番上の区分と、その次の区分とでのみ交互に行き
来するだけで、上記のように先に進ませる制御ができな
い。即ち、図２２に示す回路において、信号ＣＣが変化
すると、信号 /ＳＦ１と、信号 /ＳＦ３との役割が入れ
替わることによって、転送ゲートを制御する信号を、図
７に示すシフトレジスタに対して位相的に進ませること
ができる。

【０１２１】図２５および図２６それぞれ、出力レジス
タ周りの制御の様子をまとめた動作波形図である。これ
らの動作波形は、データの転送状態を表した図２０に対
応するものである。

【０１２２】図２５に示すように、０番サイクルからバ
ーストが始まると、信号 /ＳＦ１が“Ｌ”レベルに初期
設定された図７に示すシフトレジスタが動き出す。図１
３または図１４に示した回路によって作られた信号φ２
Ｎ＋１も、図２５に示すように変化することによって、
奇数番サイクルが指示される。信号 /ＳＦ１が立ち上が
ることによって、信号ＲＥＧＡ１が“Ｈ”レベルに、信
号ＲＥＧＢ３が“Ｌ”レベルに確定し、信号 /ＳＦ３が
立ち上がることによって、信号ＲＥＧＡ１が“Ｌ”レベ
ルに、信号ＲＥＧＢ３が“Ｈ”レベルに変化する。この
ように、出力レジスタの区分ブロックごとにデータ格納
が行われていき、奇数番サイクル７で、新たなバースト
が設定されると、図１５に示す回路からの信号Ｐ２ＯＮ
および信号ＳＴ２、および図１２に示す回路からの信号
ＳＷが変化し、８番サイクルで、図２１の回路からの信
号ＳＲ１３が“Ｌ”レベルへと変化して、信号ＳＲ２４
が“Ｈ”レベルになることによって、図２２に示す回路
のＢ３Ａ１区分の制御の信号からＢ４Ａ２区分の制御の
信号系へと切り替わる。このとき、ＮＯＲ回路への信号
ＲＥＧＢ３の帰還により、信号ＲＥＧＢ４がすぐに立ち
上がることになる。次に /ＳＦ１が立ち上がることによ
り、信号ＲＥＧＢ４が“Ｌ”レベルへ、信号ＲＥＧＡ２
が“Ｈ”へと替わり、以下、信号 /ＳＦ３による変化を
行う。これは図２２に示す設定回数１のところの状態変
化と、Ｂ４とＡ２でのデータ格納動作に相当する。１４
番サイクルでバーストが終わると、各信号は最終状態を
維持して、次のバーストに備える。この後に、さらにま
たバーストの設定がなされた場合の動作波形図が、図２
６である。

【０１２３】図２６では、前のバーストが終了して暫く
してから、新たなバーストが０番サイクルから始まると
した。信号 /ＳＦ３が“Ｈ”レベルになることからバー
ストが始まるが、これによって信号ＲＥＧＡ２は“Ｌ”
レベルへ、信号ＲＥＧＢ４は“Ｈ”へと変化する。図２
５とは違って、Ａ２Ｂ４の区分ブロックがデータ格納の
動作を行う。７番サイクルで新たなバーストが設定され
ると、今度は、信号ＳＷは、“Ｌ”レベルに変化し、信
号ＣＣも“Ｌ”レベルへと変化する。８番サイクルで図
２１に示す回路からの信号ＳＲ１３が“Ｈ”レベルへと
変化し、信号ＳＲ２４が“Ｌ”レベルとなることによっ
て、図２２に示す回路のＢ４Ａ２区分の制御の信号か
ら、Ｂ３Ａ１区分の制御の信号系へと切り替わる。この
とき、ＮＯＲ回路へのＲＥＧＡ２の帰還により、信号Ｒ
ＥＧＢ３がすぐに立ち上がることになる。次に、信号 /
ＳＦ３が立ち上がることにより、信号ＣＣが“Ｌ”レベ
ルへと変化しているので、図２２に示す回路での信号 /
ＳＦ１と、信号 /ＳＦ３との役割が入れ替わっているた
めに、信号ＲＥＧＢ３が“Ｌ”レベルへ、信号ＲＥＧＡ
１が“Ｈ”レベルへと変わり、以下、信号 /ＳＦ１によ
る変化を行う。これは図２４の設定回数２のところの状
態変化と、信号Ｂ３と信号Ａ１でのデータ格納動作に、
相当する。

【０１２４】以上説明したように、上記一実施の形態に
係るＳＤＲＡＭによれば、シリアルデータ出力を行うた
めの出力レジスタを持ちながらも、制限サイクル以外の
サイクルからでもアドレスをデータ転送経路に導くこと
ができ、かつ消費電力を少なくすることができる。

【０１２５】また、制限サイクル以外のサイクルに、ア
ドレスがデータ転送経路に導かれても、出力レジスタか
ら、データを間断なくシリアル出力できる。

【０１２６】また、アクセスアドレスの変更に自由度が
ありながらも、データ転送の効率を高めることが可能
で、かつ消費電力も少なくなる。

【０１２７】また、制限サイクル以外のサイクルからで
も、アドレスをデータ転送経路に導くことが可能であ
る。

【０１２８】また、この発明の一実施の形態に係るＳＤ
ＲＡＭに含まれているデータ転送システムは、コンピュ
ータ内部におけるデータ転送、あるいはネットワーク・
コンピュータにおけるデータ転送にも応用できる。この
場合には、アドレスデコーダ、メモリセルアレイおよび
センスアンプなど、データの処理を行う部分を、コンピ
ュータ、あるいはネットワーク・コンピュータにおける
データの処理部と置き換えれば良い。

【０１２９】図２７は、図１に示したＳＤＲＡＭの、よ
り具体的なブロック図である。

【０１３０】図２８は、データ処理システムのブロック
図である。

【０１３１】図２９は、ネットワークコンピュータシス
テムのブロック図である。

【０１３２】図３０は、図２７に示すＳＤＲＡＭのデー
タ転送の一の状態を示す図である、図３１は、図２７に
示すＳＤＲＡＭのデータ転送の他の状態を示す図であ
る。

【０１３３】図３０には、２個のデータが、制限サイク
ル（サイクル２、サイクル４、…）に転送される状態が
示されている。

【０１３４】図３０に示すように、まず、サイクル
“０”で、２個のデータ１、データ２が、ステージ１に
転送される。データ１、データ２はそれぞれカラムアド
レス信号で、バーストアクセスの先頭アドレスに対応し
ている。次いで、サイクル“２”で、新しい２個のデー
タ３、データ４がステージ１に転送される。データ３、
データ４はそれぞれカラムアドレス信号で、先頭アドレ
スの次に入力されるアドレス（更新アドレス）に対応す
る。

【０１３５】このように、新しい２個のデータが、制限
サイクル（サイクル２、サイクル４、…）に転送される
とき、つまり、新しいａ個のデータが、“ａ、または２
ａ”に対応する制限サイクルに転送されるとき、ステー
ジ１はステージ２と接続される。

【０１３６】また、図３１には、２個のデータが、制限
サイクル以外のサイクル（サイクル１、サイクル３、
…）に転送される状態が示されている。

【０１３７】図３１に示すように、まず、サイクル
“０”で、２個のデータ１、データ２が、ステージ１に
転送される。データ１、データ２はそれぞれカラムアド
レス信号で、バーストアクセスの先頭アドレスに対応し
ている。次いで、サイクル“１”で、新しい２個のデー
タ３、データ４がステージ１に転送される。データ３、
データ４はそれぞれカラムアドレス信号で、先頭アドレ
スの次に入力されるアドレス（更新アドレス）に対応す
る。

【０１３８】このように、新しい２個のデータが、制限
サイクル以外のサイクル（サイクル１、サイクル３、
…）に転送されるとき、つまり、新しいａ個のデータ
が、“mod ２ａ（modはmoduloを示す）”に対応するサ
イクルに転送されるとき、ステージ１とステージ２とは
互いに分離される。

【０１３９】このようなデータ転送システムは、図２８
に示すデータ処理システムにおけるデータ転送や、図２
９に示すネットワークコンピュータシステムにおけるデ
ータ転送に応用することができる。

【０１４０】また、この発明の一実施の形態に係るＳＤ
ＲＡＭは、パイプラインステージの数が、アドレス変更
など、動作サイクルの変更が要求されるタイミングに応
じて、変更される。しかしながら、パイプラインステー
ジの数を、変更しないような使い方もできる。

【０１４１】例えばシステムクロックの周波数が低いと
きには、バーストデータアクセスの途中に、新たなバー
ストデータアクセスのための先頭アドレスを入力するタ
イミングを制限せず、いつでも先頭アドレスを入力でき
るようにする。つまり、ステージＳ１、Ｓ２、Ｓ３を、
常に分離した状態で使う。

【０１４２】これに対し、システムクロックの周波数が
高いときには、バーストデータアクセスの途中に、新た
なバーストデータアクセスのための先頭アドレスを入力
するタイミングを制限し、この制限したタイミングにの
み、先頭アドレスを入力する。つまり、ステージＳ１、
Ｓ２、Ｓ３のうち、ステージＳ１、Ｓ２を、常にスルー
した状態で使う。

【０１４３】また、パイプラインステージの数が変更さ
れるか否かは、この発明のＳＤＲＡＭが組み込まれるシ
ステムの仕様によっても決定することができる。

【０１４４】例えばアドレスの変更を、常にａサイクル
に対応したサイクルから要求するシステムでは、ステー
ジＳ１、Ｓ２は、常にスルーされ、ＳＤＲＡＭの内部の
パイプラインステージの数は変更されない。

【０１４５】これに対し、アドレスの変更を、ａサイク
ルに対応したサイクル以外からでも要求するシステムで
は、アドレスの変更が、ａサイクルに対応したサイクル
以外に要求されたとき、ステージＳ１、Ｓ２、Ｓ３を分
離し、アドレスの変更が、ａサイクルに対応したサイク
ルに要求されたとき、ステージＳ１、Ｓ２を、スルーす
る。

【０１４６】以上のように、この発明の一実施の形態に
係るＳＤＲＡＭは、様々なシステムに、適切に対応でき
る。

【０１４７】また、この発明の一実施の形態に係るＳＤ
ＲＡＭが行う、データ転送は、コンピュータ内部におけ
るデータ転送、あるいはネットワーク・コンピュータに
おけるデータ転送に応用されることで、コンピュータ、
あるいはネットワーク・コンピュータの分野において、
より大量なデータを、より高速に転送するデータ転送シ
ステムを構築する。

【０１４８】

【発明の効果】以上説明したように、この発明によれ
ば、シリアルデータ出力を行うための出力レジスタを持
ちながらも、制限サイクル以外のサイクルからでもアド
レスを入力することができ、かつ消費電力が少ないシン
クロナス半導体メモリ装置を提供できる。

【図面の簡単な説明】

【図１】図１はこの発明の一実施の形態に係るＳＤＲＡ
Ｍの概略図。

【図２】図２は（ａ）図はデータの進行状態を示した
図、（ｂ）図はデータの進行状態をパイプライン方式、
レジスタ方式、実施の形態に係る方式を比較して示した
図。

【図３】図３は図１に示すＳＤＲＡＭの回路図。

【図４】図４はデコーダの回路図。

【図５】図５は出力レジスタの概略図で、（ａ）図は出
力レジスタの一状態を示す図、（ｂ）図は出力レジスタ
の他の状態を示す図。

【図６】図６は出力レジスタの回路図。

【図７】図７はデータ転送制御系回路のブロック図。

【図８】図８はデータ転送制御系回路のより詳細なブロ
ック図。

【図９】図９は基本制御信号発生回路の回路図。

【図１０】図１０はラッチ回路の回路図。

【図１１】図１１はアドレス再設定検出回路の回路図。

【図１２】図１２は転送信号発生回路の回路図。

【図１３】図１３は偶数サイクル・奇数サイクル判定回
路の回路図。

【図１４】図１４は偶数サイクル・奇数サイクル判定回
路の他の回路図。

【図１５】図１５はパイプライン制御信号発生回路の回
路図。

【図１６】図１６はプリチャージ制御信号発生回路の回
路図。

【図１７】図１７はアドレスバスと、ローカルデータバ
スおよび下位ビットとの関係を示す図。

【図１８】図１８はカラム選択信号とローカルデータバ
スとの関係を示す図。

【図１９】図１９はこの発明の一実施の形態に係るＳＤ
ＲＡＭの動作波形図。

【図２０】図２０はこの発明の一実施の形態に係るＳＤ
ＲＡＭの動作波形図。

【図２１】図２１は区分変更信号切替回路の回路図。

【図２２】図２２は区分信号発生回路の回路図。

【図２３】図２３はレジスタ選択信号発生回路の回路
図。

【図２４】図２４は信号ＳＷおよび信号ＣＣのレベル
と、出力レジスタＲ１〜Ｒ４との対応関係を示す図。

【図２５】図２５は出力レジスタの周辺の回路の動作波
形図。

【図２６】図２６は出力レジスタの周辺の回路の動作波
形図。

【図２７】図２７は図１に示したＳＤＲＡＭのより具体
的なブロック図。

【図２８】図２８は一実施の形態に係るＳＤＲＡＭに含
まれるデータ転送システムが応用されているデータ処理
システムのブロック図。

【図２９】図２９は一実施の形態に係るＳＤＲＡＭに含
まれるデータ転送システムが応用されているネットワー
クコンピュータシステムのブロック図。

【図３０】図３０は図２７に示すＳＤＲＡＭのデータ転
送の一状態を示す図。

【図３１】図３１は図２７に示すＳＤＲＡＭのデータ転
送の他の状態を示す図。

【図３２】図３２はパイプライン方式のＳＤＲＡＭの概
略図。

【図３３】図３３はデータの進行状態を示した図。

【図３４】図３４はレジスタ方式のＳＤＲＡＭの概略
図。

【図３５】図３５はデータの進行状態を示した図。

【図３６】図３６はパイプライン方式のＳＤＲＡＭのデ
ータ転送と、レジスタ方式のＳＤＲＡＭのデータ転送と
の比較図。

【符号の説明】

１０１…メモリセルアレイとセンスアンプ、１０３…カ
ラムアドレスバッファ、１０５…アドレスデコーダ、１
０７…ラッチ型ゲート、１０９…出力レジスタ、１１１
…導通型ゲート、１１３…選択ゲートおよびデータバス
センス回路、１１５…スクランブラ、２０１…基本制御
信号発生回路、３０１…データ転送制御回路、３１１…
偶数サイクル・奇数サイクル判定回路、３２１…アドレ
ス再設定検知回路、３３１…パイプライン制御信号発生
回路、３４１…転送信号発生回路、４０１…出力レジス
タ制御回路、４１１…区分変更信号切替回路、４２１…
区分信号発生回路、４３１…レジスタ選択信号発生回
路、５０１…プリチャージ制御信号発生回路。

Claims (11)

(57)【特許請求の範囲】
1. 【請求項１】 入力されたアドレスを取り込むアドレス
   バッファと、 前記アドレスバッファからの出力をデコードするアドレ
   スデコーダと、 メモリセルアレイと、 前記メモリセルアレイに電気的に結合されるデータ線
   と、 前記メモリセルアレイの、前記アドレスデコーダにより
   デコードされたアドレスに対応する複数のメモリセルか
   らの複数のデータを、前記データ線に転送するゲート
   と、 前記転送された複数のデータの数の２倍の数のレジスタ
   を含み、これらレジスタに格納されたデータをシリアル
   に出力する出力レジスタと、 前記データ線に転送された複数のデータを、前記出力レ
   ジスタに含まれるレジスタの半分に対して、前記出力レ
   ジスタの格納周期毎に交互に格納するスクランブラと、 前記アドレスデコーダと前記ゲートとの間に設けられた
   第１の分離部と、 前記ゲートと前記スクランブラとの間のデータ線中に設
   けられた第２の分離部と、を具備し、 前記出力レジスタの格納周期に対応した周期に、前記ア
   ドレスが前記アドレスバッファに入力されたとき、前記
   第１の分離部は前記アドレスデコーダと前記ゲートとを
   スルーし、前記第２の分離部は前記出力レジスタの格納
   周期に対応して前記データ線と前記スクランブラとをス
   ルーし、前記スクランブラは前記出力レジスタへの格納
   の区切りを変更せずに、前記データ線に転送された複数
   のデータを前記出力レジスタに含まれるレジスタの半分
   に対して格納し、 前記出力レジスタの格納周期から外れた周期に、前記ア
   ドレスが前記アドレスバッファに入力されたとき、前記
   第１の分離部は前記アドレスデコーダと前記ゲートとを
   分離し、前記第２の分離部は前記出力レジスタの格納周
   期から外れた周期に対応して前記データ線と前記スクラ
   ンブラとをスルーし、前記スクランブラは前記出力レジ
   スタへの格納の区切りを変更して、前記データ線に転送
   された複 数のデータを前記出力レジスタに含まれるレジ
   スタの半分に対して格納することを特徴とするシンクロ
   ナス半導体メモリ装置。
2. 【請求項２】 前記第１の分離部が前記アドレスデコー
   ダと前記ゲートとを分離しているとき、前記アドレスデ
   コーダは、前記出力レジスタの格納周期から外れた周期
   に前記アドレスバッファに入力されたアドレスに対応す
   る前記アドレスバッファからの出力をデコードすること
   を特徴とする請求項１に記載のシンクロナス半導体メモ
   リ装置。
3. 【請求項３】 前記アドレスバッファに対するアドレス
   の入力から、前記第２の分離部が前記データ線と前記ス
   クランブラとをスルーするまでの周期数は、前記出力レ
   ジスタの格納周期の周期数と等しいことを特徴とする請
   求項１及び請求項２いずれかに記載のシンクロナス半導
   体メモリ装置。
4. 【請求項４】 前記出力レジスタに含まれるレジスタの
   数は、前記出力レジスタの格納周期の周期数の２倍であ
   ることを特徴とする請求項１乃至請求項３いずれか一項
   に記載のシンクロナス半導体メモリ装置。
5. 【請求項５】 前記出力レジスタの格納周期の周期数
   は、前記データ線に転送される複数のデータの数と等し
   いことを特徴とする請求項４に記載のシンクロナス半導
   体メモリ装置。
6. 【請求項６】 前記出力レジスタの格納周期の周期数が
   ２、前記データ線に転送される複数のデータの数が２
   個、及び前記出力レジスタの数が第０番乃至第３番レジ
   スタの４個であるとき、前記第０番乃至第３番レジスタ
   からの出力順序は、第０番レジスタ、第１番レジスタ、
   第２番レジスタ、第３番レジスタ、以降第０番レジスタ
   に戻るで循環し、 前記スクランブラの、前記格納の区切りは、 第０番レジスタから第１番レジスタまでの組と第２番レ
   ジスタから第３番レジスタまでの組から、第１番レジス
   タから第２番レジスタまでの組と第３番レジスタから第
   ０番レジスタまでの組へ、 第１番レジスタから第２番レジスタまでの組と第３番レ
   ジスタから第０番レジスタまでの組から、第２番レジス
   タから第３番レジスタまでの組と第０番レジスタから第
   １番レジスタまでの組へ、 第２番レジスタから第３番レジスタまでの組と第０番レ
   ジスタから第１番レジスタまでの組から、第３番レジス
   タから第０番レジスタまでの組と第１番レジスタから第
   ２番レジスタまでの組へ、 第３番レジスタから第０番レジスタまでの組と第１番レ
   ジスタから第２番レジスタまでの組から、第０番レジス
   タから第１番レジスタまでの組と第２番レジスタから第
   ３番レジスタまでの組へ、 のいずれか一つの組み合わせに従って変更されることを
   特徴とする請求項５に記載のシンクロナス半導体メモリ
   装置。
7. 【請求項７】 前記出力レジスタの格納周期の周期数が
   ２、前記データ線に転送される複数のデータの数が２
   個、及び前記出力レジスタの数が第０番乃至第３番レジ
   スタの４個であるとき、前記第０番乃至第３番レジスタ
   からの出力順序は、第０番レジスタ、第１番レジスタ、
   第２番レジスタ、第３番レジスタ、以降第０番レジスタ
   に戻るで循環し、 前記出力レジスタの格納周期からｉ（mod２ａ）外れた
   周期に、前記アドレスが前記アドレスバッファに入力さ
   れたとき、前記スクランブラは、前記データ線に転送さ
   れる２個のデータを、 第ｉ（mod２ａ）番レジスタから第ｉ＋ａ−１（mod２
   ａ）番レジスタまでの組と、第ｉ＋ａ（mod２ａ）番レ
   ジスタから第ｉ＋２ａ−１（mod２ａ）番レジスタまで
   の組とに交互に格納することを特徴とする請求項５に記
   載のシンクロナス半導体メモリ装置。（ただし、第３番
   レジスタの次は第０番レジスタに戻る、ａ＝格納周期の
   周期数＝データ線に転送される複数のデータの数＝２）
8. 【請求項８】 前記出力レジスタの格納周期の周期数が
   ａ、前記データ線に転送される複数のデータの数がａ、
   及び前記出力レジスタの数が第０番乃至第ｋ−１番レジ
   スタのｋ個であるとき、前記第０番乃至第ｋ−１番レジ
   スタからの出力順序は、第０番レジスタ、…、第ｋ−１
   番レジスタ、以降第０番レジスタに戻るで循環し、 前記出力レジスタの格納周期からｉ（mod２ａ）外れた
   周期に、前記アドレスが前記アドレスバッファに入力さ
   れたとき、前記スクランブラは、前記データ線 に転送さ
   れるａ個のデータを、 第ｉ（mod２ａ）番レジスタから第ｉ＋ａ−１（mod２
   ａ）番レジスタまでの組と、第ｉ＋ａ（mod２ａ）番レ
   ジスタから第ｉ＋２ａ−１（mod２ａ）番レジスタまで
   の組とに交互に格納することを特徴とする請求項５に記
   載のシンクロナス半導体メモリ装置。 （ただし、第ｋ−１番レジスタの次は第０番レジスタに
   戻る、ｋ＝２ａ）
9. 【請求項９】 前記第１の分離部は、前記アドレスデコ
   ーダの出力をラッチし、出力するラッチ型ゲートである
   ことを特徴とする請求項１に記載のシンクロナス半導体
   メモリ装置。
10. 【請求項１０】 前記第２の分離部は、前記複数のデー
    タを、前記データ線に転送する導通型ゲートであること
    を特徴とする請求項１に記載のシンクロナス半導体メモ
    リ装置。
11. 【請求項１１】 前記第１の分離部、前記第２の分離
    部、及び前記スクランブラを制御するデータ転送系制御
    回路を、さらに具備し、 前記データ転送系制御回路は、外部クロックに基いて作
    られた内部クロックに同期して動作し、前記第１の分離
    部、前記第２の分離部、及び前記スクランブラを、前記
    内部クロックに同期して制御することを特徴とする請求
    項１に記載のシンクロナス半導体メモリ装置。