JP2825401B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2825401B2 JP2825401B2 JP4230583A JP23058392A JP2825401B2 JP 2825401 B2 JP2825401 B2 JP 2825401B2 JP 4230583 A JP4230583 A JP 4230583A JP 23058392 A JP23058392 A JP 23058392A JP 2825401 B2 JP2825401 B2 JP 2825401B2
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- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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- G—PHYSICS
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/103—Read-write modes for single port memories, i.e. having either a random port or a serial port using serially addressed read-write data registers
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関
し、特にクロック同期型のランダムアクセスメモリにお
いてデータを高速にかつランダムに出力するに好適な半
導体記憶装置に関する。
し、特にクロック同期型のランダムアクセスメモリにお
いてデータを高速にかつランダムに出力するに好適な半
導体記憶装置に関する。
【０００２】
【従来の技術】近年、マイクロプロセッサが高速化さ
れ、また１次キャッシュとして大きな容量を内蔵するよ
うになってきている。これに着目し、外部メモリのスピ
ードに起因する処理速度のボトルネックを解消するた
め、データアクセスのランダム性を多少犠牲にしても、
高速でデータアクセスできるメモリが提案されるように
なってきている。
れ、また１次キャッシュとして大きな容量を内蔵するよ
うになってきている。これに着目し、外部メモリのスピ
ードに起因する処理速度のボトルネックを解消するた
め、データアクセスのランダム性を多少犠牲にしても、
高速でデータアクセスできるメモリが提案されるように
なってきている。
【０００３】このようなメモリとして、本発明者が先に
特願平３−２５５３５４で提案したように、システムに
供給される基本クロックに同期して、その基本クロック
の特定番目のサイクルでアドレスを取り込み、更にその
サイクルから数えて一定サイクル数の後にデータの入出
力を開始するものがある。さらに、特願平４−６３８３
５で提案したものがある。これは次のように動作する。
即ち、内部にデータレジスタを設けている。メモリセル
と外部とのデータアクセスを行なうために、ひとまとま
りのアクセスデータをこのレジスタに一時的に蓄積し、
スクランブラによりアクセスデータをどのレジスタに格
納するかの選択を行なう。スクランブラ制御回路によ
り、クロック信号のサイクル毎に、スクランブラに各々
のレジスタに所定の順序で、巡回的に、アクセスデータ
を格納させる制御を行なう。入出力バッファによりレジ
スタおよび外部とのデータのやりとりを行ない、データ
アクセス開始のための先頭アドレスが与えられるとスク
ランブラの選択順位を所定の順序で設定する。
特願平３−２５５３５４で提案したように、システムに
供給される基本クロックに同期して、その基本クロック
の特定番目のサイクルでアドレスを取り込み、更にその
サイクルから数えて一定サイクル数の後にデータの入出
力を開始するものがある。さらに、特願平４−６３８３
５で提案したものがある。これは次のように動作する。
即ち、内部にデータレジスタを設けている。メモリセル
と外部とのデータアクセスを行なうために、ひとまとま
りのアクセスデータをこのレジスタに一時的に蓄積し、
スクランブラによりアクセスデータをどのレジスタに格
納するかの選択を行なう。スクランブラ制御回路によ
り、クロック信号のサイクル毎に、スクランブラに各々
のレジスタに所定の順序で、巡回的に、アクセスデータ
を格納させる制御を行なう。入出力バッファによりレジ
スタおよび外部とのデータのやりとりを行ない、データ
アクセス開始のための先頭アドレスが与えられるとスク
ランブラの選択順位を所定の順序で設定する。
【０００４】図４はかかる従来の半導体記憶装置のブロ
ック図である。図４に示すように、列デコーダ１はメモ
リコア２のセルブロックＣＢ１〜ＣＢ５を選択する。セ
ルブロックＣＢ１〜ＣＢ５はそれぞれ４つのカラムＣＭ
１〜ＣＭ４を有する。列デコーダ１により選択されたセ
ルブロックＣＢ１〜ＣＢ５のカラムＣＭ１〜ＣＭ４のデ
ータはデータ線ＤＬＮに同時に出力される。データ線Ｄ
ＬＮのデータはデータバッファ４を介してリードライト
データ線ＲＷＤに転送される。リードライトデータ線Ｒ
ＷＤは、スクランブラ回路６１、６２を介して、データ
レジスタ５１、５２に接続されている。スクランブラ制
御回路７は、リードライトデータ線ＲＷＤのデータを、
２ビットづつ、データレジスタ５１、５２のデータ領域
Ｒ１、Ｒ２、Ｒ３、Ｒ４に選択的に格納する。データレ
ジスタ５１、５２のデータは、データ選択部９により、
データ出力バッファ８に導出され、データ出力として外
部に取り出される。
ック図である。図４に示すように、列デコーダ１はメモ
リコア２のセルブロックＣＢ１〜ＣＢ５を選択する。セ
ルブロックＣＢ１〜ＣＢ５はそれぞれ４つのカラムＣＭ
１〜ＣＭ４を有する。列デコーダ１により選択されたセ
ルブロックＣＢ１〜ＣＢ５のカラムＣＭ１〜ＣＭ４のデ
ータはデータ線ＤＬＮに同時に出力される。データ線Ｄ
ＬＮのデータはデータバッファ４を介してリードライト
データ線ＲＷＤに転送される。リードライトデータ線Ｒ
ＷＤは、スクランブラ回路６１、６２を介して、データ
レジスタ５１、５２に接続されている。スクランブラ制
御回路７は、リードライトデータ線ＲＷＤのデータを、
２ビットづつ、データレジスタ５１、５２のデータ領域
Ｒ１、Ｒ２、Ｒ３、Ｒ４に選択的に格納する。データレ
ジスタ５１、５２のデータは、データ選択部９により、
データ出力バッファ８に導出され、データ出力として外
部に取り出される。
【０００５】以上述べたような構成において、次にその
動作を説明する。
動作を説明する。
【０００６】列デコーダ１で選択されたメモリコア２の
セルブロックＣＢ１〜ＣＢ５のうちの１つのブロックの
４つのカラムＣＭ１〜ＣＭ４からは、データが、同時
に、データ線ＤＬＮに読み出され、データバッファ４を
通じて、リードライトデータ線ＲＷＤに転送される。こ
の４ビットのデータは、スクランブラ制御回路７により
制御されるスクランブラ回路６１、６２により、２ビッ
トづつ、データレジスタ５１、５２のデータ領域Ｒ１、
Ｒ２、Ｒ３、Ｒ４に選択格納される。ちなみに、データ
レジスタ５１、５２のデータ領域Ｒ１、Ｒ２、Ｒ３、Ｒ
４のアクセス順序は、Ｒ１、Ｒ２、Ｒ３、Ｒ４の順であ
る。そして、データ領域Ｒ１、Ｒ２、Ｒ３、Ｒ４のデー
タは、データ選択部９により、選択的にデータ出力バッ
ファ８に送られ、データ出力として導出される。
セルブロックＣＢ１〜ＣＢ５のうちの１つのブロックの
４つのカラムＣＭ１〜ＣＭ４からは、データが、同時
に、データ線ＤＬＮに読み出され、データバッファ４を
通じて、リードライトデータ線ＲＷＤに転送される。こ
の４ビットのデータは、スクランブラ制御回路７により
制御されるスクランブラ回路６１、６２により、２ビッ
トづつ、データレジスタ５１、５２のデータ領域Ｒ１、
Ｒ２、Ｒ３、Ｒ４に選択格納される。ちなみに、データ
レジスタ５１、５２のデータ領域Ｒ１、Ｒ２、Ｒ３、Ｒ
４のアクセス順序は、Ｒ１、Ｒ２、Ｒ３、Ｒ４の順であ
る。そして、データ領域Ｒ１、Ｒ２、Ｒ３、Ｒ４のデー
タは、データ選択部９により、選択的にデータ出力バッ
ファ８に送られ、データ出力として導出される。
【０００７】
【発明が解決しようとする課題】従来の半導体記憶装置
は以上のように構成されるので、データレジスタ５１、
５２のデータ領域Ｒ１、Ｒ２、Ｒ３、Ｒ４の数４以上の
ビット数のデータを出力する時に、カラムＣＭ１〜ＣＭ
４中の任意のビットからデータアクセスを開始できない
という問題がある。それは、列デコーダ１によって選択
されるカラムＣＭ１〜ＣＭ４が固定されているので、例
えば８ビットのデータを扱う時に、４ビットのまとまり
を２つ合わせて８ビット構成のものと同じにすることは
できない。つまり、８ビットの連続したアクセスにはな
らないということである。例えば、アクセス順番が
“３”−“４”−“５”−“６”−“７”−“８”−
“１”−“２”になって欲しくても“３”−“４”−
“１”−“２”−“５”−“６”−“７”−“８”また
は“３”−“４”−“１”−“２”−“７”−“８”−
“５”−“６”というようなアクセス順番にならざるを
得ない。この問題を解決するためにレジスタ構成を大規
模にしたりアクセス速度を犠牲にするなどの方法がない
訳ではないが、このようにすると、同期型のメモリの特
性を損なってしまう。
は以上のように構成されるので、データレジスタ５１、
５２のデータ領域Ｒ１、Ｒ２、Ｒ３、Ｒ４の数４以上の
ビット数のデータを出力する時に、カラムＣＭ１〜ＣＭ
４中の任意のビットからデータアクセスを開始できない
という問題がある。それは、列デコーダ１によって選択
されるカラムＣＭ１〜ＣＭ４が固定されているので、例
えば８ビットのデータを扱う時に、４ビットのまとまり
を２つ合わせて８ビット構成のものと同じにすることは
できない。つまり、８ビットの連続したアクセスにはな
らないということである。例えば、アクセス順番が
“３”−“４”−“５”−“６”−“７”−“８”−
“１”−“２”になって欲しくても“３”−“４”−
“１”−“２”−“５”−“６”−“７”−“８”また
は“３”−“４”−“１”−“２”−“７”−“８”−
“５”−“６”というようなアクセス順番にならざるを
得ない。この問題を解決するためにレジスタ構成を大規
模にしたりアクセス速度を犠牲にするなどの方法がない
訳ではないが、このようにすると、同期型のメモリの特
性を損なってしまう。
【０００８】本発明の目的は、上記従来技術の問題点を
解消し、最小のレジスタ数の構成のもとで、このレジス
タの数以上のカラムビットのデータを連続してアクセス
でき、このアクセス開始のカラムアドレスについても任
意に設定することを可能とした、高速アクセス性に優れ
たクロック同期型の半導体記憶装置を提供することにあ
る。
解消し、最小のレジスタ数の構成のもとで、このレジス
タの数以上のカラムビットのデータを連続してアクセス
でき、このアクセス開始のカラムアドレスについても任
意に設定することを可能とした、高速アクセス性に優れ
たクロック同期型の半導体記憶装置を提供することにあ
る。
【０００９】
【課題を解決するための手段】本発明の半導体記憶装置
は、複数のメモリセルがマトリクス状に配置されたメモ
リセルアレイであって、複数のカラムを有し、それぞれ
が所定数ａのカラムからなる、２つのカラム群を同時に
選択できる、メモリセルアレイと、それぞれが所定数ａ
の１ビットレジスタからなる、２つのａビットレジスタ
群により構成される、データレジスタと、外部より入力
されるクロックの所定数ａサイクル毎に１度の割合で２
つの前記ａカラム群を選択する制御手段であって、最初
のａサイクルで選択された２つのａカラム群のデータの
内から、ａ個のデータを選択し、２つの前記ａビットレ
ジスタのうちの最初のレジスタに、読み出しアドレス順
に格納し、次のａサイクルで選択された２つのａカラム
群のデータの内から、ａ個のデータを選択し、２つの前
記ａビットレジスタのうちの２番目のレジスタに、読み
出しアドレス順に格納する、制御手段と、データレジス
タに格納された２ａ個のデータを、レジスタを構成する
１ビットレジスタを一定の順序でスキャンすることによ
って出力する、データ出力手段と、を備え、前記カラム
が、データ転送線群を介して１ビットレジスタにそれぞ
れ接続され、前記データ転送線群が、所定数２ａのデー
タ転送線を含み、各データ転送線は、２種類の相補的な
信号を伝送する、少なくとも１の転送線により構成さ
れ、前記制御手段は、第１制御動作として、読み出しア
ドレス順の先頭アドレスに対応して、先頭アドレスのカ
ラムを含むカラムグループを選択するカラム選択線と、
先頭以降のアドレスのカラムを含むカラムグループを選
択するカラム選択線とを同時に選択する、制御動作を実
行し、前記制御手段は、さらに、第２制御動作として、
外部より入力されるクロックのａサイクルごとに、読み
出しアドレス順の先頭アドレスを外部から設定でき、最
初のａサイクルで選択された２ａのカラムのデータのう
ちから、ａ個のデータを選択し、２つあるａビットレジ
スタの第１に、読み出しアドレス順に格納し、次のａサ
イクルで選択された２ａのカラムのデータの内から、ａ
個のデータを選択し、２つあるａビットレジスタの第２
に、読み出しアドレス順に格納する、制御動作を実行す
るものであり、前記データ転送線と、前記第１及び第２
レジスタとの間にスクランブラがそれぞれ接続され、前
記制御手段が各スクランブラを制御することにより、前
記第２制御動作を実行するものである、ことを特徴とす
る。
は、複数のメモリセルがマトリクス状に配置されたメモ
リセルアレイであって、複数のカラムを有し、それぞれ
が所定数ａのカラムからなる、２つのカラム群を同時に
選択できる、メモリセルアレイと、それぞれが所定数ａ
の１ビットレジスタからなる、２つのａビットレジスタ
群により構成される、データレジスタと、外部より入力
されるクロックの所定数ａサイクル毎に１度の割合で２
つの前記ａカラム群を選択する制御手段であって、最初
のａサイクルで選択された２つのａカラム群のデータの
内から、ａ個のデータを選択し、２つの前記ａビットレ
ジスタのうちの最初のレジスタに、読み出しアドレス順
に格納し、次のａサイクルで選択された２つのａカラム
群のデータの内から、ａ個のデータを選択し、２つの前
記ａビットレジスタのうちの２番目のレジスタに、読み
出しアドレス順に格納する、制御手段と、データレジス
タに格納された２ａ個のデータを、レジスタを構成する
１ビットレジスタを一定の順序でスキャンすることによ
って出力する、データ出力手段と、を備え、前記カラム
が、データ転送線群を介して１ビットレジスタにそれぞ
れ接続され、前記データ転送線群が、所定数２ａのデー
タ転送線を含み、各データ転送線は、２種類の相補的な
信号を伝送する、少なくとも１の転送線により構成さ
れ、前記制御手段は、第１制御動作として、読み出しア
ドレス順の先頭アドレスに対応して、先頭アドレスのカ
ラムを含むカラムグループを選択するカラム選択線と、
先頭以降のアドレスのカラムを含むカラムグループを選
択するカラム選択線とを同時に選択する、制御動作を実
行し、前記制御手段は、さらに、第２制御動作として、
外部より入力されるクロックのａサイクルごとに、読み
出しアドレス順の先頭アドレスを外部から設定でき、最
初のａサイクルで選択された２ａのカラムのデータのう
ちから、ａ個のデータを選択し、２つあるａビットレジ
スタの第１に、読み出しアドレス順に格納し、次のａサ
イクルで選択された２ａのカラムのデータの内から、ａ
個のデータを選択し、２つあるａビットレジスタの第２
に、読み出しアドレス順に格納する、制御動作を実行す
るものであり、前記データ転送線と、前記第１及び第２
レジスタとの間にスクランブラがそれぞれ接続され、前
記制御手段が各スクランブラを制御することにより、前
記第２制御動作を実行するものである、ことを特徴とす
る。
【００１０】
【作用】読み出しアドレスに基づいて、制御手段は、カ
ラムゲート群のうちの所定の２つのものを選択的にオン
する。これにより、２ａ個のデータがデータ線群に転送
される。２ａ個のデータのうち、読み出しアドレスに基
づくａ個のものが、制御手段によって、第１のデータレ
ジスタ群中のａ個のデータレジスタ内に、読み出しの順
序に従って格納される。この動作は第２のデータレジス
タ群中に対しても行なわれる。
ラムゲート群のうちの所定の２つのものを選択的にオン
する。これにより、２ａ個のデータがデータ線群に転送
される。２ａ個のデータのうち、読み出しアドレスに基
づくａ個のものが、制御手段によって、第１のデータレ
ジスタ群中のａ個のデータレジスタ内に、読み出しの順
序に従って格納される。この動作は第２のデータレジス
タ群中に対しても行なわれる。
【００１１】以上の動作が繰り返されて、読み出しアド
レスに従った順序で、各カラムからのデータが出力され
る。
レスに従った順序で、各カラムからのデータが出力され
る。
【００１２】
【実施例】以下、図面を参照しながら本発明の実施例を
説明する。
説明する。
【００１３】図１は本発明の一実施例に係る半導体記憶
装置のブロック図である。図１において、ＭＣＡはメモ
リセルアレイで、マトリクス状に配列された複数のメモ
リセルを有する。このメモリセルアレイＭＣＡにはロウ
デコーダＲＤからのデコード信号が加えられる。図１に
示すように、メモリセルアレイを構成するカラムｂ１
１、ｂ１２、ｂ２１、ｂ２２、ｂ３１、ｂ３２、ｂ４
１、ｂ４２、・・・、ｂｎ１、ｂｎ２は、それぞれ１対
の相補的なビット線を有し、センス増幅器等でビット線
のデータを感知することによりデータの読み出しが行な
われる。各カラムｂ１１、ｂ１２、ｂ２１、ｂ２２、ｂ
３１、ｂ３２、ｂ４１、ｂ４２、・・・、ｂｎ１、ｂｎ
２は、ゲート１１、１２、１３、１４、１５、１６、１
７、１８、・・・、１ｎ−１、１ｎに接続される。ゲー
ト１１〜１ｎはカラムセレクト線Ｃ１〜Ｃn/2 によりオ
ン／オフ制御される。カラムセレクト線は、その２本
が、カラムゲート群選択回路ＣＧＳによって選択され
る。１本のカラムセレクト線で２つのカラムゲートがオ
ンさせられる。ゲート１１〜１ｎを通じて、カラムｂ１
１、ｂ１２、・・・、ｂｎ１、ｂｎ２のデータは、デー
タ線ＤＬＮに伝えられる。スクランブル制御回路１０
は、スクランブラ回路６１、６２を制御する機能に加え
て、上記のカラムゲート群選択回路ＣＧＳを介して、カ
ラムセレクト線Ｃ１〜Ｃn/2 のうちの２本を選択する機
能を有する。スクランブル制御回路１０には読み出しア
ドレスＡREADが加えられている。
装置のブロック図である。図１において、ＭＣＡはメモ
リセルアレイで、マトリクス状に配列された複数のメモ
リセルを有する。このメモリセルアレイＭＣＡにはロウ
デコーダＲＤからのデコード信号が加えられる。図１に
示すように、メモリセルアレイを構成するカラムｂ１
１、ｂ１２、ｂ２１、ｂ２２、ｂ３１、ｂ３２、ｂ４
１、ｂ４２、・・・、ｂｎ１、ｂｎ２は、それぞれ１対
の相補的なビット線を有し、センス増幅器等でビット線
のデータを感知することによりデータの読み出しが行な
われる。各カラムｂ１１、ｂ１２、ｂ２１、ｂ２２、ｂ
３１、ｂ３２、ｂ４１、ｂ４２、・・・、ｂｎ１、ｂｎ
２は、ゲート１１、１２、１３、１４、１５、１６、１
７、１８、・・・、１ｎ−１、１ｎに接続される。ゲー
ト１１〜１ｎはカラムセレクト線Ｃ１〜Ｃn/2 によりオ
ン／オフ制御される。カラムセレクト線は、その２本
が、カラムゲート群選択回路ＣＧＳによって選択され
る。１本のカラムセレクト線で２つのカラムゲートがオ
ンさせられる。ゲート１１〜１ｎを通じて、カラムｂ１
１、ｂ１２、・・・、ｂｎ１、ｂｎ２のデータは、デー
タ線ＤＬＮに伝えられる。スクランブル制御回路１０
は、スクランブラ回路６１、６２を制御する機能に加え
て、上記のカラムゲート群選択回路ＣＧＳを介して、カ
ラムセレクト線Ｃ１〜Ｃn/2 のうちの２本を選択する機
能を有する。スクランブル制御回路１０には読み出しア
ドレスＡREADが加えられている。
【００１４】以上述べたような構成において、次にその
動作を説明する。
動作を説明する。
【００１５】カラムセレクト線Ｃ１が活性化されると、
ゲート１１、１２により、カラムｂ１１、ｂ１２の２つ
のデータがデータ線ＤＬＮに出力される。同様にして、
カラムセレクト線Ｃ２が活性化されると、ゲート１３、
１４により、カラムｂ２１、ｂ２２の２つのデータがデ
ータ線ＤＬＮに出力される。同様にして、カラムセレク
ト線Ｃn/2 が活性化されると、ゲート１ｎ−１、１ｎに
より、カラムｂｎ１、ｂｎ２の２つのデータがデータ線
ＤＬＮに出力される。
ゲート１１、１２により、カラムｂ１１、ｂ１２の２つ
のデータがデータ線ＤＬＮに出力される。同様にして、
カラムセレクト線Ｃ２が活性化されると、ゲート１３、
１４により、カラムｂ２１、ｂ２２の２つのデータがデ
ータ線ＤＬＮに出力される。同様にして、カラムセレク
ト線Ｃn/2 が活性化されると、ゲート１ｎ−１、１ｎに
より、カラムｂｎ１、ｂｎ２の２つのデータがデータ線
ＤＬＮに出力される。
【００１６】さて、スクランブル制御回路１０により、
カラムセレクト線Ｃ１〜Ｃn/2 のうちの２本が同時に活
性化される。その結果、ゲート１１〜１ｎのうちの４つ
が選択され、選択されたゲートを介して、４つのカラム
からの４ビットのデータがデータ線ＤＬＮに出力され
る。なお、この場合、同一のデータ線ＤＬＮに複数のデ
ータが出力されるようなカラムセレクト線Ｃ１〜Ｃn/2
の選択（例えばＣ１とＣ３が同時に選択）は避け、デー
タの干渉が生じないようにしている。
カラムセレクト線Ｃ１〜Ｃn/2 のうちの２本が同時に活
性化される。その結果、ゲート１１〜１ｎのうちの４つ
が選択され、選択されたゲートを介して、４つのカラム
からの４ビットのデータがデータ線ＤＬＮに出力され
る。なお、この場合、同一のデータ線ＤＬＮに複数のデ
ータが出力されるようなカラムセレクト線Ｃ１〜Ｃn/2
の選択（例えばＣ１とＣ３が同時に選択）は避け、デー
タの干渉が生じないようにしている。
【００１７】データ線ＤＬＮに転送された４ビットのデ
ータは、データバッファ４により増幅され、リードライ
トデータ線ＲＷＤに転送される。このようにしてリード
ライトデータ線ＲＷＤに転送された４ビットのデータ
は、スクランブラ回路６１、６２によりそれぞれ２ビッ
トが選択され、データレジスタ５１のデータ領域Ｒ１、
Ｒ２またはデータレジスタ５２のデータ領域Ｒ３、Ｒ４
にそれぞれ格納される。この制御は、スクランブル制御
回路１０によりスクランブラ回路６１、６２を制御する
ことにより行なわれる。データレジスタ５１、５２のデ
ータ領域Ｒ１、Ｒ２、Ｒ３、Ｒ４のデータはデータ選択
部９により選択的に、データ出力バッファ８を通じて、
外部にデータ出力として導出される。
ータは、データバッファ４により増幅され、リードライ
トデータ線ＲＷＤに転送される。このようにしてリード
ライトデータ線ＲＷＤに転送された４ビットのデータ
は、スクランブラ回路６１、６２によりそれぞれ２ビッ
トが選択され、データレジスタ５１のデータ領域Ｒ１、
Ｒ２またはデータレジスタ５２のデータ領域Ｒ３、Ｒ４
にそれぞれ格納される。この制御は、スクランブル制御
回路１０によりスクランブラ回路６１、６２を制御する
ことにより行なわれる。データレジスタ５１、５２のデ
ータ領域Ｒ１、Ｒ２、Ｒ３、Ｒ４のデータはデータ選択
部９により選択的に、データ出力バッファ８を通じて、
外部にデータ出力として導出される。
【００１８】以上のような動作を時間を追って示したの
が、図２のタイミングチャートである。ちなみに、図２
（Ａ）は基本クロックＣＬＫ、同図（Ｂ）はカラムアド
レスセレクト信号／ＣＡＳ、同図（Ｃ）はデータ領域Ｒ
１／Ｒ２に格納されるべきデータを含むデータ、同図
（Ｄ）はデータ領域Ｒ１／Ｒ２にデータを格納するタイ
ミング、同図（Ｅ）はデータ領域Ｒ３／Ｒ４にデータを
格納するタイミング、同図（Ｆ）はデータ領域Ｒ３／４
に格納されるべきデータを含むデータ、同図（Ｇ）、
（Ｈ）、（Ｉ）はそれぞれデータ出力として導出される
出力１、出力２、出力３の状態、同図（Ｊ）はカラムセ
レクト線Ｃ１〜Ｃn/2 の状態をそれぞれ示すものであ
る。
が、図２のタイミングチャートである。ちなみに、図２
（Ａ）は基本クロックＣＬＫ、同図（Ｂ）はカラムアド
レスセレクト信号／ＣＡＳ、同図（Ｃ）はデータ領域Ｒ
１／Ｒ２に格納されるべきデータを含むデータ、同図
（Ｄ）はデータ領域Ｒ１／Ｒ２にデータを格納するタイ
ミング、同図（Ｅ）はデータ領域Ｒ３／Ｒ４にデータを
格納するタイミング、同図（Ｆ）はデータ領域Ｒ３／４
に格納されるべきデータを含むデータ、同図（Ｇ）、
（Ｈ）、（Ｉ）はそれぞれデータ出力として導出される
出力１、出力２、出力３の状態、同図（Ｊ）はカラムセ
レクト線Ｃ１〜Ｃn/2 の状態をそれぞれ示すものであ
る。
【００１９】さて、カラムセレクト線Ｃ１〜Ｃn/2 の選
択はクロックＣＬＫの“１”、“３”、“５”、
“７”、・・・等のサイクルで新たに実行される。新た
に選択されたカラムｂ１１〜ｂｎ２のデータは、ほぼ２
サイクル後に、リードライトデータ線ＲＷＤに確定した
データとして現われる。このデータの確定の様子を図２
（Ｃ）と（Ｆ）に示した。これらのデータは４ビットづ
つ転送されて確定する。４ビットの内の２ビットが選択
されてデータレジスタ５１、５２に格納される。このた
め、図２ではデータレジスタ５１、５２毎に別々に示し
ている。さて、図２（Ｃ）のデータは、データ領域Ｒ
１、Ｒ２に格納されるべき２ビットのデータを含む４ビ
ットのデータを示している。同図（Ｆ）は、データ領域
Ｒ３、Ｒ４に格納されるべき２ビットのデータを含む４
ビットのデータを表わしている。これらのデータが確定
した時点で、データレジスタ５１、５２に格納すれば、
格納されたデータを、データ選択部９によりデータ領域
Ｒ１、Ｒ２、Ｒ３、Ｒ４を順次アクセスすることによ
り、出力データとして外部に取り出すことができる。ス
クランブル制御回路１０によるデータレジスタ５１、５
２へのデータ格納のタイミングは、図２（Ｄ）、（Ｅ）
に示すとおりである。つまり、データ領域Ｒ１、Ｒ２へ
のデータの格納信号がＨの時は、データレジスタ５１、
５２のデータ領域Ｒ１、Ｒ２、Ｒ３、Ｒ４はデータを保
持する。格納信号がＴの時は、データレジスタ５１、５
２のデータ領域Ｒ１、Ｒ２、Ｒ３、Ｒ４は、リードライ
トデータ線ＲＷＤの４ビットのデータの中からスクラン
ブラ回路６１、６２の選択にしたがって、２ビットを格
納する。
択はクロックＣＬＫの“１”、“３”、“５”、
“７”、・・・等のサイクルで新たに実行される。新た
に選択されたカラムｂ１１〜ｂｎ２のデータは、ほぼ２
サイクル後に、リードライトデータ線ＲＷＤに確定した
データとして現われる。このデータの確定の様子を図２
（Ｃ）と（Ｆ）に示した。これらのデータは４ビットづ
つ転送されて確定する。４ビットの内の２ビットが選択
されてデータレジスタ５１、５２に格納される。このた
め、図２ではデータレジスタ５１、５２毎に別々に示し
ている。さて、図２（Ｃ）のデータは、データ領域Ｒ
１、Ｒ２に格納されるべき２ビットのデータを含む４ビ
ットのデータを示している。同図（Ｆ）は、データ領域
Ｒ３、Ｒ４に格納されるべき２ビットのデータを含む４
ビットのデータを表わしている。これらのデータが確定
した時点で、データレジスタ５１、５２に格納すれば、
格納されたデータを、データ選択部９によりデータ領域
Ｒ１、Ｒ２、Ｒ３、Ｒ４を順次アクセスすることによ
り、出力データとして外部に取り出すことができる。ス
クランブル制御回路１０によるデータレジスタ５１、５
２へのデータ格納のタイミングは、図２（Ｄ）、（Ｅ）
に示すとおりである。つまり、データ領域Ｒ１、Ｒ２へ
のデータの格納信号がＨの時は、データレジスタ５１、
５２のデータ領域Ｒ１、Ｒ２、Ｒ３、Ｒ４はデータを保
持する。格納信号がＴの時は、データレジスタ５１、５
２のデータ領域Ｒ１、Ｒ２、Ｒ３、Ｒ４は、リードライ
トデータ線ＲＷＤの４ビットのデータの中からスクラン
ブラ回路６１、６２の選択にしたがって、２ビットを格
納する。
【００２０】さて、クロックＣＬＫの“１”で設定され
たアドレスからの、データの出力１は次のように行なわ
れる。即ち、この設定された先頭アドレスのカラムを含
むカラムセレクト線Ｃ１〜Ｃn/2 と、出力のシーケンス
の順番方向の隣のカラムセレクト線Ｃ１〜Ｃn/2 を、ス
クランブル制御回路１０の制御に基づき選択的に活性化
する。これにより、対応するゲート１１、１２、１３、
・・、１ｎが選択され、４ビットのデータがデータ線Ｄ
ＬＮに出力される。これらのデータがデータバッファ４
によりセンスされ、リードライトデータ線ＲＷＤに確定
する〔図２（Ｃ）〕。この４ビットのデータの内で、出
力１の最初の２ビットを構成するデータを、データ領域
Ｒ１、Ｒ２に、スクランブラ回路６１を介して格納す
る。このタイミングは図２（Ｄ）に示すとおりである。
次に、先頭アドレス設定のサイクルから２サイクル目の
クロックＣＬＫの“３”では、外部からアドレスの設定
がなされなくても、スクランブル制御回路１０の働きに
より、出力１の３番目のアドレスが外部から設定された
のと同様の動作をする。この時に、データ線ＤＬＮに読
み出され、リードライトデータ線ＲＷＤに確定するデー
タの様子を、図２（Ｆ）に示す。このようにして確定し
た４ビットのデータの内、出力１の３番目、４番目に出
力されるアドレスの２ビットを、スクランブラ回路６２
を通じて、データレジスタ５２のデータ領域Ｒ３、Ｒ４
に格納する。この様子は図２（Ｅ）に示すとおりであ
る。以下、クロックＣＬＫの２サイクル毎に上記と同様
の動作を繰り返す。
たアドレスからの、データの出力１は次のように行なわ
れる。即ち、この設定された先頭アドレスのカラムを含
むカラムセレクト線Ｃ１〜Ｃn/2 と、出力のシーケンス
の順番方向の隣のカラムセレクト線Ｃ１〜Ｃn/2 を、ス
クランブル制御回路１０の制御に基づき選択的に活性化
する。これにより、対応するゲート１１、１２、１３、
・・、１ｎが選択され、４ビットのデータがデータ線Ｄ
ＬＮに出力される。これらのデータがデータバッファ４
によりセンスされ、リードライトデータ線ＲＷＤに確定
する〔図２（Ｃ）〕。この４ビットのデータの内で、出
力１の最初の２ビットを構成するデータを、データ領域
Ｒ１、Ｒ２に、スクランブラ回路６１を介して格納す
る。このタイミングは図２（Ｄ）に示すとおりである。
次に、先頭アドレス設定のサイクルから２サイクル目の
クロックＣＬＫの“３”では、外部からアドレスの設定
がなされなくても、スクランブル制御回路１０の働きに
より、出力１の３番目のアドレスが外部から設定された
のと同様の動作をする。この時に、データ線ＤＬＮに読
み出され、リードライトデータ線ＲＷＤに確定するデー
タの様子を、図２（Ｆ）に示す。このようにして確定し
た４ビットのデータの内、出力１の３番目、４番目に出
力されるアドレスの２ビットを、スクランブラ回路６２
を通じて、データレジスタ５２のデータ領域Ｒ３、Ｒ４
に格納する。この様子は図２（Ｅ）に示すとおりであ
る。以下、クロックＣＬＫの２サイクル毎に上記と同様
の動作を繰り返す。
【００２１】一方、データレジスタ５１、５２に格納さ
れたデータは、図２（Ａ）のクロックＣＬＫの上に示し
た順序でデータ領域Ｒ１、Ｒ２、Ｒ３、Ｒ４と順にアク
セスされる。リードライトデータ線ＲＷＤに転送された
後データレジスタ５１、５２に格納されたデータは、ス
クランブル制御回路１０により期待されるアドレス順に
なっている。このため、期待された順序で出力される。
一方、一連のデータ出力の先頭アドレスを再設定したデ
ータ出力は、出力２、出力３として図２（Ｈ）、（Ｉ）
に示すとおりである。つまり、クロックＣＬＫの“１
２”から連続して新たなアドレスからのデータの出力を
行なうためには、クロックＣＬＫの９において新たな先
頭アドレスを外部から設定する。この新たなデータが今
まで説明してきたのと同様に転送され、図２（Ｃ）にＡ
で示すように確定し、データ領域Ｒ１、Ｒ２に格納され
て、出力１に続いて連続して出力可能である。
れたデータは、図２（Ａ）のクロックＣＬＫの上に示し
た順序でデータ領域Ｒ１、Ｒ２、Ｒ３、Ｒ４と順にアク
セスされる。リードライトデータ線ＲＷＤに転送された
後データレジスタ５１、５２に格納されたデータは、ス
クランブル制御回路１０により期待されるアドレス順に
なっている。このため、期待された順序で出力される。
一方、一連のデータ出力の先頭アドレスを再設定したデ
ータ出力は、出力２、出力３として図２（Ｈ）、（Ｉ）
に示すとおりである。つまり、クロックＣＬＫの“１
２”から連続して新たなアドレスからのデータの出力を
行なうためには、クロックＣＬＫの９において新たな先
頭アドレスを外部から設定する。この新たなデータが今
まで説明してきたのと同様に転送され、図２（Ｃ）にＡ
で示すように確定し、データ領域Ｒ１、Ｒ２に格納され
て、出力１に続いて連続して出力可能である。
【００２２】更に、出力２の一連のデータ出力が終らな
いうちに、新たな先頭アドレスを設定しているのが出力
３である。出力３は、データレジスタ５２のデータ領域
Ｒ３からデータ出力を開始することになる。データ転送
のシーケンスは、今までの説明と同様である。新たな先
頭アドレスの設定は、クロックＣＬＫの“１１”で行な
うことになる。この先頭アドレスを含む４ビットのデー
タが、リードライトデータ線ＲＷＤに確定する。これは
図２（Ｆ）にＢで示すとおりである。この４ビットのデ
ータから２ビットがスクランブラ回路６２で選択され、
データレジスタ５２のデータ領域Ｒ３、Ｒ４に、図２
（Ｅ）に示されるタイミングで格納される。以下、２サ
イクル毎に４ビットのデータが転送され、この内から２
ビットのデータが選択されるというシーケンスが繰り返
され、一連のデータが連続して出力可能となる。
いうちに、新たな先頭アドレスを設定しているのが出力
３である。出力３は、データレジスタ５２のデータ領域
Ｒ３からデータ出力を開始することになる。データ転送
のシーケンスは、今までの説明と同様である。新たな先
頭アドレスの設定は、クロックＣＬＫの“１１”で行な
うことになる。この先頭アドレスを含む４ビットのデー
タが、リードライトデータ線ＲＷＤに確定する。これは
図２（Ｆ）にＢで示すとおりである。この４ビットのデ
ータから２ビットがスクランブラ回路６２で選択され、
データレジスタ５２のデータ領域Ｒ３、Ｒ４に、図２
（Ｅ）に示されるタイミングで格納される。以下、２サ
イクル毎に４ビットのデータが転送され、この内から２
ビットのデータが選択されるというシーケンスが繰り返
され、一連のデータが連続して出力可能となる。
【００２３】次に、一連のデータを８ビットとした場合
に、スクランブル制御によってどのような順序でカラム
セレクト線Ｃ１〜Ｃn/2 とスクランブラ回路６１、６２
を選択するのかについて説明する。
に、スクランブル制御によってどのような順序でカラム
セレクト線Ｃ１〜Ｃn/2 とスクランブラ回路６１、６２
を選択するのかについて説明する。
【００２４】ここでは、図１の構成のカラムセレクト線
Ｃ１〜Ｃ４が、この一連の８ビットのデータシーケンス
に対応するものとして説明する。
Ｃ１〜Ｃ４が、この一連の８ビットのデータシーケンス
に対応するものとして説明する。
【００２５】先ず、８ビットのデータをシリアルに循環
的にアクセスするモードについて説明する。ここで、先
頭アドレスとしては８つある。各々の場合における、カ
ラムセレクト線Ｃ１〜Ｃ４ｎの選択ペアと、４ビットデ
ータが確定したリードライトデータ線ＲＷＤの内から選
ぶべき２ビット分のリードライトデータ線ＲＷＤと、デ
ータレジスタ５１、５２のＲ１〜Ｒ４との対応は、第１
表に示すとおりである。
的にアクセスするモードについて説明する。ここで、先
頭アドレスとしては８つある。各々の場合における、カ
ラムセレクト線Ｃ１〜Ｃ４ｎの選択ペアと、４ビットデ
ータが確定したリードライトデータ線ＲＷＤの内から選
ぶべき２ビット分のリードライトデータ線ＲＷＤと、デ
ータレジスタ５１、５２のＲ１〜Ｒ４との対応は、第１
表に示すとおりである。
【００２６】 第 １ 表 シリアルアクセス順 (a) R1 R2 R3 R4 R1 R2 R3 R4 １ (A) (c1,c2) (c2,c3) (c3,c4) (c4,c1) (B) 1 2 3 4 1 2 3 4 ２ (A) (c1,c2) (c2,c3) (c3,c4) (c4,c1) (B) 2 3 4 1 2 3 4 1 ３ (A) (c2,c3) (c3,c4) (c4,c1) (c1,c2) (B) 3 4 1 2 3 4 1 2 ４ (A) (c2,c3) (c3,c4) (c4,c1) (c1,c2) (B) 4 1 2 3 4 1 2 3 ５ (A) (c3,c4) (c4,c1) (c1,c2) (c2,c3) (B) 1 2 3 4 1 2 3 4 ６ (A) (c3,c4) (c4,c1) (c1,c2) (c2,c3) (B) 2 3 4 1 2 3 4 1 ７ (A) (c4,c1) (c1,c2) (c2,c3) (c3,c4) (B) 3 4 1 2 3 4 1 2 ８ (A) (c4,c1) (c1,c2) (c2,c3) (c3,c4) (B) 4 1 2 3 4 1 2 3 (a):データ格納レジスタ (A):選択されるカラム選択線ペア (B):レジスタと接続されるＲＷＤ線 第 ２ 表 シリアルアクセス順 (a) R1 R2 R3 R4 R1 R2 R3 R4 １ (A) (c1,c2) (c2,c3) (c3,c4) (c4,c1) (B) 1 2 3 4 1 2 3 4 ２ (A) (c1,c2) (c2,c3) (c3,c4) (c4,c1) (B) 2 1 4 3 2 1 4 3 ３ (A) (c2,c1) (c1,c4) (c4,c3) (c3,c2) (B) 3 4 1 2 3 4 1 2 ４ (A) (c2,c1) (c1,c4) (c4,c3) (c3,c2) (B) 4 3 2 1 4 3 2 1 ５ (A) (c3,c4) (c4,c1) (c1,c2) (c2,c3) (B) 1 2 3 4 1 2 3 4 ６ (A) (c3,c4) (c4,c1) (c1,c2) (c2,c3) (B) 2 1 4 3 2 1 4 3 ７ (A) (c4,c3) (c3,c2) (c2,c1) (c1,c4) (B) 3 4 1 2 3 4 1 2 ８ (A) (c4,c3) (c3,c2) (c2,c1) (c1,c4) (B) 4 3 2 1 4 3 2 1 (a):データ格納レジスタ (A):選択されるカラム選択線ペア (B):レジスタと接続されるＲＷＤ線 次に、連続した８ビットデータを表わす３ビットのアド
レスビットが、最下位のビットから桁上げのキャリーと
は関係なく、順次“０”、“１”を繰り返す、アクセス
モードでの関係を第２表に示す。このアクセス順では、
最下位のビットは、各サイクル毎に“０”と“１”を交
互に、第２ビットは“００１１００１１”等のように２
サイクル毎に“０”と“１”を繰り返し、第３ビットは
“００００１１１１００００１１１１”等のように４サ
イクル毎に“０”と“１”を繰り返す。
レスビットが、最下位のビットから桁上げのキャリーと
は関係なく、順次“０”、“１”を繰り返す、アクセス
モードでの関係を第２表に示す。このアクセス順では、
最下位のビットは、各サイクル毎に“０”と“１”を交
互に、第２ビットは“００１１００１１”等のように２
サイクル毎に“０”と“１”を繰り返し、第３ビットは
“００００１１１１００００１１１１”等のように４サ
イクル毎に“０”と“１”を繰り返す。
【００２７】さて、第１表、第２表では、カラムセレク
ト線Ｃ１〜Ｃn/2 の選択と、データレジスタ５１、５２
のデータ領域Ｒ１、Ｒ２、Ｒ３、Ｒ４への選択されたリ
ードライトデータ線ＲＷＤの接続は、同じ欄に記載して
あるが、これは機能的に示してあるだけでそれらの動作
タイミングは異なる。また、カラムセレクト線Ｃ１〜Ｃ
n/2 で選択、転送されたデータが、その後にデータ領域
Ｒ１、Ｒ２、Ｒ３、Ｒ４に加えられることは、図２のタ
イミングチャートに示したとおりである。
ト線Ｃ１〜Ｃn/2 の選択と、データレジスタ５１、５２
のデータ領域Ｒ１、Ｒ２、Ｒ３、Ｒ４への選択されたリ
ードライトデータ線ＲＷＤの接続は、同じ欄に記載して
あるが、これは機能的に示してあるだけでそれらの動作
タイミングは異なる。また、カラムセレクト線Ｃ１〜Ｃ
n/2 で選択、転送されたデータが、その後にデータ領域
Ｒ１、Ｒ２、Ｒ３、Ｒ４に加えられることは、図２のタ
イミングチャートに示したとおりである。
【００２８】なお、上記実施例では、カラムセレクト線
Ｃ１〜Ｃn/2 により、データ線ＤＬＮに同時に接続され
るカラムｂ１１〜ｂｎ２の数が２つの場合を例示した。
もちろん、この数は、実際のシステムにおいて、カラム
ｂ１１〜ｂｎ２からリードライトデータ線ＲＷＤでのデ
ータ確定までにかかる時間により、変わり得る。
Ｃ１〜Ｃn/2 により、データ線ＤＬＮに同時に接続され
るカラムｂ１１〜ｂｎ２の数が２つの場合を例示した。
もちろん、この数は、実際のシステムにおいて、カラム
ｂ１１〜ｂｎ２からリードライトデータ線ＲＷＤでのデ
ータ確定までにかかる時間により、変わり得る。
【００２９】図３は、かかる観点から構成された本発明
の他の実施例に係る半導体記憶装置のブロック図であ
る。図３に示すように、１つのカラムセレクト線Ｃ１、
Ｃ２、・・・のそれぞれにより、カラムｂ１１、ｂ１
２、ｂ１３、ｂ２１、ｂ２２、ｂ２３、・・・のうちの
３ビットづつの２組が、ゲート１１、１２、１３、・・
によって同時に選択される。このため、データ線ＤＬＮ
およびリードライトデータ線ＲＷＤは、それぞれ、６本
となる。また、データレジスタ５１も、データ領域Ｒ
１、Ｒ２、Ｒ３に対応して３ビットとなり、データレジ
スタ５２も、データ領域Ｒ４、Ｒ５、Ｒ６に対応して３
ビットとなる。
の他の実施例に係る半導体記憶装置のブロック図であ
る。図３に示すように、１つのカラムセレクト線Ｃ１、
Ｃ２、・・・のそれぞれにより、カラムｂ１１、ｂ１
２、ｂ１３、ｂ２１、ｂ２２、ｂ２３、・・・のうちの
３ビットづつの２組が、ゲート１１、１２、１３、・・
によって同時に選択される。このため、データ線ＤＬＮ
およびリードライトデータ線ＲＷＤは、それぞれ、６本
となる。また、データレジスタ５１も、データ領域Ｒ
１、Ｒ２、Ｒ３に対応して３ビットとなり、データレジ
スタ５２も、データ領域Ｒ４、Ｒ５、Ｒ６に対応して３
ビットとなる。
【００３０】以上のような構成によれば、カラムセレク
ト線Ｃ１、Ｃ２、・・・により、カラムｂ１１、ｂ１
２、ｂ１３の組、カラムｂ２１、ｂ２２、ｂ２３の組、
カラムｂ３１、ｂ３２、ｂ３３の組、カラムｂ４１、ｂ
４２、ｂ４３の組等のうちの２組がゲート１１、１２、
１３、・・・を介して同時に選択され、６ビットのデー
タとしてデータ線ＤＬＮに導出される。この６ビットの
データは、データバッファ４を通じて、リードライトデ
ータ線ＲＷＤに６ビットのデータとして転送され、さら
にスクランブラ回路６１、６２を通じて３ビットずつが
データレジスタ５１、５２に転送、格納される。次に、
データ選択部９により、データレジスタ５１、５２のデ
ータ領域Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６を選択
し、データ出力バッファ８を介して、データ出力を外部
に導出する。この場合のアドレスの更新は３サイクル毎
ということになる。
ト線Ｃ１、Ｃ２、・・・により、カラムｂ１１、ｂ１
２、ｂ１３の組、カラムｂ２１、ｂ２２、ｂ２３の組、
カラムｂ３１、ｂ３２、ｂ３３の組、カラムｂ４１、ｂ
４２、ｂ４３の組等のうちの２組がゲート１１、１２、
１３、・・・を介して同時に選択され、６ビットのデー
タとしてデータ線ＤＬＮに導出される。この６ビットの
データは、データバッファ４を通じて、リードライトデ
ータ線ＲＷＤに６ビットのデータとして転送され、さら
にスクランブラ回路６１、６２を通じて３ビットずつが
データレジスタ５１、５２に転送、格納される。次に、
データ選択部９により、データレジスタ５１、５２のデ
ータ領域Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６を選択
し、データ出力バッファ８を介して、データ出力を外部
に導出する。この場合のアドレスの更新は３サイクル毎
ということになる。
【００３１】一般に、ａサイクルでカラムからのデータ
がレジスタの手前までデータ転送されるとすると、１つ
のカラムセレクト線で選択されるカラム数はａカラムで
あり、２本のカラム選択線が同時に選択され２ａビット
のデータが転送される。出力用のレジスタ数も２ａ個で
あるが、データの選択的格納は、ａ個のレジスタに対し
てａビットを２ａビットから選択して行なわれる。この
ようにａサイクル毎に２本のカラムセレクト線を選択し
て行くことにより、出力レジスタ数以上の一連のデータ
のアクセスが可能となる。
がレジスタの手前までデータ転送されるとすると、１つ
のカラムセレクト線で選択されるカラム数はａカラムで
あり、２本のカラム選択線が同時に選択され２ａビット
のデータが転送される。出力用のレジスタ数も２ａ個で
あるが、データの選択的格納は、ａ個のレジスタに対し
てａビットを２ａビットから選択して行なわれる。この
ようにａサイクル毎に２本のカラムセレクト線を選択し
て行くことにより、出力レジスタ数以上の一連のデータ
のアクセスが可能となる。
【００３２】本発明の実施例によれば、メモリセルアレ
イのカラムから出力用のレジスタまでのデータ転送時間
として基本クロックのａサイクルを必要とする同期型の
システムにおいて、次のように動作する。即ち、１本の
カラム選択線の選択によって、ａビット分のカラムから
同時にデータが転送される。ａサイクル毎のデータ転送
に際しては、スクランブル制御によって、２本のカラム
選択線を選択して２ａビットのデータを転送する。この
ようにして、２ａ個の出力レジスタの内のａ個のレジス
タに、選択的に、ａビットを格納する。このようにする
ことで、任意のアドレスから転送された２ａビットの中
には、必ず、ａビットのデータが存在する。このため、
ａサイクル毎に、ａ個のレジスタに、予め決められたデ
ータアクセス順でデータを格納してゆくことができる。
したがって、ａサイクル毎に、新しい先頭アドレスの設
定が可能となる上に、データ転送線およびデータレジス
タの数には関係なく、連続してデータのアクセスが可能
となり、最適な同期型のデータアクセスが可能となる。
イのカラムから出力用のレジスタまでのデータ転送時間
として基本クロックのａサイクルを必要とする同期型の
システムにおいて、次のように動作する。即ち、１本の
カラム選択線の選択によって、ａビット分のカラムから
同時にデータが転送される。ａサイクル毎のデータ転送
に際しては、スクランブル制御によって、２本のカラム
選択線を選択して２ａビットのデータを転送する。この
ようにして、２ａ個の出力レジスタの内のａ個のレジス
タに、選択的に、ａビットを格納する。このようにする
ことで、任意のアドレスから転送された２ａビットの中
には、必ず、ａビットのデータが存在する。このため、
ａサイクル毎に、ａ個のレジスタに、予め決められたデ
ータアクセス順でデータを格納してゆくことができる。
したがって、ａサイクル毎に、新しい先頭アドレスの設
定が可能となる上に、データ転送線およびデータレジス
タの数には関係なく、連続してデータのアクセスが可能
となり、最適な同期型のデータアクセスが可能となる。
【００３３】
【発明の効果】以上のように、本発明によれば出力側の
データレジスタの数以上のカラムデータを、データレジ
スタの数とは直接的な関係なしに、連続してアクセスで
き、且つこのアクセスの開始のアドレスも任意に設定す
ることができる。
データレジスタの数以上のカラムデータを、データレジ
スタの数とは直接的な関係なしに、連続してアクセスで
き、且つこのアクセスの開始のアドレスも任意に設定す
ることができる。
【図１】本発明の一実施例に係る半導体記憶装置のブロ
ック図である。
ック図である。
【図２】図１の構成の動作を説明するためのタイミング
チャートである。
チャートである。
【図３】本発明の他の実施例に係る半導体記憶装置のブ
ロック図である。
ロック図である。
【図４】従来の半導体記憶装置のブロック図である。
１ 列デコーダ ２ メモリコア ４ データバッファ ５１、５２ データレジスタ ６１、６２ スクランブラ回路 ７ スクランブラ制御回路 ８ データ出力バッファ ８ データ選択部 １０ スクランブル制御回路
Claims (10)
- 【請求項１】複数のメモリセルがマトリクス状に配置さ
れたメモリセルアレイであって、複数のカラムを有し、
それぞれが所定数ａのカラムからなる、２つのカラム群
を同時に選択できる、メモリセルアレイと、 それぞれが所定数ａの１ビットレジスタからなる、２つ
のａビットレジスタ群により構成される、データレジス
タと、 外部より入力されるクロックの所定数ａサイクル毎に１
度の割合で２つの前記ａカラム群を選択する制御手段で
あって、最初のａサイクルで選択された２つのａカラム
群のデータの内から、ａ個のデータを選択し、２つの前
記ａビットレジスタのうちの最初のレジスタに、読み出
しアドレス順に格納し、次のａサイクルで選択された２
つのａカラム群のデータの内から、ａ個のデータを選択
し、２つの前記ａビットレジスタのうちの２番目のレジ
スタに、読み出しアドレス順に格納する、制御手段と、 データレジスタに格納された２ａ個のデータを、レジス
タを構成する１ビットレジスタを一定の順序でスキャン
することによって出力する、データ出力手段と、 を備え、 前記カラムが、データ転送線群を介して１ビットレジス
タにそれぞれ接続され、 前記データ転送線群が、所定数２ａのデータ転送線を含
み、各データ転送線は、２種類の相補的な信号を伝送す
る、少なくとも１の転送線により構成され、 前記制御手段は、第１制御動作として、読み出しアドレ
ス順の先頭アドレスに対応して、先頭アドレスのカラム
を含むカラムグループを選択するカラム選択線と、先頭
以降のアドレスのカラムを含むカラムグループを選択す
るカラム選択線とを同時に選択する、制御動作を実行
し、 前記制御手段は、さらに、第２制御動作として、外部よ
り入力されるクロックのａサイクルごとに、読み出しア
ドレス順の先頭アドレスを外部から設定でき、最初のａ
サイクルで選択された２ａのカラムのデータのうちか
ら、ａ個のデータを選択し、２つあるａビットレジスタ
の第１に、読み出しアドレス順に格納し、次のａサイク
ルで選択された２ａのカラムのデータの内から、ａ個の
データを選択し、２つあるａビットレジスタの第２に、
読み出しアドレス順に格納する、制御動作を実行するも
のであり、 前記データ転送線と、前記第１及び第２レジスタとの間
にスクランブラがそれぞれ接続され、前記制御手段が各
スクランブラを制御することにより、前記第２制御動作
を実行するものである、ことを特徴とする半導体記憶装
置。 - 【請求項２】前記データ出力手段が、外部から入力した
クロックと同期して、データを出力するものである、 請求項１記載の半導体記憶装置。 - 【請求項３】前記複数のカラムが、固定された組合せの
ａ個ごとに同時に選択されて、２つのａ個の組合せの２
ａ個のカラムが選択されるように、ａ個毎の固定された
組合せのカラム群より構成されるものである、 請求項２記載の半導体記憶装置。 - 【請求項４】前記制御手段が、複数のカラム選択線によ
り構成され、前記各カラム選択線が前記カラム群の内の
１つを選択するものである、 請求項３記載の半導体記憶装置。 - 【請求項５】前記所定数が２である、 請求項１〜４のいずれか１つに記載の半導体記憶装置。
- 【請求項６】前記所定数が３である、 請求項１〜４のいずれか１つに記載の半導体記憶装置。
- 【請求項７】複数のメモリセルがマトリクス状に配置さ
れたメモリセルアレイであって、複数のカラムを有し、
所定数ａのカラムが１つのカラム群を作っている、メモ
リセルアレイと、 前記カラムに接続され、前記カラムからのデータを受け
取るデータ線の所定数２ａを有するデータ線群と、 前記カラムと前記データ線との間に接続されて、両者の
接続、切り離しを行うカラムゲートであって、前記ある
カラム群に属する前記複数のカラムに接続された前記カ
ラムゲートの複数がそれぞれ１つのカラムゲート群を作
っている、カラムゲートと、 前記データ線からのデータを格納するデータレジスタで
あって、前記データレジスタの所定数ａ毎のものが第
１、第２の２つのデータレジスタ群を作っている、デー
タレジスタと、 前記複数のカラムからのデータをどの順序で読み出すか
を内容とする読み出しアドレスに基づいて、前記複数の
カラムゲート群のうちの２つを選択的にオンすると共
に、これによって前記データ線群に転送される所定数２
ａのデータのうちの所定数ａの所期のデータを前記第１
データレジスタ群中の所定数ａの前記データレジスタに
所定の順序に格納させる第１制御と、この後さらに前記
読み出しアドレスに基づいて、前記複数のカラムゲート
群のうちの２つを選択的にオンするときに、これによっ
て前記データ線群に転送される所定数２ａのデータのう
ちの所定数ａの所期のデータを前記第２データレジスタ
群中の所定数ａの前記データレジスタに所定の順序で格
納させる第２制御の２つの制御を繰り返す制御手段と、 を備え、 前記制御手段は、 前記複数のカラムゲート群のうちの任意の２つを選択的
にオンして前記カラムからのデータを前記データ線に転
送可能とする、カラムゲート群選択手段と、 前記データ線群と前記第１、第２のレジスタ群との間に
接続され、前記データ線群中の前記所定数２ａのデータ
のうちの所定数ａのデータを前記第１、第２データレジ
スタ群のうちのいずれかのものの前記所定数ａのレジス
タに格納するスクランブラと、 前記読み出しアドレスに基づいて、前記カラムゲート群
選択手段と前記スクランブラとを制御して、前記複数の
カラムゲート群のうちの所期の２つのものを選択的にオ
ンさせ且つ前記データ線群中のデータを所期の順序で前
記第１、第２データレジスタ群中の前記各レジスタに格
納させる、スクランブル制御回路と、 を有することを特徴とする半導体記憶装置。 - 【請求項８】外部から入力されるクロックに同期してデ
ータ出力を行う、請求項７記載の半導体記憶装置。 - 【請求項９】前記制御手段は、データ出力の先頭アドレ
スが与えられたサイクルからａサイクル毎に、順次、２
つの前記カラムゲート群を、引き続いて選択される前記
カラムを含むように、選択する、請求項７または８に記
載の半導体記憶装置。 - 【請求項１０】前記所定数ａ，２ａにおけるａは２であ
る、請求項７〜９のいずれか１つに記載の半導体記憶装
置。
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