JPS63239675A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はニブル・モード、バイト・モード等のシリア
ル・データ・アクセスが可能な高速の半導体記憶装置に
関する。

（従来の技術） 従来、シリアル・データ・アクセス動作が可能な高速の
ダイナミック型半導体記憶装置（以下、ＤＲＡＭと称す
る）では、ｎビット・シリアルの場合に出力用及び入力
用にそれぞれｎ対のデータ・バスを設け、ｎビットのデ
ータをデータ出力回路の近くまで予め持って来ておき、
ｎビットのシフト・レジスタの出力に基づき順次、サイ
クリック的にデータ出力回路を通して出力するようにし
ている。

また、従来の異なるＤＲＡＭでは、データ・バスは出力
用及び入力用共に各一対のみ設け、分割されたセル・ア
レイから読み出されたｎビットのデータを、データ出力
回路からは遠いが、データ・バスに沿ったｎ個のバッフ
７回路に予め記憶しておき、ｎビットのシフト・レジス
タの出力に基づき順次、サイクリック的にデータバスに
接続し、データ出力回路を通して出力するようにしてい
る。

データの書込みの場合には両方式共、それぞれデータ入
力回路を通し、全く逆の方向に同様な方法でｎ個のバッ
ファ回路にデータを書き込むものである。

第３４図及び第３５図はそれぞれ、ｎ−Ｂの場合、すな
わちバ・イト・モードでデータ・アクセス動作を行なう
場合の従来のＤＲＡＭのブロック図である。□ 第３４図は入力用の８対のデータ・バス１５１及び出力
用の８対のデータ・バス１５２が設けられ、合計で１６
対のデータ・バスが設けられているＤＲＡＭの例であり
、１５３は８ブロツクに分割され、アクセス時にはいず
れか二つのブロックが選択され、選択されたブロックそ
れぞれから４ビツト・データの読み出しが行なわれるセ
ル・アレイ、１５４は入出力バッフ７．１５５はデータ
の読み出し時に出力用の８対のデータ・バス１５１上の
データを順次選択する出力データ選択用マルチプレクサ
−１１５６はこの出力データ選択用マルチプレクサ−１
５５で選択されたデータが供給される出力ドライバー、
１５７はデータ出力用パッド、１５８はデータ入力用パ
ッド、１５９は入力ドライバー、１６０はデータの書き
込み時に上記入力ドライバー１５９からのデータを入力
用の８対のデータ・バス１５２上に順次選択供給する入
力データ選択用マルチプレクサ−１１６１は基本クロッ
ク信号φに基づき上記出力データ選択用マルチプレクサ
−１５５及び入力データ選択用マルチプレクサ−１６０
の選択動作を制御するためのクロック信号を発生する８
ビツト・シフト・レジスタである。

第３５図は入出力用に各１対のデータ・バス１７１．１
７２が設けられているＤＲＡＭの例であり、１７３は同
じく８ブロツクに分割されたセル・アレイ、１７４はそ
れぞれ入出力バッファ、１７５は出力ドライバー、１７
６はデータ出力用パッド、１７７はデータ入力用パッド
、１７８は入力ドライバー、１７９はデータの読み出し
時には上記８個の入出力バッファ　１７４からのデータ
を出力用のデータ・バス１７１上に順次選択出力し、デ
ータの書き込み時には入力用のデータ・バス１７２上の
データを上記８個の入出力バッファ　１７４に順次選択
供給する入出力バッファ選択用マルチプレクサ−１１８
０は基本クロック信号φに基づき上記入出カバソファ選
択用マルチプレクサ−１７４の選択動作を制御するため
のクロック信号を発生する８ピツト・シフト・レジスタ
である。

第３４図に代表されるＤＲＡＭでは、データの読み出し
時には出力データを出力ドライバー１５６の直前で、デ
ータの書き込み時には入力データを入力ドライバー　１
５９の直後でそれぞれ選択するため、高速の読み出しサ
イクル動作及び書き込みサイクル動作が達成できる。と
ころが、データ・バスの本数が多く必要であり、この例
では１６対のデータ・バスが必要である。仮に、入力用
と出力用のデータ・バスを共有化したとしても、まだ８
対のデータ・バスが必要である。このため、集積回路化
する際にメモリセル・アレイの周辺に広い配線領域が必
要となり、チップ面積の増大は避けられない。

これに対し、第３５図に代表されるＤＲＡＭでは、入出
力データを入出力バッフ７１７４の近くで選択している
ため、この例ではデータ・バスが２対で済む。さらに入
力用と出力用のデータ・バスを共有化すれば１対になる
。このため、このＤＲＡＭでは、集積回路化する際のチ
ップ面積の増大を避けることができる。ところが、デー
タの選択が入出カドライバーから遠い位置で行なわれて
いるため、データ・バスにおけるデータ遅延が障害とな
り、データの読み出し、書き込みサイクル動作が高速化
できないという欠点がある。

（発明が解決しようとする問題点） このように従来のシリアル・アクセスが可能な記憶装置
では、集積回路化する際のチップ面積の縮小化とデータ
の読み出し、書き込みサイクル動作の高速化とを共に満
足させることができないという問題がある。

この発明は上記のような事情を考慮してなされたもので
あり、その目的は、集積回路化する際のチップ面積の縮
小化とデータの読み出し、書き込みサイクル動作の高速
化とを共に満足するシリアル・アクセスが可能な半導体
記憶装置を提供することにある。

［発明の構成］ （問題点を解決するための手段） この発明の半導体記憶装置は、メモリセル・アレイと、
上記メモリセル・アレイからの読み出しデータもしくは
メモリセル・アレイに対する書込データが供給される２
ｎ個の入出力バッフ？と、複数本のデータ・バスと、上
記入出力バツファの各２６個毎に対応してそれぞれ設け
られ、データの読出し時には対応する２ｉ個の入出力バ
ツファからのデータを選択して対応するデータ・バス上
に順次出力し、データの書込み時には対応するデータ・
バス上のデータを対応する２Ｌ個の入出カバソファに順
次選択して供給する入出カバソファ選択手段と、データ
の読出し時に上記複数本のデータ・バス上に出力される
複数ビットの読出しデータを゛順次選択して外部にシリ
アルに出力すると共に、データの書込み時には外部シリ
アル・データを上記複数本のデータ・バス上に順次選択
して供給する入出力データ選択手段とから構成されてい
る。

（作用） この発明の半導体記憶装置では、集積回路化する際のチ
ップ面積の縮小化とデータの読み出し、書き込みサイク
ル動作の高速化とを共に満足するために、データの選択
手段を入出力バッフ７の近くと入出カドライバーの近く
にそれぞれ配置し、１本のデータ・バス上に時分割で複
数ビットのデータを供給するようにしている。

（実施例） 以下、図面を参照してこの発明の詳細な説明する。

第１図はこの発明を４Ｍビットの記憶容量を持ち、８ビ
ツト・シリアル・モード（バイト・モード）アクセスを
行なうダイナミック型半導体記憶装置（ＤＲＡＭ）に実
施した場合の第１の実施例の構成を示すブロック図であ
る。

図において、１０は４Ｍビット分のダイナミック型メモ
リセル（図示せず）が８ブロツクに分前されたセル・ア
レイである。このセル・アレイ１ｏではアクセス時に、
入力アドレス信号（ロウアドレス、カラムアドレス）に
応じていずれが二つのブロックが選択されるようになっ
ており、選択された二つのブロックそれぞれから図示し
ないセンス・アンプを介して４ビツトのデータが並列に
読み出されるようになっている。１１Ａないし１１旧よ
上記セル・アレイ１０からの読み出しデータもしく＆ま
セル・アレイ１０に対する書き込みデータが供給される
入出力バツファ、１２Ａないし１２Ｄはそれぞれが真の
データと補のデータとが伝達される２本のデータ線で構
成されているデータ読み出し用の４対のデータ・バス、
１３Ａないし１３０は同じくそれぞれが２本のデータ線
で構成されているデータ書き込み用の４対のデータ・バ
ス、１４Ａないし１４［）はそれぞれ２個の入出力バツ
ファ１１毎に設けられ、クロック信号φ５とφ６、φ７
とφ８、φ９とφ１０１φ１１とφ１２それぞれに基づ
き、データの読み出し時にはそれぞれ各２個の入出力バ
ッファ１１のデータを順次選択し工対応するデータ読み
出し用のデータ・バス１２上に出力すると共に、データ
の書き込み時には対応するデータ書き込み用のデータ・
バス１３上のデータを各２個の入出力バッファ１１に順
次供給する入出力バッファ選択用マルチプレクサ−１１
５はデータ読み出し用の４対のデータ・バス１２上のデ
ータをクロック信号φ１ないしφ４に基づき順次選択し
て１ビツトづつ出力する出力データ選択用マルチプレク
サ−（ＭＰＸ）、１６はこのマルチプレクサ−１４で選
択されたデータが供給される出力ドライバー、１７はデ
ータ出力用パッド、１８はデータ入力用パッド、１９は
入力ドライバー、２０はデータの書き込み時に上記入力
ドライバー１９からのデータを上記クロック信号φ１な
いしφ４に基づき上記データ書き込み用の４対のデータ
・バス１３上に順次選択供給する入力データ選択用マル
チプレクサ−（ＭＰＸ）、２ｉは上記クロック信号φ１
ないしφ１２を発生する制御回路である。

上記制御回路２ｉには、バイト・モード動作を行なわせ
る際に使用される制御信号５ＳＥＴ。

ＤＲＡＭに特有のロウアドレス・ストローブ信号ＲＡＳ
及びカラムアドレス・ストローブ信号ＣＡＳ、ロウアド
レス信号並びにカラムアドレス信号（第１図では図示せ
ず）が供給され、これら各種信号とデータ読み出し動作
、書き込み動作もしくは書き込み、読み出し併用動作の
区別に基づき基本クロック信号φを発生し、さらにこの
信号φから上記りＯツク信号φ１ないしφ１２を発生す
る。

次に上記構成でなるＤＲＡＭにおけるバイト・モード時
のシリアル動作を説明する。第２図はバイト・モード時
のデータ読み出し動作の一例を示すタイミングチャート
である。まず、外部から入力されるロウアドレス・スト
ローブ信号ＲＡＳの立下がりに同期して所定のロウアド
レス信号が図示しないアドレス入力パッドに供給される
。この後、外部から入力されるカラムアドレス・ストロ
ーブ信号ＣＡＳの始めの立下がりに同期して、バイト・
モードにより読み出すべきカラムアドレスの先頭アドレ
ス信号がアドレス入力パッドに供給される。上記ロウア
ドレス及びカラム先頭アドレス信号に基づき、セル・ア
レイ１０では８ブロツクのうちこれらのアドレスに対応
した二つのブロックが選択され、そのうちカラム先頭ア
ドレスに対応した８ビツトのデータがセンス・アンプを
介して読み出される。これら８ビツトの読み出しデータ
は入出力バツファ１１Ａないし１１Ｈに並列に供給され
る。

一方、カラムアドレス・ストローブ信号ＣＡＳの始めの
立下がり前の状態では、制御信号５ＳＥＴは“０”レベ
ルにされている。このとき、制御回路２ｉの内部状態が
一義的に決定される。その後、制御回路２ｉは信号ＣＡ
Ｓに同期して基本クロック信号φを発生し、ざらに第２
図に示すようなタイミングでクロック信号φ１ないしφ
１２を順次発生する。

まず、第２図中の時刻ｔ１の前では各クロック信号φ１
ないしφ１２のレベルは不定であり、図ではこの領域に
斜線を付している（以下、同様）。

次に、時刻ｔ１になるとクロック信号φ１が°“１″レ
ベルに立上がる。このときクロック信号φ５゜φ７．φ
９及びφ１１はそれぞれ“１”レベルになっている。ク
ロック信号φ５．φ７．φ９及びφ１１が″１″レベル
のとき、入出力バッフ？選択用マルチプレクサ−１４Ａ
ないし１４［）ではそれぞれ２個の入出力バツファ１１
の出力データのうちそれぞれ一方の入出力バッファ１１
Ａ、１１Ｃ１１１Ｅ１１１Ｇのデータが選択され、４対
のデータ読み出し用のデータバス１２Ａないし１２Ｄの
うち対応するものに真及び補のデータとして出力されて
いる。さらに、クロック信号φ１が１”レベルのとき、
出力データ選択用マルチプレクサ−１５でデータバス１
１Ａ上のデータが選択される。従って、上記時刻ｔ１か
ら基本クロック信号φの１周期の期間内に、入出力バッ
ファ１１Ａからのデータが第１ビツト目のデータとして
出力ドライバー１６及びデータ出力用パッド１７を介し
て外部に出力される。

時刻ｔ２になると、クロック信号φ１が“ＯＨレベルに
立下がり、代わってクロック信号φ２が゛１″ルベルに
立上がる。クロック信号φ２が１１１１１レベルのとき
、出力データ選択用マルチプレクサ−１５ではデータバ
ス１１Ｂ上のデータが選択される。従って、時刻ｔ２か
ら基本クロック信号φの１周期の期間内では、入出力バ
ッフ７１１Ｃからのデータが第２ビツト目のデータとし
て出力ドライバー１６及びデータ出力用バッド１７を介
して外部に出力される。

以下同様に、次の時刻ｔ３から基本クロック信号φの１
周期の期間内では入出力バッファ１１Ｅからのデータが
第３ビツト目のデータとして、さらに次の時刻ｔ４から
基本クロック信号φの１周期の期間内では入出力バッフ
ァ１１Ｇからのデータが第４ビツト目のデータとして、
出力データ選択用マルチプレクサ−１５で順次選択され
、これらが外部に出力される。従って、ｔ４が経過した
後では入出カバ／７７１１Ａ、１１Ｃ，ＩＩＥ、１１Ｇ
から（７）データが外部に出力される。

一方、時刻ｔ１から基本クロック信号φの１周期の期間
が経過し、入出力バッファ１１Ａからのデータが出力デ
ータ選択用マルチプレクサ−１５で選択された後の時刻
ｔ２では、クロック信号φ５が“Ｏ″レベル立下がり、
代わってクロック信号φ６が“１゛ルベルに立上がる。

りＤツク信号φ６が“１″レベルのとき、入出力バッフ
ァ選択用マルチプレクサ−１４Ａでは上記とは異なる方
の入出力バツフ７１１Ｂのデータが選択され、この選択
されたデータがデータバス１２Ａに真及び補のデータと
して出力される。このデータ・バス１２Ａ上のデータは
この時刻ｔ２から信号φの３周期分だけ遅れた時刻ｔ５
に出力データ選択用マルチプレクサ−１５でクロック信
号φ１に同期して第５ビツト目のデータとして選択出力
される。

同様に、時刻ｔ２から基本クロック信号φの１周期の期
間が経過し、入出力バッファ１１Ｇからのデータが出力
データ選択用マルチプレクサ−１５で選択された後の時
刻ｔ３では、クロック信号φ７がＯ”レベルに立下がり
、代わってクロック信号φ８が“１″レベルに立上がる
。りｏ−Ｉ偽信号φ８が゛１″レベルのとき、入出カバ
ソファ選択用マルチプレクサ−１４８では上記とは異な
る方の入出力バツファ１１Ｄのデータが選択され、この
選択されたデータがデータバス１２Ｂに真及び補のデー
タとして出力される。このデータ・バス１２Ｂ上のデー
タはこの時刻ｔ３から信号φの３周期分だけ遅れた時刻
ｔ６に出力データ選択用マルチプレクサ−１５でクロッ
ク信号φ２に同期して第６ビツト目のデータとして選択
出力される。

以下同様に、時刻ｔ４ではクロック信号φ９が“Ｏ″レ
ベル立下がり、代わってクロック信号φ１０が“１″レ
ベルに立上がり、ざらに時刻ｔ５ではりＯツク信号φ１
１が“０”レベルに立下がり、代わってクロック信号φ
１２が“１″レベルに立上がる。そして、それぞれの時
刻から信号φの３周期分だけ遅れた時刻ｔ７、ｔ８で出
力データ選択用マルチプレクサ−１５でクロック信号φ
３、φ４に同期して入出力バッファＩＩＦ、　１１Ｈそ
れぞれの出力データが第７ビツト目、第８ビツト目のデ
ータとして選択出力される。従って、ｔ８が経過した後
では入出力バッフ７１１Ｂ、１１［）、　１１Ｆ、　１
１Ｈからのデータが外部に出力される。

このように上記実施例のＤＲＡＭではバイト・モードの
データ読み出しを行なうことができる。

しかも、必要とするデータ・バスはデータ読み出し用の
４対と、データ書き込み用の４対との合計８対を設けれ
ばよい。これは前記第３２図に示す従来のものに比べて
半分である。これにより集積回路化する際に必要な配線
領域が第３２図のものに比べて半減し、チップ面積の縮
小化が実現できる。

しかも、クロック信号φ１ないしφ４に同期して出力デ
ータ選択用マルチプレクサ−１５でデータ・バス１２Ａ
ないし１２Ｄ上のデータを選択出力する際には、クロッ
ク信号φ８で例示するように、マルチプレクサ−１５で
データが選択出力される時刻から３周期（ａ’ｒ＞分前
に入出力バッファ選択用マルチプレクサ−１４Ｂからデ
ータ・バス１２Ｂ上にデータが出力されているので、マ
ルチプレクサ−１５から選択出力され・たデータがデー
タ・バス１２上を伝播してマルチプレクサ−１４にまで
到達するのに充分な時間余裕がある。このため、長いデ
ータ・バスにおけるデータ伝播遅延が高速のシリアル・
モードの周期に影響を与えることはない。すなわち、高
速のデータ読み出しモードが実現できる。

第３図シよバイト・モード時のデータ書き込み動作の一
例を示すタイミングチャートである。この場合、基本的
な動作は読み出し時と同じであるが、データの伝播方向
が読み出し時とは逆のため、制御回路２ｉから出力され
るクロック信号φ５ないしφ１２のタイミングが第２図
のものとは異なっている。

ここで、クロック信号φ５ないしφ１２に同期してデー
タ書き込み用のデータ・バス１３Ａないし１３Ｄ上のデ
ータを、入出力バラフッ選択用マルチプレクサ−１４Ａ
ないし１４（）で選択する場合には、クロック信号φ７
で例示するように、マルチプレクサ−２０で書き込みデ
ータが選択出力される時刻から４周期（４丁）分の期間
、入出力バッファ選択用マルチプレクサ−１４Ｂが動作
しているため、マルチプレクサ−２０から選択出力され
たデータがデータ書き込み用のデータ・バス１３上を伝
達してマルチプレクサ−１４にまで到達するのに充分な
時間余裕がある。このため、データ書き込み時の場合に
も、長いデータ・バスにおけるデータ伝播遅延が高速の
シリアル・モードの周期に影響を与えることはない。す
なわち、高速のデータ書き込みモードが実現できる。

ところで、一般にシリアル・アクセス可能なりＲＡＭで
は、一連のシリアル・アクセス動作期間内にデータ読み
出し動作と書き込み動作が混在することを許している場
合が多い。このような場合には、１ｌＪＩ１１回路２ｉ
で第４図のタイミングチャートに示すようなタイミング
でクロック信号φ５ないしφ１２を発生させればよい。

このタイミングによれば、データの読み出し時には出力
データ選択用マルチプレクサ−１５でデータ・バス１２
上のデータを選択するよりも２周期（２Ｔ）前に入出力
バッフ７１１からのデータがデータ・バス１２上に選択
出力されており、データの書き込み時には入出力バラフ
ッ選択用マルチプレクサ−１４でデータババス１３上の
データを選択するよりも２周期（２Ｔ）前に入力データ
選択用マルチプレクサ−２０から書き込みデータがデー
タ・バス１３上に選択出力されている。このため、デー
タの読み出し時及び書き込み時共に２周期の期間の分だ
けデータバス上をデータが伝播する余裕があり、この場
合にも長いデータ・バスにおけるデータ伝播遅延が高速
のシリアル・モードの周期に影響を与えることはない。

第５図は上記実施例における出力データ選択用マルチプ
レクサ−１５の具体的な構成を示す回路図である。図示
するようにこのマルチプレクサ−１５は、クロック信号
φ１ないしφ４それぞれを反転する各インバータ３０と
、データ読み出し用の４対のデータ・バス１２のデータ
経路の途中に挿入され、クロック信号φ１ないしφ４及
び上記各インバータ３０によるこれらの反転クロック信
号に基づいて導通制御される各ＣＭＯＳトランスファー
ゲート３１とで構成され、各ＣＭＯＳトランスファーゲ
ート３１の一端は出力ドライバー１５の入力側で共通に
接続されている。そして、“１″レベルにされたクロッ
ク信号が供給される１組のＣＭＯＳトランスファーゲー
ト３１のみが導通し、ここに接続されているデータ・バ
ス１２が選択される。

第６図は上記実施例における入力データ選択用マルチプ
レクサ−２０の具体的な構成を示す回路図である。この
マルチプレクサ−２０も第５図のマルチブレクサ−１５
と同様に、クロック信号φ１ないしφ４それぞれを反転
する各インバータ３０、データ書き込み用の４対のデー
タ・バス１３のデータ経路の途中に挿入され、クロック
信号φ１ないしφ４及び上記各インバータ３０によるこ
れらの反転りロック信号に基づいて導通制即される各Ｃ
ＭＯＳトランスファーゲート３１とが設けられている他
に、それぞれ２個のインバータ３２．３３で構成された
ターミネータ回路３４が設けられている。

そして、゛１ｎレベルにされたクロック信号が供給され
る１組のＣＭＯＳトランスファーゲート３１のみが導通
し、ここに接続されているデータ・バス１３が選択され
る。

第７図は上記実施例における一つの入出力バツファ選択
用マルチプレクサ−１４Ａの具体的な構成を示す回路図
である。図示するようにこのマルチプレクサ−１４Ａは
、クロック信号φ５、φ６それぞれを反転する各インバ
ータ３５と、入出力バッファ１１Ａ及び１１Ｂの２対の
入出力線の経路の途中に挿入され、りＯツク信号φ５、
φ６及び上記各インバータ３５によるこれらの反転クロ
ック信号に基づいて導通制御される各ＣＭＯＳトランス
ファーゲート３６とで構成されている。そして、０１″
レベルにされたクロック信号が供給される１組のＣＭＯ
Ｓトランスファーゲート３６のみが導通し、ここに接続
されている入出力バッフ？１１が選択される。

第８図は上記実施例における制御回路２ｉ内のクロック
信号φ１ないしφ４を発生する回路部分の具体的な構成
を示す回路図である。この回路では４個のクロック信号
発生回路４０Ａないし４０Ｄが設けられ、これらクロッ
ク信号発生回路４０は多段縦続接続され、４段目のクロ
ック信号発生回路４０Ｄの出力りＯツク信号φ４は１段
目のクロック信号発生回路４０Ａに帰還されている。ざ
らに各段のクロック信号発生回路４０には制御回路２ｉ
内で前記カラムアドレス・ストローブ信号ＣＡＳに同期
して発生される基本りＯツク信号φ及びその反転信号φ
、前記制御信号５ＳＥＴ及びその反転信号５ＳＥＴが並
列に供給される。また、１段目のクロック信号発生回路
４０Ａには、４ＭビットＤＲＡＭを動作させる際に外部
から入力されるそれぞれ１０ピツトのロウアドレスＡＩ
　ＲないしＡ　ＩＯＲ及びカラムアドレスＡＩＣないし
Ａ　１０Ｃのうち、それぞれ最上位ビットの反転アドレ
スＡ　ＩＯＲとＡ　１０Ｃが、２段目のクロック信号発
生回路４０３にはＡ　ＩＯＲとＡ　ＩＯＣが、３段目の
クロック信号発生回路４（ＩＧにはＡ　１０ＲとＡ１０
Ｃが、４段目のクロック信号発生回路４０ＤにはＡ　Ｉ
ＯＲとＡ　ＩＯＣが、それぞれ供給される。このような
構成でなる回路では、制御信号５ＳＥＴが゛′０″レベ
ルでかつ５ＳＥＴが“１″レベルのとき、アドレスＡ　
ＩＯＲとＡ　ＩＯＣが供給される１段目のクロック信号
発生回路４０Ａの出力クロック信号φ１のみが゛１ルベ
ルに設定され、他の段のクロック信号発生回路４０の出
力クロック信号φ２ないしφ４は全て“０″レベルに設
定される。その後、基本クロック信号φに同期して“１
″レベルの信号が後段に順次転送されることにより、前
記第２図ないし第５図の各タイミングチャートで示され
るようなりロック信号φ１ないしφ４が発生される。

第９図は第８図回路中の各クロック信号発生回路４０の
具体的な構成を示す回路図である。この回路４０は、ク
ロック信号φに同期して前段からの信号φｎ−１を反転
するりＯラクト・インバータ４１及びこのインバータ４
１の出力が供給されるターミネータ回路４２からなり信
号φｎ−１を信号φの半ビット分シフトする半ビツトシ
フト回路４３と、このシフト回路４３からの信号を反転
するクロックド・インバータ４４及びこのインバータ４
４の出力が供給されるターミネータ回路４５からなり上
記シフト回路４３の信号を信号φの半ビット分シフトす
る半ビツトシフト回路４６と、前記制御信号５ＳＥＴが
１１０″レベルの期間にのみ動作し、上記アドレス信号
ＡＲとＡＣが供給されその出力がターミネータ回路４２
に供給されるクロックド・ナンド回路４７とから構成さ
れている。ここで、アドレス信号ＡＲとＡＣとして最上
位ビットの反転アドレスＡ　１０ＲとＡ　ＩＯＣが供給
される１段目のクロック信号発生回路４０Ａに注目する
と、制御信号ＳＳＥＴが“Ｏｎレベルでかつ５ＳＥＴが
″１″レベルのとき、アドレス信号Ａ　ＩＯＲとＡ　Ｉ
ＯＱとして例えば共に“１”レベルに設定されると、ナ
ンド回路４７の出力が“０″レベルにされ、この信号が
シフト回路４３側に設けられているターミネータ回路４
２に供給される。その後、基本クロック信号φが“１″
レベルに立上がり、シフト回路４６が動作すると、その
出力クロック信号φ１が“１″レベルにされる。１段目
以外のクロック信号発生回路４０では、ナンド回路４７
に供給されるアドレス信号のうちのいずれか一方が“０
″レベルであり、各ナンド回路４１の出力が“１″レベ
ルになるため、基本クロック信号φが“１”レベルに立
上がり、各シフト回路４６が動作すると、それぞれの出
力クロック信号φが“ＯＨレベルにされる。また、信＠
　　〜５ＳＥＴが“１ｎレベルに立上がった後は、各ク
ロック信号発生回路４０のナンド回路４７の動作が停止
状態となり、その後は基本クロック信号φに同期して“
１”レベル状態が次段のクロック信号発生回路４０に移
動する。

第１０図は上記実施例における制卸回路２ｉ内のクロッ
ク信号φ５ないしφ１２を発生する回路部分の具体的な
構成を示す回路図である。この回路は合計で４回路分設
けられており、それぞれが第１０図のように構成されて
いる。すなわち、信号Ａに同期して入力信号を反転する
りＯラクト・インバータ４１及びこのインバータ４１の
出力が供給されるターミネータ回路４２とからなり入力
信号を信号Ａの半ビット分シフトする半ビツトシフト回
路４３と、このシフト回路４３からの信号を信号τに同
期して反転するクロックド・インバータ４４及びこのイ
ンバータ４４の出力が供給されるターミネータ回路４５
とからなり上記シフト回路４３の信号を信号への半ビツ
ト分シフトする半ビツトシフト回路４６と、このシフト
回路４６の出力をシフト回路４３に入力として帰還する
インバータ４８と、ロウアドレス信号Ａ９Ｒが入力とし
て供給され、前記制御信号５ＳＥＴに基づいて入力を反
転するとともに出力が上記シフト回路４３側のターミネ
ータ回路４２に供給されるクロックド・インバータ４９
と、シフト回路４６の出力を反転するインバータ５０と
から構成されている。

この第１０図回路においてシリアル・モードのデータ読
み出し動作タイミングでクロック信号φ５ないしφ１２
を発生させる場合には、第１１図に示すように４回路の
各入力信号Ａとしてφ１ないしφ４をそれぞれ供給する
。これにより、各シフト回路４６の出力φｉとして第１
１図に示すようにφ５．φ７．φ９．φ１１がそれぞれ
出力され、さらに各インバータ５０の出力φｉ＋１とし
て第１１図に示すようにφ６．φ８．φ１０．φ１２が
それぞれ出力される。また、第１２図はシリアル・モー
ドのデータ書き込み動作タイミングでクロック信号φ５
ないしφ１２を発生させる場合のものであり、第１３図
は同様にシリアル・モードのデータ読み出し、書き込み
併用動作タイミングでクロック信号φ５ないしφ１２を
発生させる場合のものである。

第１４図はこの発明を第１図の実施例のものと同様に、
４Ｍビットの記憶容量を持ち、バイト・モード・アクセ
スを行なうＤＲＡＭに実施した場合の第２の実施例の構
成を示すブロック図である。

第１図の場合と同様に、１０は８ブロツクに分割された
セル・アレイ、１１Ａないし１１Ｈは上記セル・アレイ
１０からの読み出しデータもしくはセル・アレイ１０に
対する書き込みデータが供給される入出力バッファ、１
２Ａ及び１２Ｂはそれぞれ２本のデータ線で構成されて
いるデータ読み出し用の２対のデータ拳バス、１３Ａ及
び１３Ｂは同じくそれぞれが２本のデータ線で構成され
ているデータ書き込み用の２対のデータ・バス、１４Ｅ
と１４Ｆはそれぞれ４個の入出力バッファ毎に設けられ
、クロック信号φ２３ないしφ２６及びφ２７ないしφ
３０それぞれに基づき、データの読み出し時にはそれぞ
れ各４個の入出力バッファ１１のデータを順次選択して
対応するデータ読み出し用のデータ・バス１２上に出力
すると共に、データの書き込み時には対応するデータ書
き込み用のデータ・バス１３上のデータを各４個の入出
力バッファ１１に順次供給する入出カバソファ選択用マ
ルチプレクサ−１１５Ｂはデータ読み出し用の２対のデ
ータ・バス１２Ａ、　１２Ｂ上のデータをクロック信号
φ２ｉとφ２２に基づき選択して１ビツトづつ出力する
出力データ選択用マルチプレクサ−１１６はこの出力デ
ータ選択用マルチプレクサ−で選択されたデータが供給
される出力ドライバー、１７はデータ出力用パッド、１
８はデータ入力用パッド、１９は入力ドライバー、２０
Ｂはデータの書き込み時に上記入力ドライバー１９から
のデータを上記クロック信号φ２ｉとφ２２に基づき上
記データ書き込み用の２対のデータ・バス１３Ａ、１３
Ｂ上に選択供給する入力データ選択用マルチプレクサ−
１２ｉＢは上記クロック信号φ２ｉないしφ３０を発生
する制御回路である。

上記制御回路２ｉＢには第１図の実施例の場合と同様に
、バイト・モード動作を行なわせる際に使用される制御
信号５ＳＥＴ、ロウアドレス・ストローブ信号ＲＡＳ、
カラムアドレス・ストローブ信号ＣＡＳ、ロウ及びカラ
ムアドレス信号（第１４図では図示せず）が供給され、
これら各種信号とデータ読み出し動作、書き込み動作も
しくは書き込み、読み出し併用動作の区別に基づき基本
クロック信号φを発生し、さらにこの信号φから上記ク
ロック信号φ２ｉないしφ２２を発生する。

この実施例装置は、データ・バス１２．１３上における
データ遅延時間が比較的短く、入出力バッファ選択用マ
ルチプレクサ−１４を制御するためのりＯツク信号φ２
３ないしφ３０と、出力データ選択用マルチプレクサ−
１５３もしくは入力データ選択用マルチプレクサ−２０
Ｂを制御するためのクロック信号φ２ｉとφ２２との切
替え時間のタイミングのずれを、第１図の実施例の場合
はど考慮する必要がないＤＲＡＭに適用することができ
る。

第１５図（ａ＞及び第１５図（ｂ）はバイト・モード時
のデータ読み出し動作及び読み出し、書き込み併用動作
の一例を示すタイミングチャートであり、第１６図はバ
イト・モード時のデータ書き込み動作の一例を示すタイ
ミングチャートである。

この実施例のＤＲＡＭの基本動作は第１図の場合と同様
であり、入出力バッファ選択用マルチプレクサ−１４２
と１４Ｆは各４個の入出力バツフ７１１のうちそれぞれ
一つを順次選択し、データ読み出し時には入出力バツフ
ァ１１のデータをデータ読み出し用のデータ・バス１２
Ａ、　１２Ｂ上に出力し、データ書き込み時にはデータ
書き込み用のデータバス１３Ａ、１３３上のデータを入
出力バツフ７１４に選択供給する点が異なるだけである
。

従って、この実施例のＤＲＡＭでもバイト・モードのデ
ータ読み出し、書込みもしくは読み出し、書き込み併用
動作を行なうことができる。しかも、必要とするデータ
・バスはデータ読み出し用の２対とデータ書き込み用の
２対との合計４対を設ければよいため、上記第１図の実
施例に比べ、必要な配線領域が半減する。

また、第１５図（ａ）及び（ｂ）のタイミングチャート
で示されるデータの読み出し動作時及び読み出し書き込
み動作時に、マルチプレクサ−１４から選択出力された
データがデータ・バス１２上を伝達して出力データ選択
用マルチプレクサ−１５Ｂに、もしくは入力データ選択
用マルチプレクサ−２０３から選択出力されたデータが
データ・バス１３上を伝達してマルチプレクサ−１４に
まで到達するのにそれぞれ基本クロック信号φの２周期
分の時間が確保されている。このため、長いデータ・バ
スにおけるデータ伝播遅延が高速のシリアル・モードの
周期に影響を与えることはない。すなわち、高速のデー
タ読み出しモード及び読み出し、書き込み併用モードが
実現できる。また、第１６図のタイミングチャートで示
される書き込み動作時では、それぞれ基本クロック信号
φの４周期分の時間が確保されているため、この場合に
も高速のデータ書き込みモードが実現できる。

第１７図は上記実施例における出力データ選択用マルチ
プレクサ−１５Ｂの具体的な構成を示す回路図である。

図示するようにこのマルチプレクサ−１５８は、クロッ
ク信号φ２ｉ、φ２２を反転する各インバータ３０と、
データ読み出し用の２対のデータ・バス１２Ａ、　１２
Ｂのデータ経路の途中に挿入され、クロック信号φ２ｉ
とφ２２及び上記各インバータ３０によるこれらの反転
クロック信号に基づいて導通制御される各ＣＭＯＳトラ
ンスファーゲート３１とで構成されている。この出力デ
ータ選択用マルチプレクサ−１５Ｂは、前記第５図のマ
ルチプレクサ−１５に比べ、データ・バス１２の数が減
少している分だけインバータ３０とＣＭＯＳトランスフ
ァーゲート３１の数が減少しているだけである。従って
、この実施例における入力データ選択用マルチプレクサ
−２０Ｂは、前記第６図のものに比べ単にインバータ３
０、ＣＭＯＳトランスファーゲート３１及びラッチ回路
３４がデータ・バスの数に対応した分だけ設けられた構
成となっている。

第１８図は上記実施例における一方の入出力バッファ選
択用マルチプレクサ−１４Ｅの具体的な構成を示す回路
図である。図示するようにこのマルチプレクサ−は、ク
ロック信号φ２３．φ２４．φ２５゜φ２６それぞれを
反転する各インバータ３５と、４個の入出力バッファ１
１Ａないし１１０の各２対の入出力線の経路の途中に挿
入され、クロック信号φ２３゜φ２４．φ２５．φ２６
及び上記各インバータ３５によるこれらの反転クロック
信号に基づいて導通制御される各ＣＭＯＳトランスファ
ーゲート３６とで構成されている。この場合、この入出
力バツファ選択用マルチプレクサ−１４は４個の入出力
バツファ１１を選択する必要があるため、前記第７図の
マルチプレクサ−１４に比べ、入出力バッファ１１の数
が増加している分だけインバータ３５とＣＭＯＳトラン
スファーゲート３６の数が増加しているだけである。

第１９図は上記実施例における制御回路２ｉＢ内のクロ
ック信号φ２ｉとφ２２を発生する回路部分の具体的な
構成を示す回路図である。この回路では２個のクロック
信号発生回路６０Ａないし６０Ｂが設けられ、両クロッ
ク信号発生回路６０は直列接続され、後段のクロック信
号発生回路６０Ｂの出力クロック信号φ２２は前段のク
ロック信号発生回路６０Ａに帰還されている。さらに両
クロック信号発生回路６０には制御回路２ｉＢ内で前記
カラムアドレス・ストローブ信号ＣＡＳに同期して発生
される基本りＯツク信号子及びその反転信号φ、前記制
御信号５ＳＥＴ及びその反転信号５ＳＥＴが並列に供給
される。また、前段のクロック信号発生回路６０Ａには
、外部から入力される１０ビツトのカラムアドレスＡＩ
　ＣないしＡ　ＩＯＣのうち、最上位ビットのアドレス
Ａ　１０Ｃが、後段のクロック信号発生回路６０Ｂには
その反転アドレスＡ　ＩＯＣがそれぞれ供給される。こ
のような構成でなる回路では、制御信号５ＳＥＴが“０
″レベルでかつ５ＳＥＴが“１”レベルのとき、アドレ
スＡ　１０Ｃが供給される前段のクロック信号発生回路
６０Ａの出力りＯツク信号φ２ｉが“１”レベルに設定
され、後段のクロック信号発生回路６０Ｂの出力クロッ
ク信号φ２２が“０”レベルに設定される。その後、基
本クロックφに同期して“１”レベルの信号が後段に転
送されることにより、前記第１５図（ａ）、（ｂ）及び
第１６図の各タイミングチャートで示されるようなりロ
ック信号φ２ｉ．φ２２が発生される。

第２０図は上記第１９図回路中のクロック信号発生回路
６０の具体的な構成を示す回路図である。

この回路は、クロック信号φに同期して前段の信号φｎ
−１を反転するクロックド・インバータ６１及びこのイ
ンバータ６１の出力が供給されるターミネータ回路６２
からなり信号φｎ−１を信号φの半ビット分シフトする
半ピットシフト回路６３と、このシフト回路６３からの
信号を反転するクロックド・インバータ６４及びこのイ
ンバータ６４の出力が供給されるターミネータ回路６５
からなり上記シフト回路６３の信号を信号φの半ビット
分シフトする半ビツトシフト回路６６と、前記制御信号
５ＳＥＴが“０″レベルの期間にのみ動作し、上記アド
レス信号Ａ　ＩＯＣもしくはＡ１０Ｃが供給され、出力
が上記シフト回路６３側のターミネータ回路６２に供給
されるクロックド・インバータ６７とから構成されてい
る。ここで、アドレス信号Ａ　１０Ｇが供給される前段
のクロック信号発生回路６０Ａに注目すると、制御信号
５ＳＥＴが“Ｏ”レベルでかつ５ＳＥＴが゛１″レベル
のとき、アドレス信号Ａ　１０Ｃが例えば“１″レベル
に設定されると、クロックド・インバータ６７の出力が
“０”レベルにされ、この信号がシフト回路６３に設け
られているターミネータ回路６２に供給される。その後
、基本クロック信号φが°゛１″１″レベルがり、シフ
ト回路６６が動作すると、その出力クロック信号φ２ｉ
が“１”レベルにされる。後段のクロック信号発生回路
６０Ｂでは、クロックド・インバータ６７に供給される
アドレス信号Ａ　１０Ｇが゛０″レベルであり、その出
力が１”レベルになるため、基本クロック信号φが゛１
″レベルに立上がり、シフト回路６６が動作すると、そ
の出力クロック信号φ２２は“Ｏ″レベルされる。信号
５ＳＥＴが°゛１″１″レベルがった後は、各クロック
信号発生回路６０のクロックド・インバータ６７の動作
が停止状態となり、その後は基本クロック信号φに同期
して゛１″レベル状態が後段のクロック信号発生回路に
移動する。

第２ｉ図、第２３図及び第２５図はそれぞれ上記実施例
における制御回路２ｉＢ内のクロック信号φ２３ないし
φ３０を発生する回路部分の具体的な構成を示す回路図
である。この制御回路２ｉ３内において、第２ｉ図の回
路は２回路、第２３図の回路は４回路、第２５図の回路
は８回路それぞれ設けられている。

第２ｉ図の回路では、信号Ｂに同期して入力信号を反転
するクロックド・インバータ７１及びこのインバータ７
１の出力が供給されるターミネータ回路７２とからなり
入力信号を信号Ｂの半ビット分シフトする半ビツトシフ
ト回路１３と、このシフト回路７３からの信号を信号Ｂ
に同期して反転するクロックド・インバータ１４及びこ
のインバータ１４の出力が供給されるターミネータ回路
７５とからなりシフト回路７３の信号を信号Ｂの半ビッ
ト分シフトする半ビツトシフト回路７６と、このシフト
回路７６の出力をシフト回路７３に入力として帰還する
インバータ７７と、カラムアドレス信号Ａ　１０Ｃが入
力として供給され、前記制御信号５ＳＥＴに基づいて入
力を反転するとともに出力が上記シフト回路７３側のタ
ーミネータ回路１２に供給されるクロックド・インバー
タ７８とから構成されている。

この第２ｉ図回路の２回路のうち一方には信号Ｂとして
クロック信号φ２ｉが、他方には信号Ｂとしてクロック
信号φ２２がそれぞれ供給される。この回路の動作は前
記第１０図の場合と同様であり、信号Ｂとしてクロック
信号φ２ｉが供給される場合にはシフト回路７６の出力
Ｃとしてクロック信号φ３１が、信号Ｂとしてクロック
信号φ２２が供給される場合には出力Ｃとしてクロック
信号φ３２がそれぞれ出力される。この第２ｉ図回路の
入出力信号Ｂ、Ｃの関係を第２２図にまとめて示す。

第２３図の回路では、信号りに同期して入力信号を反転
するクロックド・インバータ８１及びこのインバータ８
１の出力が供給されるターミネータ回路８２とからなり
入力信号を信号りの半ビット分シフトする半ビツトシフ
ト回路８３と、このシフト回路８３からの信号を信号り
に同期して反転するクロックド・インバータ８４及びこ
のインバータ８４の出力が供給されるターミネータ回路
８５とからなりシフト回路８３の信号を信号りの半ビッ
ト分シフトする半ビツトシフト回路８６と、このシフト
回路８６の出力をシフト回路８３に入力として帰還する
インバータ８７と、ロウアドレス信号Ａ９Ｒとその反転
アドレスＡ９Ｒ及びＡ　ＩＯＲとその反転アドレスＡ　
１０Ｒのいずれか一つの組合せアドレスが入力として供
給され、前記制御信号５ＳＥＴに基づいて動作するとと
もに出力が上記シフト回路８３側のターミネータ回路８
２に供給されるクロックド・ナンド回路８８と、シフト
回路８６の出力を反転するインバータ８９とから構成さ
れている。

この第２３図回路の４回路のうち、一つ目の回路には信
号りとしてクロック信号φ３１が、ナンド回路８８への
アドレス信号としてＡ９ＲとＡ　ＩＯＲがそれぞれ供給
され、二つ目の回路には信号りとしてクロック信号φ３
１が、ナンド回路８８へのアドレス信号としてＡ９Ｒと
Ａ　ＩＯＲがそれぞれ供給され、三つ目の回路には信号
りとしてクロック信号φ３２が、ナンド回路８８へのア
ドレス信号としてＡ９ＲとＡ　ＩＯＲがそれぞれ供給さ
れ、四つ目の回路には信号りとしてクロック信号φ３２
が、ナンド回路８８へのアドレス信号としてＡ９ＲとＡ
　ＩＯＲがそれぞれ供給される。

第２４図は上記第２３図回路の入出力信号の関係をまと
めて示すものであり、クロック信号φ３１が信号りとし
てかつナンド回路８８へのアドレス信号としてＡ９Ｒと
Ａ　ＩＯＲがそれぞれ供給される一つ目の回路では、シ
フト回路８６の出力Ｅとしてクロック信号φ３３が、イ
ンバータ８９の出力Ｆとしてクロック信号φ３３がそれ
ぞれ得られる。クロック信号φ３１が信号りとしてかつ
ナンド回路８８へのアドレス信号としてＡ９ＲとＡ　Ｉ
ＯＲがそれぞれ供給される二つ目の回路では、シフト回
路８６の出力Ｅとしてクロック信号φ３５が、インバー
タ８９の出力Ｆとしてクロック信号φ３５がそれぞれ得
られる。

また、クロック信号φ３２が信号りとしてかつナンド回
路８８へのアドレス信号としてＡ９ＲとＡ　ＩＯＲがそ
れぞれ供給される三つ目の回路では、シフト回路８６の
出力Ｅとしてクロック信号φ３４が、インバータ８９の
出力Ｆと゛してクロック信号φ３４がそれぞれ得られる
。ざらに、クロック信号φ３２が信号りとしてかつナン
ド回路８８へのアドレス信号としてＡ９ＲとＡ　ＩＯＲ
がそれぞれ供給される三つ目の回路では、シフト回路８
６の出力Ｅとしてクロック信号φ３６が、インバータ８
９の出力Ｆとしてクロック信号φ３６がそれぞれ得られ
る。

第２５図の回路は、信号Ｇを所定時間遅延する遅延回路
９１、この遅延回路９１の出力を反転するインバータ９
２、このインバータ９２の出力と上記信号Ｇが供給され
るナンド回路９３、信号Ｈを所定時間遅延する遅延回路
９４、この遅延回路９４の出力を反転するインバータ９
５、このインバータ９５の出力と上記信号Ｈが供給され
るナンド回路９６、信号ＩとＪが供給されるナンド回路
９７、このナンド回路９７の出力を反転するインバータ
９８、上記ナンド回路９７の出力と前記制御信号５ＳＥ
Ｔが供給されるナンド回路９９、上記インバータ９８の
出力と前記制御信号５ＳＥＴが供給されるナンド回路１
００．入出力間が交差接続され、一方には上記ナンド回
路９３．９９の出力が、他方には上記ナンド回路９６．
１００の出力がそれぞれ供給される２個のナンド回路１
０１．１０２からなるフリップフロップ１０３がら構成
されている。

この回路は入力信号Ｇ１Ｈ１１，Ｊとして、上記第２ｉ
図回路で得られるり０ツク信号φ３１゜φ３２、上記第
２３図回路で得られるクロック信号φ３３ないしφ３６
及びこれらの反転信号を選択的に供給することにより、
フリップフロップ１０３の出力にとしてクロック信号φ
２３ないしφ３０を得るものである。

第２６図は第１４図の実施例装置においてシリアル・モ
ードでデータの読み出しもしくは読み出し、固き込み併
用動作を行なわせる際に使用されるクロック信号φ２３
ないしφ３０を発生する場合の、第２５図の回路８個に
対する入出力関係をまとめて示したものである。同様に
、第２７図は第１４図の実施例装置においてシリアル・
モードでデータの書き込み動作を行なわせる際に使用さ
れるクロック信号φ２３ないしφ３０を発生する場合の
、第２５図の回路８個に対する入出力関係をまとめて示
したものである。

第２８図はこの発明の第３の実施例の構成を示すブロッ
ク図である。前記第１図の実施例装置ではデータ舎バス
がデータ読み出し用のデータバス１２とデータ書き込み
用のデータ・バス１３とに分けられていたが、この実施
例のＤＲＡＭでは両データ・バスをデータ読み出し、書
き込み用のデータ・バス１１０で共用させるようにした
ものである。

また、これに伴い、前記出力データ選択用マルチプレク
サ−１５及び入力データ選択用マルチプレクサ−２０の
代わりに、双方向でデータの選択が可能な入出力データ
選択用マルチプレクサ−（ＭＰＸ）１２０が設けられて
いる。

第２９図はこの発明の第４の実施例の構成を示すブロッ
ク図である。この実施例装置は、上記第２８図の実施例
と同様の変形を前記第１４図の実施例装置に施すように
したものである。すなわち、第１４図の実施例装置では
データ・バスがデータ読み出し用のデータバス１２とデ
ータ書き込み用のデータ・バス１３とに分けられていた
が、この実施例のＤＲＡＭでは両データ・バスをデータ
読み出し、書き込み用のデータ・バス１１０で共用させ
るようにしたものである。従ってこの実゛施例の場合に
も、前記出力データ選択用マルチプレクサ−１５Ｂ及び
入力データ選択用マルチプレクサ−２０８の代わりに、
双方向でデータの選択が可能な人出カデータ選択用マル
チプレクサ−１２０８が設けられている。

第３０図はこの発明の第５の実施例の構成を示すブロッ
ク図である。前記第１図の実施例装置ではデータ読み出
し用とデータ書き込み用のデータ・バスがそれぞれ１対
のデータ線で構成されていたが、この実施例のＤＲＡＭ
では各データ・バスそれぞれを１本のデータ線で構成す
るようにしたものである。これにより、配線領域をより
狭くすることができ、ざらにチップの縮小化が可能であ
る。

第３１図はこの発明の第６の実施例の構成を示すブロッ
ク図である。この実施例装置は、上記第３０図の実施例
と同様の変形を前記第１４図の実施例装置に施すように
したものである。すなわちこの実施例のＤＲＡＭでは、
各データ・バス１２．１３それぞれを１本のデータ線で
構成することにより、よりチップの縮小化を図るように
したものである。

第３２図はこの発明の第７の実施例の構成を示すブロッ
ク図である。この実施例装置は、上記第３０図の実施例
と同様の変形を前記第２８図の実施例装置に施すように
したものである。

第３３図はこの発明の第８の実施例の構成を示すブロッ
ク図である。この実施例装置は、上記第３０図の実施例
と同様の変形を前記第２９図の実施例装置に施すように
したものであり、この実施例のものが最もデータ・バス
の本数が少なくなり、わずか２本となる。

これら第３ないし第８の各実施例のＤＲＡＭでも、従来
に比べてデータ・バスに必要な配線領域が削減でき、こ
れによってチップ面積の縮小化が可能である。しかもデ
ータ・バス上でデータが伝播する時間に充分余裕がある
ため、高速のデータ読み出し、書き込みモードが実現で
きる。

なお、この発明は上記各実施例に限定されるものではな
く種々・の変形が可能であることはいうまでもない。例
えば、上記各実施例ではこの発明をバイト・モードのシ
リアル・データ・アクセスを行なう場合について説明し
たが、これはその他に４ビット単位でシリアル・アクセ
スを行なうニブル・モードを行なうものにも容易に実施
が可能であることはもちろんである。

さらに、上記各実施例ではこの発明を×１ビット構成（
出力データが１ビツト）のバイト・モード・アクセスを
行なう場合について説明したが、これは任意ビット構成
のものに実施することができる。すなわちｎビット構成
にするためには、例えば第１図の実施例装置において、
入出力バッファ選択用マルチプレクサ−１４から出力デ
ータ選択用マルチプレクサ−１５及び入力データ選択用
マルチプレクサ−２０に至るデータ経路をｎ組設ければ
よい。このとき、ＩＩＩＩｇ１回路２ｉで発生されるク
ロック信号φ１ないしφ１２を各データ経路で共通に使
用することができる。

［発明の効果］ 以上説明したようにこの発明によれば、集積回路化する
際のチップ面積の縮小化とデータの読み出し、書き込み
サイクル動作の高速化とを共に満足するシリアル・アク
セスが可能な半導体記憶装置を提供することができる。

【図面の簡単な説明】

第１図はこの発明の第１の実施例装置の構成を示すブロ
ック図、第２図ないし第４図はそれぞれ上記第１の実施
例装置のタイミングチャート、第５図ないし第１０図は
それぞれ上記第１の実施例装置の各部の具体的な構成を
示す回路図、第１１図ないし第１３図はそれぞれ上記第
１０図回路の入出力関係をまとめて示す図、第１４図は
この発明の第２の実施例装置の構成を示すブロック図、
第１５図（ａ）及び第１５図（ｂ）、第１６図はそれぞ
れ上記第２の実施例装置のタイミングチャート、第１７
図、第１８図、第１９図、第２０図、第２ｉ図、第２３
図、第２５図はそれぞれ上記第２の実施例装置の各部の
具体的な構成を示す回路図、第２２図は上記第２ｉ図回
路の入出力関係を示す図、第２３図は上記第２４図回路
の入出力関係をまとめて示す図、第２６図及び第２７図
はそれぞれ上記第２５図回路の入出力関係をまとめて示
す図、第２８図はこの発明の第３の実施例装置の構成を
示すブロック図、第２９図はこの発明の第４の実施例装
置の構成を示すブロック図、第３０図はこの発明の第５
の実施例装置の構成を示すブロック図、第３１図はこの
発明の第６の実施例装置の構成を示すブロック図、第３
２図はこの発明の第７の実施例装置の構成を示すブロッ
ク図、第３３図はこの発明の第８の実施例装置の構成を
示すブロック図、第３４図及び第３５図はそれぞれ従来
装置のブロック図である。 １０・・・セル・アレイ、１１・・・入出力バッファ、
１２・・・データ読み出し用のデータ・バス、１３・・
・データ書き込み用のデータ・バス、１４・・・入出力
バッファ選択用マルチプレクサ−１１５・・・出力デー
タ選択用マルチプレクサ−１１６・・・出力ドライバー
、１１・・・データ出力用パッド、１８・・・データ入
力用パッド、１９・・・入力ドライバー、２０・・・入
力データ選択用マルチプレクサ−１２ｉ・・・制御回路
。 出願人代理人　弁理士　鈴江武彦 欅も 第２図 渇茗 第３図 １１Ａ　　　　１１Ｂ ２Ａ （１３Ａ） 第７図 可迅 ３訂 第４図 、・１５ 第５図 第１１図 第１２図　　　　　第１３図 第１４図 ルＢ 第１６図 第１７図 （１３Ａ） 第１８図 第１９図 第２７図 第２８図 第２９図 第３２図 ５ＳＥＴ戸入＄ｄ入＄ 第３３図 第３４図 第３５図 手続補正書防式） 昭和　　年６へ５°１昌 特許庁長官　小　川　邦　夫　殿 １、事件の表示 特願昭６１−２８０５９５号 ２、発明の名称 半導体記憶装置 ３、補正をする者 事件との関係　特許出願人 （３０７）　　株式会社　東芝 ４、代理人 東京都千代田区霞が関３丁目７番２号　ＵＢＥビル〒１
００　電話０３　（５０２）３１８１　（大代表）７、
補正の内容 明細書の第５０頁第１７行に「第２３図は上記第２４図
回路」とあるを「第２４図は上記第２３図回路」と訂正
する。

Claims (6)

【特許請求の範囲】
1. （１）メモリセル・アレイと、 上記メモリセル・アレイからの読み出しデータもしくは
   メモリセル・アレイに対する書込データが供給される２
   ＾ｎ（ｎは２以上の自然数）個の入出力バッファと、 複数本のデータ・バスと、 上記入出力バッファの各２＾ｉ（ｉは１以上の自然数）
   個毎に対応してそれぞれ設けられ、データの読出し時に
   は対応する２＾ｉ個の入出力バッファからのデータを選
   択して対応するデータ・バス上に順次出力し、データの
   書込み時には対応するデータ・バス上のデータを対応す
   る２＾ｉ個の入出力バッファに順次選択して供給する入
   出力バッファ選択手段と、 データの読出し時に上記複数本のデータ・バス上に出力
   される複数ビットの読出しデータを順次選択して外部に
   シリアルに出力すると共に、データの書込み時には外部
   シリアル・データを上記複数本のデータ・バス上に順次
   選択して供給する入出力データ選択手段とを具備したこ
   とを特徴とする半導体記憶装置。
2. （２）前記データ・バスはデータ読み出し用データ・バ
   スとデータ書き込み用データ・バスとで構成され、前記
   入出力データ選択手段はデータの読出し時に上記データ
   読み出し用データ・バス上に出力される複数ビットの読
   出しデータを順次選択して外部にシリアルに出力する出
   力データ選択手段と、データの書込み時に外部シリアル
   ・データを上記データ書き込み用データ・バス上に順次
   選択して供給する入力データ選択手段とで構成されてい
   る特許請求の範囲第１項に記載の半導体記憶装置。
3. （３）前記複数本の各データ・バスがデータ読み出し用
   のデータ・バスとデータ書き込み用のデータ・バスとを
   共用している特許請求の範囲第１項に記載の半導体記憶
   装置。
4. （４）前記各データ・バスがそれぞれ真のデータ及び補
   のデータを転送する一対のデータ線で構成されている特
   許請求の範囲第１項に記載の半導体記憶装置。
5. （５）前記各データ・バスがそれぞれ単一のデータ線で
   構成されている特許請求の範囲第１項に記載の半導体記
   憶装置。
6. （６）前記入出力バッファ選択手段から入出力データ選
   択手段に至るデータ経路が複数組設けられている特許請
   求の範囲第１項に記載の半導体記憶装置。