JPH0240192A - シリアルアクセス動作の可能な半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明はシリアルアクセス動作が可能な半導体記憶装
置に関し、特に、メモリセルアレイか複数のブロックに
分割されかつブロックごとに入力バッファ、出力バッフ
ァおよびシフトレジスタが設けられた半導体記憶装置の
改良に関する。

［従来の技術］ 従来から、コンピュータの主記憶装置などにＭＯＳメモ
リ（ＭＯ８＋−ランジスタを構成要素とする記憶装置）
か用いられている。このようなＭＯＳメモリに対しては
近年の半導体技術の発展により、高速大容量のＭＯＳメ
モリか実現されている。

一方、近年、画像処理の分野において画像信号をディジ
タル処理することが行なわれるようになってきており、
画素データを高速で入出力することのできる高速・大容
量のメモリか必要とされてきている。このようなディジ
タル画像処理分野で用いられるメモリに必要とされる機
能は高速のシリアルアクセス機能である。たとえばＮＴ
ＳＣ方式のビデオ信号を４ｆ、。（ｆｓｃは色副搬送波
周波数、約３．５８ＭＨｚ）で標本化する場合、１本の
水平走査線上のビデオ信号が２５６個の画素データにサ
ンプリングされる。このような画素データの書込／読出
を行なうために用いられるメモリに対しては１画素に対
しサイクル時間を６９゜８ｎｓ以下にする必要がある。

また、ノンインクレース変換（インターレースで与えら
れるビデオ信号において同一水平走査線上のビデオ信号
を２回連続して読出すことによりノンインターレスのビ
デオ信号に変換する）等の用途をも考慮すると、ザンブ
リング周波数８ｆ、ｃに対し、３０ｎｓ程度のサイクル
時間か必要とされる。

ＭＯＳメモリをこのような高速で動作させるために、外
部クロック（たとえばビデオ信号をディジタル処理する
場合には、色副搬送波を逓倍して得られる）を分周して
内部クロックを作成し、メモリの内部回路をそれぞれ分
周したクロ・ツクで時分割動作させ、これによりメモリ
の動作周波数を実質的に低くするという手法が従来より
行なわれている。

第８図は従来から用いられているシリアルアクセス動作
が可能なメモリの全体の構成の概略を示す図である。

第８図を参照して、情報を記憶するメモリセルアレイは
一例として２つのアレイプロ・ツク１０゜１１に分割さ
れる。メモリセルアレイブロック１０．１１の各々は行
および列状に配列された複数のメモリセルを有する。

メモリセルアレイブロック１０のデータの書込／読出を
行なうために、メモリセルアレイプロ・ツク１０の選択
された１行のメモリセルとデータの授受を行なうシフト
レジスタ２０と、クロ・ツク信号φ。に応答して活性化
され、入力データをシ１ノアルにシフトレジスタ２０へ
伝送するデータインバッファ３０と、クロ・ツク信号φ
。に応答して活性化され、シフトレジスタ２０にう・ソ
チされたデ夕をシリアルに読出すデータアラトノく・ソ
ファ４０とが設けられる。シフトレジスタ２０　＋；ｉ
、アタラッチ機能およびシフト機能を有しており、クロ
ック信号φ。に応答してデータのシフト動作を行なう。

また、制御信号（書込／読出指示信号）Ｗに応答してデ
ータインバ・ソファ３０とデータアウトバッファ４０の
いずれかに接続される。

メモリセルアレイブロック１１に対するデータ書込／読
出を行なうために、メモリセソレアレイプロツク１１の
選択された１行のメモリセルとデータの授受を行なうシ
フトレジスタ２１と、クロ・ツク信号φ１に応答して活
性化され、書込データを直列にシフトレジスタ２１へ転
送するデータインバッファ３１と、クロ・ツク信号φ４
番こ応答して活性化され、シフトレジスタ２１にう・ソ
チされｔこデータをシリアルに読出すデータアラトノ＜
・ソファ４１とが設けられる。シフトレジスタ２１はデ
ータのラッチ機能およびシフト機能を有しており、その
データシフト動作タイミングはクロック信号φ、により
与えられる。またシフトレジスタ２１は制御信号Ｗに応
答してデータインバ・ソファ３１とデータアウトバッフ
ァ４１のいずれかに接続される。

メモリセルアレイブロック１０．１１の１行を選択する
ために、外部から与えられる制御信号ＲＡ互に応答して
動作タイミング信号を発生するタイミング発生器６０と
、タイミング発生器６０からのタイミング信号に応答し
てそのカウント値をインクリメントまたはデクリメント
するアドレスカウンタ６１と、アドレスカウンタ６１か
らの情報をデコードしてメモリセルアレイブロック１０
の１行のメモリセルを選択するＸデコーダ６２と、アド
レスカウンタ６１からのアドレス情報をデコードしてメ
モリセルアレイブロック１１から１行のメモリセルを選
択するＸデコーダ６３とか設けられる。

上述の構成において、各種制御信号を発生するためには
外部から与えられる書込／読出指示信号ＷＥ、外部クロ
ック信号φおよびシリアルアクセス系イネーブル信号Ｓ
Ｅとに応答してクロック信号φ。、φ１．制御信号Ｗ等
を発生する制御信号発生器１００が設けられる。

上述の構成においては、シリアルアクセス系がイネーブ
ル化された場合、メモリセルアレイブロック１０　］１
に対し同一のアドレス情報か与えられ、同一の行に接続
されるメモリセルに対するデータの書込／読出が行なわ
れる。

第９図は第８図に示されるシフトレジスタブロックのよ
り詳細な構成の一例を示す図である。

第９図を参照して、シフトレジスタは、メモリセルアレ
イＭＡのビット線ＢＬＩ〜ＢＬｎの各々に対応して設け
られる転送トランジスタＱ１〜Ｑｎを備える転送ゲー１
−ＴＧと、転送ゲートＴＧを介してメモリセルアレイＭ
Ａの選択されたワード線ＷＬに接続されるメモリセルＭ
Ｃと情報の授受を行なうデータラッチＤＴと、クロック
信号φ。

（φ、）に応答して１ビツトの“Ｈ”レベルの信号をシ
フトさせて出力するンフトセレクタＳＳと、シフトセレ
クタＳＳからの信号に応答してデータラッチＤＴの１ビ
ツトのラッチ部分を入力出力線Ｉ１０に順次接続するセ
レクトゲートＳＧと、書込／読出指示信号Ｗに応答して
オン状態となり、データ入力出力線Ｉ１０をデータイン
バッファ部へ接続するスイッチングトランジスタＧ］と
、書込／読出指示信号Ｗに応答してオン状態となり、デ
ータ入力出力線Ｉ１０をデータアウトバッファへ接続す
るスイッチングトランジスタＧ２とを備える。セレクト
ゲートＳＧはデータラッチの各ラッチ部分に対応してス
イッチングトランジスタＴＩ　　Ｔ２〜Ｔｎを備える。

転送ゲートＴＧの転送タイミングは制御信号ＴＥにより
与えられる。

上述の構成により、データラッチＤＴへのデータの入出
力はクロック信号φ。（またはφ１）に応答してシリア
ルに行なわれ、データラッチＤＴとメモリセルアレイＭ
Ａとの間のデータ転送は１本のワード線ＷＬに対して一
括して同時に行なわれる。

第１０図は第８図に示されるシフトレジスタの他の構成
例を示す図であり、クロック信号ＣＬ　Ｋ（φ０または
φ１）に応答してシフト動作を行なうとともにデータラ
ッチ動作をも行なうシフトレジスタＳＲと、制御信号Ｔ
Ｅに応答してシフトレジスタＳＲとメモリセルアレイＭ
Ａの選択されたワード線に接続されるメモリセルとを接
続する転送ゲー１−　Ｔ　Ｇと、書込／読出指示信号Ｗ
に応答してオン状態になり、シフトレジスタＳＲをデー
タインバッファへ接続するスイッチングトランジスタＧ
１と、書込／読出指示信号Ｗに応答してオン状態となり
、シフトレジスタＳＲをデータアウトバッファへ接続す
るスイッチングトランジスタＧ２とから構成される。第
１０図の構成においては、データ書込時にはまず、デー
タインバッファからスイッチングトランジスタＧ１を介
してシリアルにデータがシフトレジスタＳＲヘクロック
信号ＣＬ　Ｋに応答して書込まれる。次に、制御信号Ｔ
Ｅの制御のちとに、シフトレジスタＳＲ内にラッチされ
たデータが対応の転送ゲートＴＧを介してメモリセルア
レイＭＡ内の選択された１行のメモリセルへ書込まれる
。データ続出時においては、まず転送ゲートＴＧを介し
て選択された１行のメモリセルデータがシフトレジスタ
ＳＲへ一括して転送された後、クロック信号ＣＬＫの制
御のもとに、シフトレジスタＳＲから直列にスイッチン
グトランジスタＧ２　データアウトバッファを介してデ
ータが出力される。

第１１図は第９図および第１０図に示されるシフトレジ
スタＳＲおよびシフトセレクタＳＳの構成の一例を示す
図である。第１１図を参照して、シフト機能を有するブ
ロックは、１行のワード線に接続されるビット線数（メ
モリセルの数）と同数の単位ラッチＵＳＲＩ〜ＵＳＲｎ
を備える。各単位レジスタは、２つの直列接続されたイ
ンバータＩＩ、Ｉ２と、インバータＩＩ、１２間に設け
られたトランジスタスイッチＱ２から構成される。

単位レジスタの入力部または出力部の各々には、データ
をシフトするだめのトランジスタスイッチＱ１が設けら
れる。トランジスタスイッチＱ］はクロツタ信号ＣＬ　
Ｋに応答してオン状態となり、データのシフト動作を行
なう。単位レジスタ内のトランジスタＱ２はクロック信
号ＣＬＫに応答してオン状態となり、データのラッチ動
作を行なう。

内部クロック信号φ。、φ、は外部から与えられるクロ
ック信号φを分周またはゲート処理して与えられる。

第１２図は第８図に示されるシリアルアクセス可能なメ
モリのデータ続出時の動作を示す信号波形図である。以
下、第８図および第１２図を参照してデータ読出動作に
ついて説明する。

まず、シリアルアクセス系を活性化するための信号ＳＥ
が活性状態（第１２図においては゛′Ｈ゛ルベル）が外
部から向えられると、制御信号発生器１００から内部ク
ロック信号φ。、φ４、読出指示信号Ｗか与えられる。

データ読出時においては、書込／読出指示信号Ｗは読出
動作を示すＬ“レベルに設定される。内部クロックφ。

、φ、はそれぞれ外部からのクロック信号φを分周して
与えられ、クロック信号φ。は外部クロック信号φ１］ の奇数番目のクロック信号と同期して発生され、内部ク
ロック信号φ１は外部クロック信号φの奇数番目のクロ
ック信号に同期して与えられる。このとき、シフトレジ
スタ２０．２１はそれぞれ書込／読出指示信号Ｗに応答
してデータアウトノ＼ツファ４０，４１にそれぞれ接続
される。メモリセルアレイブロック１０，１．１−の選
択されたワード線に接続されるメモリセルデータかシフ
トレジスタ２０，２］へそれぞれ転送された後、クロッ
ク信号φ。に応答してシフトレジスタ２０のデータがデ
ータアウトバッファ４０を介して読出され、シフトレジ
スタ２１にラッチされたデータかクロック信号φ１に応
答してデータアウトバッファ４１を介して読出される。

シフトレジスタ２０．２１のシフト動作はそれぞれ交互
に行なわれており、かつデータアウトバッファ４０．４
１の活性化も交互に行なわれているため、メモリセルア
レイブロック１０から読出されるデータとメモリセルア
レイブロック１１から読出されるデータか交互に順次直
列に読出されることになる。これにより、外部クロック
信号φの２分の１の周波数で内部回路を動作させながら
、高速の外部クロ・ツク信号φに応答してデータ続出を
行なうこと力呵能となる。

上述の構成において、メモリセルアレイプロ・ツク１０
　１１から１行のメモリセルを選択するためのＸアドレ
スは、信号ＲＡＳに応答して活性化さるタイミング発生
器６０からのタイミング信号に応答してアドレスカウン
タ６］から発生される。

アドレスカウンタ６１からのアドレス情報はＸデコーダ
６２．６３へ与えられ、これによりメモリセルアレイブ
ロック１０．１１から１行のメモリセルが選択される。

メモリセルアレイプロ・ツク１０．１１とシフトレジス
タ２０．２１との間のそれぞれのデータ転送は、第９図
、１０図を参照して説明したように転送ゲートＴＧを介
して行なわれる。制御信号ＴＥはたとえばタイミング発
生器６０からのタイミング信号とシリアルアクセス系イ
ネーブル信号ＳＥとに応答してワード線か選択された後
に発生される（この構成の詳細は図示せず）。

第１３図は第８図に示されるシリアルアクセスメモリの
データ書込動作を示す波形図である。以下、第８図、第
１３図を参照してデータ書込動作について説明する。ま
ずシリアルアクセス動作は外部から与えられる制御信号
ＳＥが′Ｈ”レベルに立上がることにより行なわれる。

これに応答して制御信号発生器１００からは“′Ｈ″レ
ベルの書込指示信号Ｗが発生され、シフトレジスタ２０
゜２１へ与えられる。これによりシフトレジスタ２０．
２１はそれぞれデータインバッファ３０．３１へ接続さ
れる。次に外部クロックφを分周して作成された内部ク
ロック信号φ１．φ。に応答してデータインバッファ３
０．３１を介してデータがシリアルにシフトレジスタ２
０．２１へ転送される。すなわち、まずデータインバッ
ファ３０かクロック信号φ。に応答して奇数番目のデー
タをシリアルにシフトレジスタ２０へ転送し、データイ
ンバッファ３１がクロック信号φ１に応答し、偶数番目
のデータをシフトレジスタ２１へ転送する。シフトレジ
スタ２０．２１へのデータ転送の後、シフトレジスタ２
０２１内にラッチされたデータはメモリセルアレイブロ
ック１０．１１内の選択されたワード線に接続されるメ
モリセル内へ転送され、これによりデータの書込か行な
われ７、へ は、データ書込■、シにおいてシフトレジスタへのブタ
転送と同時または平行してメモリセルアレイにおいてワ
ード線を選択しておき、シフトレジスタへのデータの転
送動作完了後に選択されたワト線に接続されるメモリセ
ルへのデータ書込を行なっている。またデータ読出時に
おいては、選択されたワード線からのデータをシフトレ
ジスタへ一括して転送してシフトレジスタからデータを
シリアルに出力するのに平行して次のワード線の選択を
行なうことかでき、次のデータ続出に備えることができ
る。これにより、従来の１ビツトずつまたはページモー
ド動作などに比べてより高速でデータの書込／読出を行
なうことが可能となる。

しかしなから、上述の構成においては、メモリセルアレ
イブロック１０　シフトレジスタ２０　データインバッ
ファ３０．データアウトバッファ４０に関連する部分と
、メモリセルアレイブロック１１　シフトレジスタ２１
．データインバッファ３１　データアウトバッファ４１
に関連する部分とは、内部クロック信号が高速の外部ク
ロック信号φの１周期分だけ異なっているだけである。

したかって、このようにメモリセルアレイをブロックに
分割し、各ブロックを時分割動作させる場合、それぞれ
を内部クロック信号に対応する動作タイミングで動作さ
せる必要があるが、この場合、各ブロックの動作タイミ
ングは外部クロックの１周期分だけ異なっているだけで
あり、この外部クロックは前述のように４ｆＳｏ、　ま
たは８ｆｓｃなどのように高速であるため、メモリ全体
としての動作タイミングの設計がかなり難かしくなると
いう問題点が発生する。上述のような互いに異なる位相
の内部クロック信号を用いて各メモリセルアレイブロッ
クを時分割動作させる場合に生じるタイミング設計の困
難さに加えて次の問題もある。

いま、第１１図に一例として示すように、シフトレジス
タブロックに含まれるラッチトランジスタおよび転送用
トランジスタを同一のクロック信号で動作制御させる必
要があるか、１本のワード線に接続されるビット線（メ
モリセルの数）が増大した場合、応じてスイッチングト
ランジスタ（ラッチ用トランジスタおよび転送用トラン
ジスタ）の数も増大し、また同様にクロック信号を伝達
するための信号線の数および長さも増大し、長い配線に
よる信号伝達遅延が生じる。この遅延を避けるため、ま
た多数のラッチ用トランジスタおよび転送用トランジス
タをそれぞれ同じクロック信号で同期して動作させるた
めには、クロック信号発生回路の駆動能力をかなり大き
くする必要かあり、クロック信号発生回路のサイズが大
きくなり、高集積化する上で大きな障害となる問題があ
る。また、このような多数のレジスタ部分からなるシフ
トレジスタを同一のクロック信号で動作させる場合、配
線が長くなるた゛め、配線のレイアウトが複雑になり、
回路設計上の障害となるという問題も発生する。

したがって、メモリセルアレイを複数のブロックに分割
し、かつ各ブロックに対応して内部回路をそれぞれ独立
に時分割動作させることが必要とされる場合、このよう
な内部クロック信号で各ブロックを時分割的に独立に動
作させるために、上述のようなタイミング設計の困難等
の問題が発生する。

それゆえ、この発明の目的は上述のような従来のシリア
ルアクセスメモリの有する問題点を除去し、高速でシリ
アルアクセスを行なうことができるとともに、内部回路
の動作タイミングの設計も容易に行なうことのできるシ
リアルアクセスメモリを提供することである。

［課題を解決するための手段］ この発明に係るシリアルアクセスメモリは、外部クロッ
ク信号と書込／読出指示信号とに応答して、外部クロッ
ク信号より低周波数の内部クロック信号を発生してメモ
リセルアレイブロックに対応して設けられたシフトレジ
スタへ与え、これによりメモリセルアレイブロック対応
に設けられたシフトレジスタをすべて同一の内部クロッ
ク信号により同期動作させるようにしたものである。

［作用］ この発明におけるシリアルアクセスメモリにおいては、
メモリセルアレイブロックとデータの授受を行なうとと
もに、データのシリアル入出力を行なうシフトレジスタ
がすべて同一の内部クロック信号により動作制御される
ため、各メモリセルアレイブロックごとに、シフトレジ
スタの動作タイミングに応答して動作タイミングを異な
らせる必要はなく内部タイミングの設計を容易に行なう
ことが可能となる。

［発明の実施例］ 第１図はこの発明の一実施例であるシリアルアクセスメ
モリのシリアルアクセス系の全体の構成を概略的に示す
図であり、第１図においては、第８図に示される構成と
対応する部分には同一の参照番号が付されている。

第１図を参照して、メモリセルアレイブロック１つ １０．１．１と対応にそれぞれ設けられたシフトレジス
タ２０．２１は同一の内部クロック信号φ、。

φ１に応答してシフト動作を行なう。内部クロック信号
φ６はデータ読出時に発生され、内部クロック信号φ１
はデータ書込時に発生される。内部クロック信号φ５．
φッは外部からの書込／読出指示信号ＷＥ、外部クロッ
ク信号φおよびシリアルアクセス系イネーブル信号ＳＥ
に応答して各種制御信号を発生ずる制御信号発生器１０
０′から発生される。データをシリアルに入力してシフ
トレジスタへ転送するためのデータインバッファ３０お
よびシフトレジスタ２０からデータをシリアルに受けて
出力するデータアウトバッファ４０は共に従来と同様に
内部クロック信号φ。により動作制御される。同様に、
外部から与えられるデータをシリアルに受けてシフトレ
ジスタに転送するデータインバッファ３１、およびシフ
トレジスタ２１からのデータをシリアルに受けて出力す
るブタアウトバッファ４１は内部クロック信号φ１によ
り動作制御される。内部クロック信号φ。１　φ、は第
８図に示される内部クロック信号と同様である。

第２図は第１図に示されるこの発明の一実施例であるシ
リアルアクセスメモリのデータ読出時の動作を示す波形
図である。以下、第１図および第２図を参照してこの発
明の一実施例であるシリアルアクセスメモリのデータ読
出動作について説明する。まずシリアルアクセスを行な
う場合には、シリアルアクセスイネーブル信号ＳＥか活
性状態の“Ｈ”レベルに立上げられ、これによりシリア
ルアクセス系が活性化される。データ続出時においては
、書込／読出指示信号Ｗは、ライトイネーブル信号ＷＥ
がデータ続出を示す“Ｌ”レベルとなるため“Ｌ”　レ
ベルになる。外部クロック信号が与えられると、上記と
同様にして、奇数番目の外部クロック信号φに同期して
内部クロック信号φ。が発生され、データインバッファ
３０．ブタアウトバッファ４０へ与えられる。一方、外
部クロック信号φの偶数番目のクロック信号に応答して
内部クロック信号φ、が発生され、データインバッファ
３］およびデータアウトバッファ４１へ与えられる。同
様にして、ライトイネーブル信号ＷＥ　（または制御信
号Ｗ）と外部クロック信号φとに応答してデータ読出時
においては、データ読出用内部クロック信号φ、が外部
クロック信号φの奇数番目のクロック信号に同期して発
生される。これにより、メモリセルアレイブロック１０
゜１１において選択された１行のメモリセルデータ（ク
ロック信号φ２が与えられるまでに既に１行のメモリセ
ルデータはシフトレジスタ２０．２１へそれぞれ与えら
れている）がデータアウトバッファ４０４１へ内部クロ
ック信号φ、に応答してそれぞれ与えられる。データア
ウトバッファ４０．４１はそれぞれ内部クロック信号φ
０．φ１に応答して活性化されるため、まず奇数番目の
データはデータアウトバッファ４０へ取込まれ、出力さ
れ、偶数番目のデータがデータアウトバッファ４１へ取
込まれ、出力される。この結果、データアウトバッファ
４０．４１から連続したデータがシリアルに読出される
。

このとき、シフトレジスタ２０．２１は同一の読出用内
部クロック信号φ、により動作制御されているため、メ
モリセルアレイブロック１ｏ、］］におけるワード線選
択およびセンスアンプ（図示せず）なとの活性化タイミ
ングおよび転送ゲトの活性化タイミングはすべて同一で
あるだけでよいため、内部回路のタイミング設計を容易
に行なうことか可能となる。

第３図はこの発明の一実施例であるシリアルアクセスメ
モリのデータ書込時の動作を示す信号波形図である。以
下、第１図および第３図を参照してこの発明の一実施例
であるシリアルアクセスメモリのデータ書込動作につい
て説明する。

まず、データ書込動作時においては、従来と同様にして
シリアルアクセス系をイネーブル状態とする信号ＳＥが
′Ｈ”レベルに立上げられる。これによりシリアルアク
セスモード動作が可能となる。次に、外部からの書込／
読出指示信号ＷＥに応答して内部書込指示信号Ｗか書込
動作を示す活性状態の“Ｈ”レベルに立上げられる。こ
れによす、シフトレジスタ２０．２１はそれぞれデータ
インバッファ３０．３１へ接続される。次に外部クロッ
クφが与えられると、この外部クロックの奇数番目のク
ロック信号に同期して内部クロック信号φ。が発生され
、奇数番目の外部クロック信号φに同期して内部クロッ
ク信号φ１か発生され、それぞれデータインバッファ３
０，３］へ与えられる。データインバッファ３０３１に
それぞれ最初のデータが与えられ、そこにデータか取込
まれると、次に書込用内部クロック信号φ１が、外部ク
ロック信号φと外部から与えられる書込／読出指示信号
ＷＥ　（または内部書込指示信号Ｗ）に応答して発生さ
れる。この外部クロック信号φ１は内部クロック信号φ
の偶数番目のクロック信号に同期して発生される。これ
により、データインバッファ３０．３１へそれぞれデー
タが取込まれた後にシフＩ・レジスタ２０．２１へそれ
ぞれ直列に与えられる。これにより、シフトレジスタ２
０へは奇数番目のデータが順次シリアルに転送され、一
方シフトレジスタ２１へは偶数番目のデータがそれぞれ
順次転送される。１行分のデータがンフトレジスタ２０
，２］へそれぞれ転送された後に、転送ゲート（第９図
参照）を介してシフトレジスタ２０．２１内にラッチさ
れたデータはそれぞれメモリセルアレイブロック１０．
１１において選択された１行のメモリセルに同時に平行
して書込まれる。これにより書込動作か完了する。

上述のようにデータ書込時においても、シフトレジスタ
２０．２１を同一の内部クロック信号φいて動作制御し
ているため、メモリセルアレイブロック１０．１１にお
ける動作たとえばワード線選択およびセンスアンプ活性
化タイミングを同一とすることかでき、メモリ全体とし
ての内部タイミングの設計を容易に行なうことが可能と
なる。

第４図は内部クロック信号を発生するための回路構成の
一例を示す図である。第４図を参照して、内部クロック
発生回路は、読出用内部クロック発生系と書込用クロッ
クφい発生系とに分けられる。

読出用内部クロック信号φ、を発生するための経路は、
外部から与えられるタロツク信号φの立上がりごとにそ
の出力データが反転するフリップフロップＦと、外部ク
ロック信号φとフリップフロップＦのＱ出力とを受ける
ＡＮＤゲートＡ１と、ＡＮＤゲートＡＩ出力と内部書込
指示信号Ｗとを受けるＡＮＤゲートＡ３とを備える。Ａ
ＮＤゲー）ＡＩから内部クロック信号φ。が発生され、
ＡＮＤゲートＡ３から信号φ、か出力される。

書込用内部クロック信号φ１を発生する経路は、フリッ
プフロップＦの（出力と外部クロック信号φとを受ける
ＡＮＤゲートＡ２と、ＡＮＤゲートＡ２と書込指示信号
Ｗとを受けるＡＮＤゲートＡ４とから構成される。ＡＮ
Ｄゲー）Ａ２からは内部クロック信号φ、が発生され、
ＡＮＤゲー）Ａ４から内部書込用クロック信号φ１が与
えられる。

第４図の構成により、データ書込時とデータ続出時とで
外部クロック信号に対する関係が異なり、かつ外部クロ
ック信号に同期した転送りロックを得ることができる。

なお、第４図の構成は単なる一例であり、他の構成も用
いることができる。

なお上述の構成は、たとえば第９図および第１０図に示
されるシフトレジスタがメモリセルアレイブロックごと
に設けられた場合を示しているか、これに代えて、他の
構成を用いることも可能である。

第５図はこの発明の他の実施例であるシリアルアクセス
メモリの構成の概略を示す図である。第５図における構
成においては、同一の内部クロック信号φ１を用いて動
作制御する構成か示される。

第５図を参照してメモリセルアレイブロック］０の選択
された１行のメモリセルとデータの授受を行なうデータ
レジスタ７０と、メモリセルアレイブロック１１の選択
された１行のメモリセルとデータの授受を行なうデータ
レジスタ７１と、ブタレジスタ７０７１のデータ書込お
よびブタ読出動作を制御するだめのシリアルセレクタ８
０とが設けられる。データインバッファ３２からのシリ
アルデータは、シリアルセレクタ８０により選択された
データレジスタ部へ転送され、同様にデータインバッフ
ァ３３からのシリアルデータはシリアルセレクタ８０か
らの制御信号により選択されたデータレジスタ７１のレ
ジスタ部へ書込まれる。また、データレジスタ７０にラ
ッチされた１行のメモリセルデータはシリアルセレクタ
８０の制御のもとに順次データアウトバッファ４２を介
して出力される。データレジスタ７１にラッチされたデ
ータはシリアルセレクタ８０の制御のもとにデータアウ
トバッファ４３を介してシリアルに出力される。

第５図の構成において、データレジスタ７０゜７１はそ
れぞれ、第９図に示される構成の転送ゲトＴＧ、データ
ラッチＤＴおよびセレクトゲー１−　Ｓ　Ｇの構成に対
応する。シリアルセレクタ８０は、第９図に示されるシ
フトセレクタＳＳとスイッチングトランジスタＧｌ、Ｇ
２の構成に対応する。シリアルセレクタのシフトクロッ
クについては後述する。

データインバッファ３２およびデータアウトバッファ４
２は共に内部クロック信号φＩの立上がりに応答して活
性化されデータの取込および転送動作を行なう。データ
インバッファ３３．データアウトバッファ４３は内部ク
ロック信号φ１の立下かりに応答して活性化されデータ
の取込および転送動作を行なう。

内部信号φ１は第６図に示すように、外部クロック信号
φを分周して形成される。すなわち、内部クロック信号
φＩは外部クロック信号φの２倍の周期を有している。

上述の構成において、シリアルセレクタ８０は、書込指
示信号Ｗの活性状態においては、データインバッファ３
２．３３をそれぞれデータレジスタ７０．７１へ接続し
、ブタインバッファ３２．３３からのデータをそれぞれ
クロック信号φ１に応答してデータレジスタ７０．７１
へ書込む。このとき、データインノく・ソファ３２．３
３はそれぞれ内部クロック信号φ１の立上がりおよび立
下がりに応答して活性化されデータの取込および転送動
作を行なっているため、まず最初にデータインバッファ
３２を介してブタレジスタへデータが書込まれた後にデ
ータインバッファ３３からのデータがデータレジスタ７
１へ書込まれる。したがって、同一の内部クロ・ツク信
号φ１を用いて交互にデータレジスタ７０，７１へ入力
データを書込むことが可能となる。ブタ読出時において
は、シリアルセレクタ８０は外部書込指示信号ＷＥ　（
または内部書込指示信号Ｗ）の不活性状態に応答してデ
ータレジスタ７０，７］をそれぞれデータアウトバッフ
ァ４２．４３へ接続する。データレジスタ７０，７］は
シリアルセレクタ８０の制御のもとに１ビツトずつシリ
アルに転送動作を行なってデータアウトバッファ４２．
４３へ出力する。データアウトバッファ４２および４３
はそれぞれ内部クロック信号φＩの立上がりおよび立下
がりに同期して活性化されブタの取込および転送動作を
行なっている。したがって、データアウトバッファ４２
．４３からは交互にデータレジスタ７０および７１から
のデータが出力され、これにより途切れることのない連
続したデータが出力される。

なお上記実施例においては、データインバッファ３３　
およびデータアウトバッファ４３をそれぞれ内部クロッ
ク信号φＩの立下がりに応答して活性化するように構成
しているか、これに代えて内部クロック信号φｌの反転
（５号を用いてデータインバッファ３３およびデータア
ウトバッファ４３を活性化するように構成しても上記実
施例と同様の効果を得ることかできる。ここで、シリア
ルセレクタにおけるシフトクロックはデータ書込時と読
出時とてそのタイミングを異ならせる必要がある。

第７Ａ図は第５図および第６図に示される内部クロック
信号φ１の形成するための回路構成の一例を示す図であ
る。内部クロック信号φＩは、外部クロック信号φを受
け、シリアルアクセスイネプル信号ＳＥに応答してオン
状態となるスイッチングトランジスタＳＴと、スイッチ
ングトランジスタＳＴ出力を受けてデユーティ比５０の
２分の１の周波数に分周する分周器ＤＭとにより発生さ
れる。シリアルセレクタ８０のシフト動作タイミングを
与える内部クロック信号φ！′は第７Ｂ図に一例として
示されるように、内部クロック信号φＩと書込指示信号
Ｗとを受けるＥｘＯＲ回路Ｅにより発生される。この第
７Ｂ図に示される構成により、データ続出時においては
、外部クロック信号φの最初の立上がりに同期して内部
シフト用クロック信号φＩ′が立上がり、一方データ書
込時においては、データインバッファ３０．３１へのデ
ータ書込が完了した後に、すなわち内部クロック信号φ
１が最初に立下がりかつ立下がった後に立上がってシフ
ト動作タイミングを与える内部制御信号φ１′を得るこ
とが可能となる。

上記実施例においては外部クロック信号φの２分の１の
周波数でシリアルデータ転送を行なう構成について説明
したが、本願発明はこの構成に限定されず、外部クロッ
ク信号φの３周期に］度シリアルデータ転送を行なう場
合や、またそれ以上の低速でシリアルデータ転送を行な
う構成であってもよく、本願発明と同様の効果を得るこ
とが可能である。

［発明の効果］ 以上のように、この発明によれば、複数のブロックに分
割されたメモリセルアレイの各々に設けられたシフトレ
ジスタのデータ転送を同一の内部クロック信号を用いて
行なうとともに、データ書込時とデータ読出時とでは、
シフトレジスタにおける動作タイミングか異なるように
構成したので、シリアルデータ転送を外部クロック信号
よりも低速で確実に行なうことができ、応じて内部回路
の動作速度を低速で行なわせることかでき、かつシフト
レジスタの転送動作が同一のクロック信号を用いて行な
われているため、シリアルアクセスメモリにおける内部
タイミング設計を容易に行なうことか可能となる。

【図面の簡単な説明】

第１図はこの発明の一実施例であるシリアルアクセスメ
モリのシリアルアクセス系の構成を概略的に示す図であ
る。第２図はこの発明の一実施例であるシリアルアクセ
スメモリのデータ読出時における動作タイミングを示す
信号波形図である。 第３図はこの発明の一実施例であるシリアルアクセスメ
モリのデータ書込時における動作タイミングを示す信号
波形図である。第４図はこの発明によるシリアルアクセ
スメモリにおいて用いられる内部クロック信号を発生す
るための回路構成の一例を示す図である。第５図はこの
発明の他の実施例であるシリアルアクセスメモリの全体
の構成を概略的に示す図である。第６図はこの発明の他
の実施例における内部クロック信号のタイミングを示す
図である。第７Ａ図はこの発明の他の実施例において用
いられる内部クロック信号を発生するための回路構成の
一例を示す図である。第７Ｂ図はこの発明の他の実施例
において用いられるシリアルセレクタのシフト動作タイ
ミングを与える制御信号を発生するための回路構成の一
例を示す図である。第８図は従来から用いられているシ
リアルアクセスメモリのシリアルアクセス系の全体の構
成を概略的に示す図である。第９図は従来から用いられ
ているシリアルアクセスメモリのシフトレジスタ部の構
成を具体的により詳細に示す図である。第１０図は従来
から用いられているシリアルアクセスメモリのシフトレ
ジスタ部の他の構成例を具体的に示す図である。第１１
図は第９図および第１１図に示されるシフトセレクタお
よびシフトレジスタの構成の一例を示す図である。第１
２図は従来のシリアルアクセスメモリのデータ続出時の
動作タイミングを示す波形図である。第１３図は従来の
シリアルアクセスメモリのデータ書込時の動作タイミン
グを示す信号波形図である。 図において、１０．１１はメモリセルアレイブロック、
２０２１はシフトレジスタ、３０，３１．３２および３
３はデータインバッファ、４０゜４１．４２．４３はデ
ータアウトバッファ、１００．１００’　は制御信号発
生器である。 なお、図中、同−初号は同一または相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 複数のブロックに分割されたメモリセルアレイと、前記
   複数のブロックの各々に対応して設けられ、対応のブロ
   ック内のメモリセルの選択された行とデータの授受を行
   なう複数のレジスタ手段と、前記複数のレジスタ手段の
   各々に対応して設けられ、対応のレジスタへ外部からの
   データをシリアルに伝送する複数の入力バッファと、前
   記複数のレジスタ手段の各々に対応して設けられ、対応
   のレジスタ手段からのデータをシリアルに外部へ出力す
   る複数の出力バッファとを有し、前記複数のレジスタ手
   段の各々がデータラッチ動作およびシフト動作可能であ
   り、かつ入力バッファおよび出力バッファの活性化タイ
   ミングが各メモリセルアレイブロックごとに異なってい
   る半導体記憶装置であって、 外部からのクロック信号と外部から与えられる書込／読
   出指示信号とに応答して、前記外部からのクロック信号
   の周波数より低い周波数の内部クロック信号を発生して
   前記複数のレジスタ手段へ与え、これにより前記複数の
   レジスタ手段を同一の内部クロック信号に応答してシフ
   ト動作させるようにした、シリアルアクセス動作の可能
   な半導体記憶装置。