JPH03502506A

JPH03502506A - 高速データを処理するための方法及び装置

Info

Publication number: JPH03502506A
Application number: JP2500894A
Authority: JP
Inventors: ヴァン・ノストランド，スコット・ランス
Original assignee: イーストマン・コダック・カンパニー
Priority date: 1988-12-12
Filing date: 1989-12-07
Publication date: 1991-06-06
Also published as: EP0401340A1; US5161221A; EP0401340B1; DE68916533D1; WO1990007184A1; DE68916533T2

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 −゛−几　　るための　　　び故血敗分顆この発明は高速データを処理するための方法及び装置に、更に詳しくは、連続的な流れの高速データの処理に関係している。

全里坐■五標準的な記憶システムはバンクスイッチング、データラッチング、又はＦＩＦＯ技法を利用して、データの読書き記憶装置（ＲＡＭ）への書込み又は読取りを行っている。これらの技法は大抵の応用装置に対しては十分であるが、しかし、アーキテクチャ及び回路構成オーバヘッドにおいてあまりにも多くの平行処理を必要とするので、高速応用装置に対しては実行不可能である。通常のＲＡＭにおける正常な記憶サイクルはわずか４ＭＨｚで行われる。

ある種の応用においては、例えば、高解像度ＣＲＴからのデータ獲得においては、４０　ＭＨｚより大きい速度で大量の連続したデータを獲得することが必要である。

米国特許第４．６４８，０７７号には、単一の半導体チップ上に配置された四つの記憶装置配列からなっている直列アクセス形半導体記憶装置が開示されている。シフトレジスタが記憶装置配列のそれぞれと関連しており、転送ゲートが記憶装置配列とシフトレジスタとの間に配置されている。この特許装置は、１行の記憶素子又はこれの一部分が所与の走査線の画素情報に直接対応するように記憶装置が画素写像されているビデオ記憶装置として主として使用され得る。１行の情報はアクセスされ且つ記憶装置において所与の走査線の期間中にそれからの直列出力が可能に記憶される。開示された構成の欠点は、データのすべてがシフトレジスタから移動された後には新しいデータがシフトレジスタへ移動される間体止期間がなければならないことである。同様の欠点はデータが装置へ書き込まれるときに存在する。

すなわち、四つのシフトレジスタが満たされたときにはデータがシフトレジスタから記憶装置へ移動される間データ流における中断がなければならない。それゆえに、そのような構成は、例えば高解像度ＣＲＴからデータを獲得するために、十分な速度で連続流のデータを獲得するためには適当でない。

金肌夏翌對上述の従来技術における諸問題を克服し且つ高速データの処理のための改良された方法及び装置を提供することがこの発明の目的である。

この発明の一態様に従って、高速データを処理するための装置が提供されているが、この装置は、少なくとも一つの記憶装置配列をもっている第１記憶装置バンク、少なくとも一つの記憶装置配列を持っている第２記憶装置バンク、連続した流れのデータを直列形式で受けるための制御装置、を備えていて、この制御装置はこのデータをバンクの選択された一つとバンクにおける選択された配列とに導くように構成されており、且つデータの流れのレートを遮断することなくデータの流れを一方のバンクから他方のバンクへ変えるように構成されている。

この発明の別の態様に従って、高速データを処理するための装置が準備されているが、この装置は、少なくとも一つの記憶装置配列を持っている第１記憶装置バンク、少なくとも一つの記憶装置配列を持っている第２記憶装置バンク、記憶装置バンクから直列形式で連続流のデータの出力をもたらすための制御装置、を備えていて、この制御装置はバンクの選択された一つにおける記憶装置配列からデータ流の出力をもたらすように構成されており、且つ一方のバンクからの出力を停止し且つ他方のバンクにおける記憶装置配列からのデータ流の出力をこのデータ流の流れのレートを遮断することなくもたらｔよ・うに構成されている。

、この発明のなお更なる態様に従って、各バンクが複数群の記憶装置配列を持、っている複数の記憶装置バンクを備えた装置において高速データを処理するための方法が準備されており、この方法は、連続した流れの画素の形式をしたデータをバンクの選択された一つに導く段階、この流れにおける連続した画素を１″：の一つのバンクにおける連続したシフトレジスタであってこれのそれぞれがこの一つのバンクにおける群の一つにおける記憶装置配列と関連している前記の連続したシフトレジスタに導く段階、及びこの一つのバンクにおけるシフトレジスタが一杯になったときに画素流を一つのバンクから別のバンクへ移動する段階を含んでいる。

こノ発明の一実施例においては、記憶装置の二つのバンクが準備されていて各バンクには複数の記憶装置配列がある。各バンクの記憶装置配列は偶数データ又は奇数データを受けるように指定されている。記憶装置配列のそれぞれにはシフトレジスタが関連している。偶数データを受ける記憶装置配列のためのシフトレジスタは直列に接続され、又同様に、奇数データを受ける記憶装置のためのシフトレジスタは直列に接続されている。

高速データを受は且つ偶数データを偶数データのために指定された記憶装置配列のシフトレジスタに、奇数データを奇数データのために指定された記憶装置配列のシフトレジスタに交互に切り換えるために制御回路が準備されている。一方のバンクのシフトレジスタが一杯になると、制御装置はデータ流を他方のバンクに切り換える。

この発明の主要な利点は、連続した流れのデータが非常に高い速度で記憶装置において獲得され得ることである。この発明において使用された独特の切換装置はデータがデータの喪失又はデー・夕波の中断なしで獲得され且つ記憶装置へ移動されることを可能にする。この発明の更なる利点は同じ切換装置を用いて連続的流れの高速データの記憶装置からの出力を与えることが可能であることである。

凹皿■呈垂星五皿この発明の実施例が今度は例として添付の諸図面に関して説明されるが、この諸図面中、図１はこの発明の装置を示した概略的構成図であり、図２は二つの記憶装置配列におけるシフトレジスタ及びタップランチを示した概略図であり、図３ａ〜３ｃは獲得動作モードにおける一連の事象を図解しており、又図４はこの発明の制御回路の概略図である。

主班夏止縦星脱皿図１に言及すると、この発明に従って構成された装置１０が示されている。装置】０は、高レートの速度で装置に入るデータを受信して記憶するように構成されており、医用画像化装置（図示されていない）からのディジタル化画像のようなデータを受信して記憶するために特に適している。この医用画像化装置はコンピユータ化された断層撮影走査器又は磁気共鳴画像化のための装置であることができるであろう。装置１０に入って来るデータ素子、すなわち画素は、バンクＡと指定された第１バンクにおける記憶装置は、又はバンクＢ（図示されていない）と指定された第２バンクにおける記憶装置に書き込まれる。

バンクＡ及びバンクＢは同じであり、従ってここではバンクＡだけが詳細に説明される。バンク八は記憶装置配置２．１４．１６及び１８からなっている。配列１２及び１４を含んでいる記憶装置の群２０は偶数データ、すなわち画素０．２．４などを受けるように構成されており、且つ記憶装置１６及び１８を含んでいる記憶装置配列の群２２は奇数データ、すなわち画素１．３．５などを受けるように構成されている。

装置１０において５、バンクの数、記憶装置配列の群の数、及び一つの群内の記憶装置配列の数は特定の応用装置の要求を満たすよ・う６ご変更されることができる。装置ＩＯにおけるバンクの数は２より多くてもよく、又各パニック内の記憶装置配列の群の数は２に限定されず、それより多くてもよい。更に、群２０及び２２における記憶装置配列の数は］、２（図１に示されたように）又はそれより多くてもよい。一般に、記（Ｉｉ量を増大することが望まれるならば、２一つの群における記憶装置配列の数が増大されるべきであり、又次に行われる論述から明らかなように、動作速度を増大することが望まれるならば、一つのバンク内の群の数が増大されるべきである。

制御回路３０はデータ母線３２における高速データを受けるように且つこのデータをバンクＡ又はバンクＢに導くように構成されている。次に行われる論述から明らかなように、制御回路３０は又データをバンクＡ内の記憶装置配列の群２０．２２の一つに又はバンクＢ（図示されていない）における記憶装置配列の群の一つに導くように構成されている。

記憶装置配列１２．１４．１６及び１８はそれぞれ読書き記憶装置４１．４３．４５及び４７を備えている。読書き記憶装置のそれぞれは二つの独立したデータポートを持った６４　Ｋビット・ダイナミックＲＡＭでよい。記憶装置配列１２．１４．１６及び１８は又それぞれシフトレジスタ４２．４４．４６及び４８を備えている。記憶装置配列１２〜１８のそれぞれは、例えば、米国テキザス州ダラスのテキサス・インスツルメンツ社（Ｔｅｘａｓ　Ｉｎｓｔｒｕｍｅｎｔ、ｓ、ｉｎｃ、、Ｄａｌｌａｓ、Ｔｅｘａｓ）によって製造されたＶＲＡＭ　（ビデオ等速呼出記憶装置）モジュール、番号ＴＭ　４１６１　ＥＶ４−１５１．？よい。

各群２０．２２内のシフトレジスタは、群２０におけるシフトレジスタ４２及び４４にフいて図２に示されたように、直列に接続されている。シフトレジスタのそれぞれはそれ自体の入力、出力及び制御信号を持った２５６ビツト・ジフトレジスタである。シフトレジスタ４２及び４４にはそれぞれタップラッチ３１及び３５があって、これらは関連のシフトレジスタのシフトピントをそれからの出力のために選択するように動作することができる。シフトレジスタ４２及び４４には又それぞれ転送ゲート３３及び３７があって、これらはシフトレジスタと記憶装置との間のデータの転送を与える。各群２０．２２におけるシフトレジスタは直列に接続されているので、新しい画素をシフトレジスタ４２．４４へ移動することによって引き起こされたあふれは画素がシフトレジスタの他方の端部から同期的に移動される結果を生じる。この特徴は幾つかの記憶装置配列の積重ねがより大きい獲得記憶量の大きさを与えることを可能にし、且つ更に重要なことには、すべてのシフトレジスタを満たすために必要とされる時間を延ばす。下で説明されるように、バンクにおけるすべてのレジスタが一杯になっているときには、新しいデータが受は入れられることができる前にシフトレジスター記憶装置転送が必要とされる。

装置１０の動作順序は図３８ないし３ｃに示されている。バンクＡ及びＢにおける記憶装置配列へのデータの流れを図解するために、シフトレジスタ４２〜４８がバンクＡに関して示されており且つシフトレジスタ５２〜５８がバンク８に関して示されている。上述のように、シフトレジスタ４２及び４４は群２０にあって、偶数画素を受けるように構成されており、且つシフトレジスタ４６及び４８は群２２にあって、奇数の画素を受けるように構成されている。

シフトレジスタ５２〜５８は同様に構成されている。すなわち、シフトレジスタ５２及び５４はバンク８（図示されていない）における記憶装置配列の一つの群について直列に接続されていて、偶数の画素を受けるように構成されており、又シフトレジスタ５６及び５８はバンクＢにおける記憶装置の第２の群について直列に接続されていて、奇数のデータを受けるように構成されている。

図３８に示されたように、データの流れはまずバンクＡに送られ、偶数の画素、すなわちＯ１２，４・・・の番号の付いた画素はバンクＡ内のシフトレジスタ４２及び４４に送られ、且つ奇数の画素、画素１．３．５・・・はバンクＡのシフトレジスタ４６及び４８に送られる。図３ｂにおいてレジスタ４２における最後の画素り及びレジスタ４６における最後から２番目の画素Ｌ−１によって示されたように、バンクへのシフトレジスタ４２〜４８が満たされてしまうと、データの流れはバンクＢに移される。バンクＢのシフトレジスタ５２〜５８がバンクＡに関して今説明されたばかりの方法で満たされている間に、バンクＡにおけるシフトレジスタ４２〜４８にあるデータはバンクＡ（図３ｃ）における記憶装置４１〜４７に移される。バンクＢにおけるシフトレジスタが満たされてしまうと、データ流は再びバンクＡに移され、そしてバンクＢにおけるシフトレジスタにあるデータはバンクＢにおける記憶装置（図示されていない）に転送される。

図４に言及すると、装置１０内でデータの高速切換を行うための制御回路３０の概略図が示されている。図４に使用された記号の定義は次のとおりである。

９〇　　　　　　　　　　　−次の「ファイルのトップ」の表示の後でデータの獲得を開始する。

ＴＯＰ　　ＯＦ　　ＦＩＬＥ　　　　　−ファイルのトップの表示子。

ＳＲＴＯＭＥＭ　＃　　　　−そのバンクに関してシフトレジスター記憶装置転送を開始する。

ＢＡ／ＢＢ　ＲＣＯ−バンクＡ／バンクＢリプルキャリアウド。

ＧＯ及びＴＯＰ　　ＯＦ　　ＦＩＬＥ信号の受信時に、母線３２におけるデータがバンクＡに流れ始める。入力データはＳＩＮ　ＡＥによってクロックされる偶数群の記憶装置配列とＳＩＮ　ＡＯによってクロックされる奇数群の記憶装置配列上の間で交互方式で獲得される。すなわち、最初の画素は偶数群２０へ行き、次の画素と奇数群２２（図１）へ行く（以下同様）。計数器６０はバンク八へはロードされる画素の数を監視し、且つ計数器６２はバンクＢヘロードされる画素の数を監視する。計数器モード制御器６５はデータを受けているバンクを、このバンクを監視している計数器からのＲＣＯ信号によって追跡し、そしてデータを受けていないバンクについて機能する計数器にリセット信号を与える。シフトレジスタ計数器制御器６３を通して計数器６０及び６２にクロック信号が与えられる。バンクＡがほとんど一杯であるときには、６４ＰＩＸＴＯＧＯＢＡ倍信号排他的０１１１ゲート７１を通してバンクＢに与えられる。この信号はバンクＢに、任意の電流リフレッシュサイクルを完了し、それからバンク切換が接近しているので休止状態にとどまるように指令する。同様に、バンクＢがほとんど一杯であるときには、６４　ＰＩＸ−ＴＯＧＯＢＢ倍信号排他的ＯＲゲート７３を通してバンクＡに与えられる。

データを受けるべき特定のバンク及びこのバンク内の群の選択は望まれた群に対するＳＩＮクロック信号の発生によって行われる。ＳＩＮクロック信号の発生を準備するために、入力画素クロック（ＰＩＸ　　ＣＬＫ）信号がＤ形フリップフロップ８４に与えられる。

フリップフロップ８４は入力画素クロック信号を２で割り、その二つの出力はＥＶＥＮ１０ＤＤバンク内入力クロックである。ＥＶＥＮ−ＣＬＫ信号はＡＮＤゲート８６及び８８への入力であり、又ＯＤＤ　　ＣＬＫ信号はＡＮＤゲート９０及び９２への入力である。偶数群２０の最後の画素が獲得されたときにバンクＡからバンクＢへの入力チャネルの切換が開始される。二つだけのバンク内記憶装置群（偶数／奇数）についてはこの切換が行われるべきただ一つの入力クロノクサイクルタイムがある。次の入力画素クロック信号（ＳＩＮ　ＡＯ）の受信時に、偶数群切換制御器６６はＮＡＮＤゲート７２を通してＤ形フリップフロンブ７０に供給される正のパルス（ＥＶＥＮ　　ＧＲＰ　　５ＥＬ（８号）の発生をもたらす。ＥＶＥＮ　　ＧＲＰ　　ＳＥＬ信号がフリップフロップ７０に供給されると、群２０に対する線７５における信号は低くされ且つバンクＢ（図示されていない）の偶数群に対する線７７における信号は高くなって、これによりＡＮＤゲ〜ト８８からのＳＩＮ　ＢＥ倍信号発生がもたらされる。最後の奇数画素が群２２によって獲得された後に同様の切換が行われる。全数群切換制御器６７からのＯＤＤ　　ＧＲＰ　　ＳＥＬ信号がＮＡＮＤゲート７８を通してＤ形フリップフロップ７６に供給される。フリップフロップ７Ｇからの出力はそれで線８１においては高く且つ線８３においては低くなり、これによりＡＮＤゲート９２からの信号ＳＩＮ　ＢＯの発生がもたらされる。切換制御器６８及び６９は制御器６６及び６７について説明されたばかりの方法でそれぞれ機能して、バンクＢからバンクＡへのデータの切換がもたらされる。

前述の事柄かられかるであろうが、バンクＡとＢとの間の切換順序は次のように行われる。すなわち、最後の偶数画素がバンク八〇群２０に受は入れられ、次に最後の奇数画素がバンクＡの群２２に受は入れられている間にバンクＡ偶数群が切り換えられ、次に最初の偶数画素がバンクＢの偶数群（図示されていない）に受は入れられている間にバンクＡ偶数群が切り換えられ、次に最初の奇数画素がバンクＢの奇数群（図示されていない）に受は入れられる。偶数画素に対するバンク切換は奇数画素に対するバンク切換とは独立して行われる。切換が行われる時間は一方のバンクからの最後の偶数／奇数画素から他方のバンクへの最初の偶数／奇数画素までの時間より小さくなければならない。

奇数バンク内群が上述のように切り換えられた後、バンクＡはバンクＢが一杯になり且つ６４　ＰＩＸ　　ＴＯＧＯの存在が示されるまではデータを受は入れる必要がなく、従ってＳＲＴＯＭＥＭ＾の存在によってバンクＡにおいてシフトレジスター記憶装置転送を行う時間がある。

データはこの発明に従って、次のようにして求められるレートで獲得されることができる。

Ｎ（Ｌ）ここで、Ｎ＝バンクにおける記憶装置配列の群の数し＝記憶装置配列のＩＣ限界（ＭＨｚ）Ｄ−切換論理回路の伝搬遅延（ｎｓ）各バンクに二つの群の記憶装置配列があり且つ記憶装置配列１０のそれぞれが２５ＭＨｚのＩＣ限界を持っている図１に示されたこの発明の実施例においては、装置１０は約４５ＭＨ２のレートでデータを獲得することができることがわかった。

この発明の詳細な説明においては、入力動作モードが説明された。しかしながら、技術に通じた者には明らかなことであろうが、装置ＩＯは又、記憶装置配列１２〜１８に記憶されたデータが流れのレートにおける中断なしで高レートの速度で連続した流れにおいて供給される出力モードにおいて機能することができる。

出力モードにおいては、連続流を生成する際に行われる諸段階は入力モードに関してここで説明されたそれのちょうど逆になるであろう。それゆえ、出力モードにおいては、記憶装置からのデータがまずバンクの一つにおけるシフトレジスタへシフトされ、そしてこのバンクにおける偶数及び奇数群のレジスタからの画素が次に交互にシフトアウトされるであろう、バンクのシフトレジスタが空であったならば、別のバンクにおける対応する偶数及び奇数群への切換が上述の方法で行われるであろう。

凹　３ｑ凹　３ｂ国際調査報告 −１−−＾−”””　”’　ＰＣＴ／ＵＳ　８９１０５４４０国際調査報告ＰＣ丁／ＵＳ８９１０５４４０Ｓ＾　３３２０６

Claims

【特許請求の範囲】

１．高速データを処理するための装置であって、少なくとも一つの記憶装置配列（１２、１４、１６、１８）を持っている第１記憶装置バンク（Ａ）、少なくとも一つの記憶装置配列（１２、１４、１６、１８）を持っている第２記憶装置バンク（Ｂ）、及び連続流のデータを直列形式で受けるための制御装置（３０）であって、前記のデータを前記のバンク（Ａ、Ｂ）の選択された一つとバンクにおける選択された配列（１２、１４、１６、１８）とに導くように構成され且つデータの流れをそれの流れのレートを中断することなく一方のバンクから他方のバンクヘ変えるように構成されている前記の制御装置（３０）、を備えている前記の装置。
２．前記の記憶装置配列（１２、１４、１６、１８）がＶＲＡＭである、請求項１に記載の装置。
３．前記の制御装置（３０）が前記の連続流におけるデータの素子を計数するための計数器装置（６０、６２）を備えている、請求項１に記載の装置。
４．前記の記憶装置配列（Ａ、Ｂ）のそれぞれが少なくとも二つの群（２０、２２）の記憶装置配列（１２、１４、１６、１８）を持っておおり、耳つ各群が少なくとも一つの記憶装置配列が少なくとも一つの記憶装置配列を含んでいる、請求項１に記載の装置。
５．前記の記憶装置配列（１２、１４、１６、１８）のそれぞれがそれと関連したシフトレジスタ（４２、４４、４６、４８）を持っており、且つ各群における記憶装置配列のシフトレジスタが直列に接続されている、請求項４に記載の装置。
６．前記の記憶装置バンク（Ａ、Ｂ）のそれぞれがｎ群（２０、２２）の記憶装置配列（１２、１４、１６、１８）を持っており、且つ前記の制御装置（３０）がデータのｎ番目ごとの素子を前記のｎ群の一つにおける記憶装置配列（１２、１４、１６、１８）に導くための装置を備えている、請求項４に記載の装置。
７．各バンク（Ａ、Ｂ）における前記の群（２０、２２）の一つが偶数データを受けるように構成されており且つ端バンク（Ａ、Ｂ）における前記の群（２０、２２）の別のものが奇数データを受けるように構成されている、請求項４に記載の装置。
８．前記の制御装置（３０）が、偶数データを受けるように構成された一方のバンク（Ａ、Ｂ）における群（２０、２２）から偶数データを受けるように構成された他方のバンク（Ａ、Ｂ）における群（２０、２２）ヘデータの流を変えるように構成されている、請求項７に記載の装置。
９．前記の制御装置（３０）が、奇数データを受けるように構成された一方のバンク（Ａ、Ｂ）における群（２０、２２）から奇数データを受けるように構成された他方のバンク（Ａ、Ｂ）における群ヘデータの流れを変えるように構成されている、請求項７に記載の装置。
１０．複数のバンクの記憶装置を持っていて、前記のバンクのそれぞれが複数の群の記憶装置配列を持っており、前記の群のそれぞれが少なくとも一つの記憶装置配列を持っている装置において高速データを処理するための方法であって、連続流の画素の形式をしているデータを前記のバンクの選択された一つに導く段階、前記の連続流における連続した画素を、各シフトレジスタが前記の一つのバンクにおける群の一つにおける記憶装置と関連している前記の一つのバンクにおける連続したシフトレジスタに導く段階、及び前記の一つのバンクにおける前記のシフトレジスタが一杯になったときに画素流を前記の一つのバンクから別のバンクヘ移す段階、を含んでいる前記の方法。
１１．前記のバンクのそれぞれが二つの群の記憶装置配列を含んでいて、前記の連続流における偶数画素が前記の群の一方における記憶装置配列と関連したシフトレジスタへ導かれ且つ奇数画素が他方の群における記憶装置配列と関連したシフトレジスタへ導かれる、請求項１０に記載の方法。
１２．前記の一方のバンクにおけるシフトレジスタにある画素が、画素流が前記の他方のバンクヘ移された後に、前記の配列における記憶装置へ転送される、請求項１０に記載の方法。
１３．高速データを処理するための装置であって、少なくとも一つの記憶装置配列（１２、１４、１６、１８）を持っている第１記憶装置バンク（Ａ）、少なくとも一つの記憶装置配列（１２、１４、１６、１８）を持っている第２記憶装置バンク（Ｂ）、及び前記の記憶装置バンク（１２、１４、１６、１８）から直列形式で連続流のデータの出力をもたらすための制御装置（３０）であって、前記のバンクの選択された一方における記憶装置配列（１２、１４、１６、１８）からデータ流の出力をもたらすように構成され、且つ前記の一方のバンクからの出力を停止し且つ前記のデータ流の流れのレートを中断することなく他方のバンクにおける記憶装置配列（１２、１４、１６、１８）からデータ流の出力をもたらすように構成されている前記の制御装置（３０）、を備えている前記の装置。
１４．高速データを処理するための装置であって、少なくとも一つの記憶装置配列（１２、１４、１６、１８）を持っている第１記憶装置バンク（Ａ）、少なくとも一つの記憶装置配列（１２、１４、１６、１８）を持っている第２記憶装置バンク（Ｂ）、及び前記の記憶装置バンク（Ａ、Ｂ）への連続波のデータの入力を制御するための且つ前記の記憶装置バンク（Ａ、Ｂ）からの連続流のデータの出力を制御するための制御装置（３０）であって、前記のバンクの選択された一方における記憶装置配列（１２、１４、１６、１８）へのデータの入力を制御し且つ前記のバンクにおける選択された一方における記憶装置配列（１２、１４、１６、１８）からのデータの出力を制御するように構成され、且つ前記の一方のバンクから他方のバンクヘ連続流のデータを切り換えるように構成されている前記の制御装置（３０）、を備えている前記の装置。