JPH02181276A - 画像処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は画像処理装置に関し、特に画像メモリ間で画像
データを高速転送する画像処理装置に関する。

［従来の技術］ 従来、この種の装置では画像データの転送をＣＰＵが行
ったり、別個にパイプライン化したハードウェアで行っ
ていた。

［発明が解決しようとする課題］ しかし、画像転送をＣＰＵで行うとスピードが極端に遅
い。また別個にパイプライン化すると、２本のバスが必
要となり、構成が大規模になる。

また従来のＤＭＡはシステムバスを専有するものであり
、システム処理に影響を与える。

本発明は上述した従来技術の欠点を除去するものであり
、その目的とする所は、システム処理に影響を与えず、
簡単な構成で画像データを高速転送できる画像処理装置
を提供することにある。

また本発明の他の目的は転送画像の概略像をより速く把
握できる画像処理装置を提供することにある。

［課題を解決するための手段］ 本発明の画像処理装置は上記の目的を達成するために、
画像データを記憶する複数の画像メモリ部と、前記複数
の画像メモリ部間を接続する画像データ転送用のデータ
バスと、前記複数の画像メモリ部内にあって夫々独自の
メモリアドレスを発生するアドレス発生手段を備えるこ
とをその概要とする。

また好ましくは、アドレス発生手段は画像メモリのＸア
ドレス及びＹアドレスを発生するカウント手段と、該カ
ウント手段の出力を上位又は下位にシフトするシフト手
段を備えることをその一態様とする。

また好ましくは、アドレス発生手段はシフト手段の出力
に対して所定値を加算する加算手段を備えることをその
一態様とする。

また好ましくは、画像メモリ部は２ポートＲＡＭを備え
、ランダムアクセスポートで画像データの転送を行い、
シリアルアクセスポートで画像データのモニタ表示を行
うことをその一態様とする。

［作用コ かかる構成において、複数の画像メモリ部は画像データ
を記憶する。画像データ転送用のデータバスは前記複数
の画像メモリ部間を接続する。

アドレス発生手段は前記複数の画像メモリ部内にあって
夫々独自のメモリアドレスを発生する。

これにより、個々の画像メモリ部に対して種々のアドレ
スモードを設定し、様々な画像転送をシステムバスを専
有することなく行う。

また好ましくは、アドレス発生手段のカウント手段は画
像メモリのＸアドレス及びＹアドレスを発生する。そし
てシフト手段はカウント手段の出力を上位又は下位にシ
フトする。これにより、画像データの飛び越し転送、間
引き転送を行う。

またこれにより、より短い転送時間で全体画像の概略を
転送し、モニタで画像の概要を把握する。

また好ましくは、アドレス発生手段の加算手段はシフト
手段の出力に対して所定値を加算する。

これにより、画像データの飛び越し転送、間引き転送を
１画素づつずらす。従って、転送の度により高解像度の
画像が形成される。

また好ましくは、画像メモリ部の２ポートＲＡＭはその
ランダムアクセスボートで画像データの転送を行い、シ
リアルアクセスポートで画像データのモニタ表示を行う
。これにより、画像データの転送とモニタを同時に行う
。

［実施例の説明］ 以下、添付図面に従って本発明による実施例を詳細に説
明する。

［第１実施例］ 第１図は第１実施例の画像処理装置のブロック構成図で
ある。図において、１はシステムバスであり、不図示の
ＣＰＵがシステムデータ、システムアドレス、システム
制御信号等の転送に使用する。２は高速バスであり、専
ら画像メモリ間の画像データを転送する。１３．１４は
画像メモリ部であり、画像データの記憶及び転送制御を
行う。画像メモリ部１３．１４において、３．４は画像
メモリであり、夫々は最大（２０４８Ｘ２０４８）画素
の画像データを蓄積する。９．１０はアドレス発生器で
あり、夫々は画像データの高速転送のための独自のアド
レス制御を行う。５は表示制御部であり、画像データの
転送を受けると共に画像データの表示制御を行う。表示
制御部５において、１１はアドレス発生器であり、画像
データの転送を受けるための独自のアドレス制御を行う
。７はビデオフレームメモリであり、表示１画面分（例
えば１２８０Ｘ　１０２４画素）の画像（ビデオ）デー
タを蓄積する。８は表示変換器であり、蓄積したビデオ
データなアナログ画像信号にＤ／Ａ変換等する。６は例
えばＣＲＴ表示装置であり、アナログ画像信号に従って
画像を表示する。

第２図は第１実施例のアドレス発生器９のブロック構成
図である。尚、アドレス発生器１０についても同様であ
る。アドレス発生器９は画像データの送り側の機能を備
える。図において、２００は双方向データマルチプレク
サ（ＭＰＸ）であり、システムデータ及び画像データの
流れを切り換える。２０１はマルチプレクサ（ＭＰＸ）
であり、システムアドレスと内部発生アドレスとを切り
換える０画像メモリ３は例えばＤＲＡＭであり、ストロ
ーブ信号に従って画像データを高速で読み書きする。

一方、２０３はＹレジスタであり、画像データの転送開
始Ｙアドレスを保持する。２０４はロー（Ｒｏｗ）カウ
ンタであり、転送のための垂直同期（Ｖ−３ｙｎｃ）信
号２１１によってＹレジスタ２０３の内容をロードし、
その後は同じく転送のための水平同期（Ｈ−Ｓｙｎｃ）
信号２１０によって１インクリメントする。２０６はＸ
レジスタであり、画像データの転送開始Ｘアドレスを保
持する。２０５はカラム（Ｃｏ　１　ｕｍｎ）カウンタ
であり、Ｈ−Ｓｙｎｃ信号２１０によってＸレジスタ２
０６の内容をロードし、その後は転送のためのクロック
（ＣＬＫ）信号２１２によって１インクリメントする。

２０８，２０９はシフタであり、指令によってカウンタ
２０４，２０５の出力（内部発生アドレス）をシフトす
る。

２０７は制御レジスタであり、カウンタ２０４゜２０５
の出力を何れの方向に何ビットシフトするかの情報を保
持する。即ち、レジスタ（Ｒ）２０７＝○なら０ビツト
、Ｒ２０７＝−１なら下位方向に１ビツト、Ｒ２０７＝
１なら上位方向に１ビツトシフトする。以下、同様であ
る。

第３図は第１実施例のアドレス発生器１１のブロック構
成図である。第２図の構成と同様の動作をするものには
同一番号を付する。アドレス発生器１１は画像データの
受は側の機能を備える。図において、Ｒｏｗカウンタ２
０４はＶ−３ｙｎｃ信号２１１でクリアし、Ｈ−３ｙｎ
ｃ信号２１０で１インクリメントする。Ｃｏ　ｌ　ｕｍ
ｎカウンタ２０５はＨ−３ｙｎｃ信号２１０でクリアし
、クロック信号２１２で１インクリメントする。

一方、３０３はＹレングスレジスタであり、画像データ
の転送Ｙレングスを保持する。３０７はカウンタであり
、Ｖ−３ｙｎｃ信号２１１でクリアし、その後はＨ−３
ｙｎｃ信号２１０によって１インクリメントする。３０
５は比較器であり、カウンタ３０７の内容がＹレングス
レジスタ３０３の内容より小さい間は論理ルベルの信号
を出力する。また３０４はＸレングスレジスタであり、
画像データの転送Ｘレングスを保持する。

３０８はカウンタであり、Ｈ−３ｙｎｃ信号２１０でク
リアし、その後はクロック信号２１２によって１インク
リメントする。３０６は比較器であり、カウンタ３０８
の内容がＸレングスレジスタ３０４の内容より小さい間
は論理ルベルの信号を出力する。３０９はＡＮＤ回路で
あり、比較器３０５及び３０６の出力が共に論理ルベル
の間はビデオフレームメモリ（ＲＡＭ）７に対してチッ
プイネーブル信号ＣＥを出力する。従って、この間はス
トローブ信号によって画像データが書き込まれる。

尚、ＲＡＭ７は例えば２ポートＲＡＭで構成され、その
シリアルアクセスポート出力は表示変換器８側に接続し
、ランダムアクセスポートは画像データの書き込み側（
ＭＰＸ２００）に接続する。これによりＲＡＭ７への画
像データの書き込みと読み出しが同時に行え、実時間で
画像データのモニタが行える。

以下、画像データ転送の具体例を述べる。

く等倍転送〉 画像メモリ３の任意の（１２８０Ｘ１０２４）画素分の
領域を等倍でビデオフレームメモリ７に転送する。この
場合は不図示のＣＰＵは以下の初期設定をする。

［画像メモリ部１３コ ＸＲ２０６＝Ｘ転送開始アドレス ＹＲ２０３＝Ｙ転送開始アドレス ＭＰＸ２００＝高速ハス接続 ＭＰＸ２０１＝内部アドレス使用 Ｒ２０７＝０ ［表示制御部５］ ｘレングスＲ３０４＝１０２４ ＹレングスＲ３０３＝１２８０ ＭＰＸ２００＝高速ハス接続 ＭＰＸ２０１＝内部アドレス使用 かかる初期設定後、不図示のＣＰＵがスタートをかける
と、画像メモリ３のアドレスＸ、Ｙで始まる（１０２４
Ｘ　１２８０）画素分の画像データがビデオフレームメ
モリ７の番地（０，０）で始まるエリアに高速転送され
る。

く間引き転送〉 画像メモリ４の画像データを１／２に間引きしてビデオ
フレームメモリ７に転送する。この場合は不図示のＣＰ
Ｕは以下の初期設定をする。

［画像メモリ部１４］ ＸＲ２０６＝Ｏ ＹＲ２０３＝Ｏ Ｒ２０７＝＋１ ＭＰＸ２００＝高速バス接続 ＭＰＸ２０１＝内部アドレス使用 ［表示制御部５］ ｘレンゲ、２．Ｒ３０４＝１０２４ ＹレングスＲ３０３＝１０２４ ＭＰＸ２００＝高速バスを接続 ＭＰＸ２０１＝内部アドレスを使用 かかる初期設定後、不図示のＣＰＵがスタートをかける
と、画像メモリ４の転送開始アドレスＸ、Ｙからの（１
０２４Ｘ１０２４）画素分の画像データがビデオフレー
ムメモリ７に間引き転送される０間引きは画像メモリ４
のＸ、Ｙ共に上位へシフト１ビツトなので、Ｘ、Ｙ方向
に夫々１／２である。

［第２実施例］ 第２実施例は複数の画像メモリ部間で画像データの転送
をする場合に関する。

第４図は第２実施例の画像メモリ部１３におけるアドレ
ス発生器９′のブロック構成図である。

尚、画像メモリ部１４におけるアドレス発生器１０’も
同様である。また第２図、第３図と同じ動作をするもの
には同一番号を付しである。アドレス発生器９′は画像
データを送る側の機能と受ける側の機能を兼ね備える。

図の構成で、画像メモリ３の画像データを画像メモリ４
に高速転送する。この場合は不図示のＣＰＵは以下の初
期設定をする。

［画像メモリ部１３］ ＸＲ２０６＝１００ ＹＲ２０３＝２００ Ｒ２０７＝Ｏ ＭＰＸ２００＝高速ハス接続 ＭＰＸ２０１＝内部アドレス使用 Ｃ画像メモ９部１４］ ＸＲ２０６＝１０２４ ＹＲ２０３＝１０２４ ＸレングスＲ３０４＝５１２ ＹレングスＲ３０３＝１０２４ Ｒ２０７＝Ｏ ＭＰＸ２００＝高速バス接続 ＭＰＸ２０１＝内部アドレス使用 かかる初期設定後、不図示のＣＰＵがスタートをかける
と、画像メモリ３のアドレス（１００゜２００）で始ま
る（５１２Ｘ　１０２４）画素分の画像データが画像メ
モリ４のアドレス（１ｏ２４．１０２４）で始まるエリ
力から等倍で転送される。

［第３実施例］ 第３実施例は画像データをに回に分けて転送する場合に
関する。

第５図は第３実施例の画像データの転送動作を説明する
概念図である。図において、５１は画像メモリ３の一部
、５２はビデオフレームメモリ７の一部を示す。尚、ビ
デオフレームメモリ７の内容は予めクリアしておく、に
＝４回とすると、画像メモリ３の画像データ５１を（２
Ｘ２）画素毎にブロック化し、例えば１回目はＯ印の全
部、２回目はΔ印の全部、３回目はＸ印の全部、４回目
は口印の全部の如くして順に４画面を転送する。このよ
うに転送すると１回目の転送終了時点でモニタ６により
○印から成る全体の概略画像をすばやく把握できる。

また別の例として、画像メモリ４の画像データ５３とビ
デオフレームメモリ７の画像データ５２の関係がある。

この場合もに＝４回であるが、画像メモリ４の画像デー
タ５３を図示の如く間引いて転送する結果、ビデオフレ
ームメモリ７の画像データ５２はＸ、Ｙ方向共に１／２
に縮小されたものとなる。

第６図は第３実施例の画像メモリ部１３．１４及び表゛
示制御部５におけるアドレス発生器９″〜１１″のブロ
ック構成図である。尚、第２図〜第４図と同じ動作をす
るものには同一番号を付しである。図において、６０３
，６０４はレジスタであり、シフタ２０８，２０９を通
過したアドレス情報に加えるべきアドレスデータを夫々
保持する。６０１，６０２は加算器であり、シフタ２゜
８．２０９を通過したアドレス情報とレジスタ６０３．
６０４の内容を夫々加算する。

以下、転送動作の具体例を説明する。

く４分割等倍転送〉 画像メモリ３のアドレス（０，０）で始まる（１０２４
Ｘ　１２８０）画素弁の画像データをビデオフレームメ
モリ７のアドレス（○、Ｏ）で始まるエリアに等倍で転
送する。Ｋ＝４回とする。この場合は不図示のＣＰＵは
以下の初期設定をする。尚、特に記載しない場合は上述
実施例と同様に考える。

［ビデオフレームメモリ７］ ＸＲ２０６＝Ｏ ＹＲ２０３＝０ ＸレングスＲ３０４＝１０２４ ＹレングスＲ３０３＝１２８０ Ｒ２０７＝Ｏ ＭＰＸ２００＝高速バス接続 ＭＰＸ２０１＝内部アドレス使用 ［画像メモリ部１３コ ＸＲ２０６＝０ ＹＲ２０３＝０ Ｒ２０７＝＋１ Ｒ６０３，Ｒ６０４の内容は転送１回毎に異る。

画像データ○印の転送時は Ｒ６０３＝Ｏ，Ｒ６０４＝０ 画像データΔ印の転送時は Ｒ６０３＝Ｏ，Ｒ６０４＝１ 画像データＸ印の転送時は Ｒ６０３＝１．　　Ｒ６０４＝０ 画像データロ印の転送時は Ｒ６０３＝１．Ｒ６０４＝１ 〈４分割間引き転送〉 この場合はＸ、Ｙ共に１／２倍であり、Ｋ＝４回とする
。この場合は不図示のＣＰＵは以下の初期設定をする。

［画像メモリ部１４］ Ｒ２０７＝＋２ 同じ＜Ｒ６０３，Ｒ６０４の内容は転送１回毎に異る。

画像データ○印の転送時は Ｒ６０３＝Ｏ，Ｒ６０４＝０ 画像データΔ印の転送時は Ｒ６０３＝Ｏ，Ｒ６０４＝２ 画像データＸ印の転送時は Ｒ６０３＝２．　　Ｒ６０４＝０ 画像データロ印の転送時は Ｒ６０３＝２．　　Ｒ６０４＝２ ［第４実施例］ 第７図は第４実施例の画像処理装置のブロック構成図で
ある。図において、システムバス１と高速バス２の上に
は画像メモリ部１０１−１〜１０１−ｎが接続されてい
る０画像メモリ部１０１−ｎの画像データはＤ／Ａコン
バータ１０２でＤ／Ａ変換され、モニタ１０３に表示さ
れる。

画像メモリ部１０１−ｎの画像データは不図示のＣＰＵ
によりシステムバス１を介して直接書き込まれたり、ま
たは高速バス２を介して他の画像メモリ部から高速転送
される。

尚、以下の説明では画像データの読み出しを行う画像メ
モリ部をマスタメモリと呼び、画像データの書き込みを
行う画像メモリ部をスレーブメモリと呼ぶことがある。

第１３図（Ａ）、（Ｂ）は第４実施例の画像データの転
送動作を説明する図である。第１３図（Ａ）は通常のラ
スター転送方式を示している。

図において、全（ｐＸｑ）画素分の画像データはラスタ
ー走査に沿った図示のシーケンス番号順（１，２，３，
・・・、ｐｑ）で転送される。

第１３図（Ｂ）は第４実施例の４分割転送方式を示して
いる。図において、全（ｐＸｑ）画素の画像データは各
（ｐ’Ｘｑ’）画素の小ブロックに分けられている。１
回につき各小ブロツク中の所定位置の画像データのみを
全ブロックについて転送し、これを小ブロツク中の全位
置について順次繰り返して行い、全（ｐＸｑ）画素の画
像データを転送する。具体的に言うと、第１回目は１゜
２．３．・・・、ｐｑ／４の転送を行う。第２回目は（
ｐｑ／４）＋１．（ｐｑ／４）＋２．（ｐｑ／４）　＋
３．・・・、２ｐｑ／４の転送を行う、第３回目は（２
ｐｑ／４）＋１．（２ｐｑ／４）　＋１゜（２ｐｑ／４
）　＋２．（２ｐｑ／４）＋３．・・・３ｐｑ／４の転
送を行う。第４回目は（３ｐｑ／４）　＋１．（３ｐｑ
／４）　＋２．（３ｐｑ／４）＋３．・・・、ｐｑの転
送を行う。１回についての転送時間は全体の１／４であ
る。

第８図は第４実施例の画像メモリ部１０１−１〜１０１
−ｎのブロック構成図である。図において、１０４は画
像メモリであり、４つのメモリブロック１０４−１〜１
０４−４から成る。１０７は双方向マルチプレクサ（Ｍ
ＰＸ）であり、画像メモリ部１０４とシステムバス１又
は高速バス２間の画像データの流れを制御する。１０６
はマルチプレクサ（ＭＰＸ）であり、画像メモリ１０４
に対してシステムアドレス又は内部発生アドレスを提供
する。１０８はアドレスジェネレータであり、内部アド
レスを発生する。１０５はデコーダであり、メモリブロ
ック１０４−１〜１０４−４に対するチップイネーブル
信号ＣＥを生成する。このデコーダ１０５にはＭＰＸ１
０６からのＹアドレスの最下位ビットＩ、とＸアドレス
の最下位ビットエ２が入力する。

第１０図は第４実施例のデコーダの真理値表を示す図で
ある０図において、Ｒ／Ｗは画像メモリ１０４に対する
リード／ライトモード、ＩｔはＹアドレスの最下位ビッ
ト、工２はＸアドレスの最下位ビット、ＣＩはコントロ
ールｌの信号、０１〜０４はメモリブロック１０４−１
〜１０４−４に対するチップイネーブル信号である。

該チップイネーブル信号は論理０レベルでチップイネー
ブルとする。

第９図（Ａ）は第４実施例のアドレスジェネレータのブ
ロック構成図である。図において、１２１はＸアドレス
カウンタであり、Ｘ方向のアドレスを発生する。１２２
はＹアドレスカウンタであり、Ｙ方向のアドレスを発生
する。１２３．１２４は配列変換器であり、カウンタ出
力のビット配列を変換する。１２５はセレクタであり、
信号Ｃ１に従い、変換前のアドレスと変換後のアドレス
を選択して何れか一方を出力する。

第９図（Ｂ）はアドレス変換の態様を示す図である。図
において、ａは変換前のアドレスであり、ｂは変換後の
アドレスである。アドレスａにおいて、Ｘ、Ｙカウンタ
の最下位ビットＸ。

Ｙｌはデコーダ１０５に入力し、残りはアドレスになる
。従って、アドレスａの場合は、１ブロツク（２×２画
素）内の各画素をメモリブロック１０４−１〜１０４−
４が分担する。アドレスｂにおいて、Ｘ、Ｙカウンタの
最上位ビットｘｒ。

Ｙｒはデコーダ１０５に入力し、残りはアドレスになる
。従って、アドレスｂの場合は、メモリブロック１０４
−１〜１０４−４は第１３図（Ａ）の１画像を４分割し
て記憶する。

以下、転送動作の具体例を説明する。

マスタメモリ部１０１−１において、メモリブロック１
０４−１は第１３図（Ｂ）の画素１〜ｐｑ／４を、メモ
リブロック１０４−２は画素ｐｑ／４＋１〜２　ｐ　ｑ
　／　４を、メモリブロック１０４−３は画素２ｐＣ１
／４＋１〜３　Ｉ）　ｑ／４を、メモリブロック１０４
−４は画素３ｐｑ／４＋１〜ｐｑを、夫々記憶している
。これをアドレスｂで読み出し、スレーブメモリ部１０
１−ｎにアドレスｂで書き込む。スレーブメモリ部１０
１−ｎにおいて、始めはＣ１＝　１　、　Ｒ／Ｗ＝Ｗ。

１１、Ｉ２　＝ＯＯであり、ＣＥ信号０Ｉ−ｏ４は全て
論理Ｏレベルとなる。これによりスレーブメモリ部１０
１−ｎのメモリブロック１０４−１〜１０４−４には同
一の画像データが同時に書き込まれる。従って、マスタ
メモリのメモリブロック１０４−１を完全に転送した時
は、モニタ１０３で低解像度（１／４）ながら十分な画
像が得られる。引き続きＣ１＝１．Ｒ／Ｗ＝Ｗ、ｌｌｌ
２＝０１になり、ＣＥ信号０□のみがＯとなる。これに
よりメモリブロック１０４−２のみの転写が行われ、モ
ニタ１０３における解像度が向上する。更にメモリブロ
ック１０４−３，１０４−４と順次転送すると、完全な
画像になる。

第１４図は第４実施例のデコーダ１０５の他の一例の真
理値表を示す図である。図において、マスタメモリがメ
モリブロック１０４−２の画像データを読み出している
時は、スレーブメモリではメモリブロック１０４−２と
１０４−３に同一の画像データを同時に書き込む。従っ
て、この段階ではモニタにおける解像度が完全に１／２
になる。

［第５実施例］ 第５実施例は画像メモリ部１０１−ｎの他の一例に関す
る。即ち、画像メモリ部１０１−ｎの読出方式を工夫す
ることにより画像データの転送途中でも低解像度ながら
十分な画像をモニタに表示する。

第１１図は第５実施例の画像メモリ部１０１’−ｎのブ
ロック構成図である。尚、第４実施例と同じ動作をする
ものには同一番号を付する。図において、１１１は画像
メモリであり、該メモリは２ボートメモリで構成される
。即ち、ＣＰＵからのアクセス又は画像メモリ部間にお
ける画像データの転送はＭＰＸ１０７側に接続するデー
タポートで行い、モニタ１０３への読み出しはラッチ１
１７側に接続するシリアルボートで行う。

以下、シリアルボートの続出制御を説明する。

１１８はセレクタ（ＳＥＬ）であり、信号Ｃ２により画
素クロック信号ＣＬＫ又はこれを分周器１１９で２分周
した分周クロック信号を選択して出力する。Ｃ２＝　１
の時は画素クロック信号、Ｃ２＝Ｏの時は分周クロック
信号を選択する。

１１７はラッチであり、画像メモリ１１１から読み出さ
れるＸ方向の画像データを５ＥＬ１１８出力のクロック
信号に従って画素毎に又は１画素おきにラッチする。１
１６は変換器であり、Ｙ方向の読み出しアドレスを制御
する。

第１２図は第５実施例の変換器１１６の真理値表を示す
図である。図において、Ｃ４はコントロール信号４であ
り、例えばＣＰＵから与えられる。またＹｏはシリアル
ボートに対するＹアドレスの最下位ビット（特定ビット
）である。変換器１１６には信号Ｃ４と特定ビットＹ。

が入力する。信号Ｃ４は次のように設定される。画像デ
ータの転送開始からｐｑ／４の転送終了まで（２×２ブ
ロツクの左上）はＣ４＝ＯＯ２次から２ｐｑ／４まで（
右上）はＣ４＝０１、次から３ｐｑ／４まで（左下）は
Ｃ４＝１０、次から最後のｐｑまで（右下）はＣ４＝１
１となる。Ｃ２，Ｃ３は夫々出力のコントロール信号２
．３である。

第１１図に戻り、１１５はアドレスカウンタ＆レジスタ
であり、Ｙ方向の続出アドレスをカウントするカウンタ
部とＸ方向の読出スタートアドレスを決定するＲから成
る。１１４は特定ビットゲート回路であり、Ｙ方向のア
ドレスのうちの特定ビットＹ０については信号Ｃ３でＡ
ＮＤゲートして出力する。１１３はバッファであり、モ
ニタ１０３の水平同期信号に同期して画像メモリ１１１
に対しＸ、Ｙの読出アドレスを与える。

これにより順次１ライン分の画像データの読み出しが行
われる。

以下、動作を具体的に述べる。

画像メモリ１１１には若いアドレスから順に第１３図（
Ｂ）の画素１〜ｐ　ｑ　／　４、画素ｐｑ／４＋１〜２
ｐｑ／４、画素２ｐｑ／４＋１〜３ｐｑ／４、画素３　
ｐ　ｑ　／　４　＋　１〜ｐｑが転送されるとする。

く１／４画像転送終了まで〉 Ｙ、＊Ｃ３＝Ｏ，Ｃ２＝Ｏとなる結果、１画素（２×２
画素のブロック中の左上の画素）がＸ。

Ｙ方向に２回ずつ読み出される。従ってＸ、　Ｙ方向共
に解像度が１／２の粗い画像がモニタで確認できる。

く２／４画像転送終了まで〉 Ｙ、＊Ｃ３＝’Ｏ，Ｃ２＝１となる結果、２×２画素の
ブロック中の上の画素がＹ方向に２回ずつ読み出される
。従ってＹ方向にのみ解像度が１／２の画像がモニタで
確認できる。

く３／４画像転送終了まで〉 Ｙ　ｏ　＊　Ｃ３”　Ｙ　ｏ　、　Ｃ２＝　Ｙ　ｏ　／
　（／は反転）となる結果、Ｘ方向のデータはＹ　ｏ　
”　１の時は分周クロックでラッチされ、Ｙ　ｏ　”　
Ｏの時は画素クロックでラッチされる。従って２×２画
素の各ブロックの右下の画素のみがその左下の画素と同
じになる。こうして画質はさらに向上する。

く４／４画像転送終了まで〉 Ｙ、＊Ｃ３＝Ｙｏ　、Ｃ２＝１となる結果、モニタは画
像メモリ１１１の全画像データを完全な解像度で表示す
る。

尚、上述第１〜３実施例では画像メモリ３，４をＤＲＡ
Ｍで構成したが、デュアルポートＲＡＭを使用する場合
は、画像データの高速転送用としてシリアルボートの入
出力側を使用すれば、システムバスからリードライトし
ている間にも画像転送ができ、効率が良くなる。

また上述実施例では画像データの転送用に専用の高速バ
スを設けたが、システムバスをＣＰＵが使わないように
するか、またはバスを切ることをすれば別のバスを設け
ず、システムバスを使って転送することもできる。

また画像メモリのサイズ、画像表示装置の表示すイズ、
ビデオフレームメモリ７のサイズ等は本実施例のサイズ
に限るものではない。

［発明の効果］ 以上述べた如く本発明によれば、簡単なデータバスと独
自のアドレス発生手段を設けることで画像メモリの任意
の領域を任意のモードで高速転送できる。この場合に、
データバスのバス巾は画像データと数本の制御信号（例
えば画像クロック信号、Ｈ−ｓｙｎｃ信号、Ｖ−ｓｙｎ
ｃ信号等）を送れるもので良い。

また本発明によれば、画像データの飛び越し転送、間引
き転送を容易に行え、より短い転送時間で全体画像の概
略を転送し、モニタで画像の概要を把握できる。

また本発明によれば、シフトしたアドレスに対して所定
値を加算することにより、画像データの飛び越し転送、
間引き転送を１画素づつずらせる。従って、転送の度に
より高解像度の画像が形成される。

【図面の簡単な説明】

第１図は第１実施例の画像処理装置のブロック構成図、 第２図は第１実施例のアドレス発生器９のブロック構成
図、 第３図は第１実施例のアドレス発生器１１のブロック構
成図、 第４図は第２実施例の画像メモリ部１３におけるアドレ
ス発生器９′のブロック構成図、第５図は第３実施例の
画像データの転送動作を説明する概念図、 第６図は第３実施例の画像メモリ部１３．１４及び表示
制御部５におけるアドレス発生器９″〜１１″のブロッ
ク構成図、 第７図は第４実施例の画像処理装置のブロック構成図、 第８図は第４実施例の画像メモリ部１０１−１〜１０１
−ｎのブロック構成図、 第９図（Ａ）は第４実施例のアドレスジェネレータのブ
ロック構成図、 第９図（Ｂ）は第４実施例のアドレス変換の態様を示す
図、 第１０図は第４実施例のデコーダの真理値表を示す図、 第１１図は第５実施例の画像メモリ部１０１−ｎのブロ
ック構成図、 第１２図は第５実施例の変換器１１６の真理値表を示す
図、 第１３図（Ａ）、（Ｂ）は第４実施例の画像データ転送
動作を説明する図、 第１４図は第４実施例のデコーダ１０５の他の一例の真
理値表を示す図である。 図中、ｌ・・・システムバス、２・・・高速バス、１３
．１４・・・画像メモリ部、３．４・・・画像メモリ、
９．１０・・・アドレス発生器、１１・・・アドレス発
生器、５・・・表示制御部、７・・・ビデオフレームメ
モリ、８・・・表示変換器、６・・・ＣＲＴ表示装置で
ある。 第２図

Claims (4)

【特許請求の範囲】
1. （１）画像データを記憶する複数の画像メモリ部と、 前記複数の画像メモリ部間を接続する画像データ転送用
   のデータバスと、 前記複数の画像メモリ部内にあつて夫々独自のメモリア
   ドレスを発生するアドレス発生手段を備えることを特徴
   とする画像処理装置。
2. （２）アドレス発生手段は画像メモリのＸアドレス及び
   Ｙアドレスを発生するカウント手段と、該カウント手段
   の出力を上位又は下位にシフトするシフト手段を備える
   ことを特徴とする請求項第１項記載の画像処理装置。
3. （３）アドレス発生手段はシフト手段の出力に対して所
   定値を加算する加算手段を備えることを特徴とする請求
   項第２項記載の画像処理装置。
4. （４）画像メモリ部は２ポートＲＡＭを備え、ランダム
   アクセスポートで画像データの転送を行い、シリアルア
   クセスポートで画像データのモニタ表示を行うことを特
   徴とする請求項第１項記載の画像処理装置。