JP3029263B2 - 画像処理装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は画像処理装置に関し、特に画像メモリ間で画
像データを高速転送する画像処理装置に関する。

［従来の技術］ 従来、この種の装置では画像データの転送をCPUが行
つたり、別個にパイプライン化したハードウエアで行つ
ていた。

［発明が解決しようとする課題］ しかし、画像転送をCPUで行うとスピードが極端に遅
い。また別個にパイプライン化すると、２本のバスが必
要となり、構成が大規模になる。また従来のDMAはシス
テムバスを専有するものであり、システム処理に影響を
与える。

本発明は上記従来例に鑑みてなされたもので、複数の
画像メモリのそれぞれから独立に画像データを間引いて
読み出し、設定された画像データ量をフレームメモリに
書込んで表示できる画像処理装置を提供することを目的
とする。

［課題を解決するための手段］ 上記目的を達成するために本発明の画像処理装置は以
下のような構成を備える。即ち、 画像データを記憶する複数の画像メモリと、 画像データを表示する表示手段と、 前記表示手段に表示するための画像データを記憶する
ビデオフレームメモリと、 前記複数の画像メモリと前記ビデオフレームメモリと
を接続する画像データ転送用のデータバスと、 前記複数の画像メモリのそれぞれに付随して設けら
れ、前記複数の画像メモリのそれぞれのＸ及びＹ方向の
読み出し開始アドレスをセットするレジスタと、前記レ
ジスタにセットされた前記読み出し開始アドレスからカ
ウントを開始して前記画像メモリのＸ及びＹアドレスを
発生するカウント手段と、前記カウント手段から出力さ
れるＸ及びＹアドレスを、設定されたシフト量に対応し
てシフトして出力するシフト手段とを有し、前記複数の
画像メモリのそれぞれの読み出しアドレスを発生する複
数の第１アドレス発生手段と、 前記複数の第１アドレス発生手段により発生された前
記読み出しアドレスに基づいて、前記複数の画像メモリ
のそれぞれから画像データを読み出し、前記画像データ
を前記データバスを介して前記ビデオフレームメモリに
送信する画像データ送信手段と、 前記ビデオフレームメモリに付随して設けられ、前記
ビデオフレームメモリのメモリアドレスを発生する第２
のアドレス発生手段と、 前記表示手段に表示する画像データ量を設定するため
のレジスタを備え、前記第２アドレス発生手段により発
生されたメモリアドレスに基づいて、前記画像データ送
信手段により送信された画像データを前記レジスタに設
定された画像データ量に相当する量だけ前記ビデオフレ
ームメモリに書き込む書き込み手段とを有し、 前記シフト量を上位ビット方向のシフトに設定するこ
とにより前記画像データ送信手段は前記画像メモリに記
憶されている画像データを、前記シフト量に応じて間引
いた画像データとして前記ビデオフレームメモリに送信
することを特徴とする。

［作用］ 以上の構成により、複数の画像メモリのそれぞれのＸ
及びＹ方向の読み出し開始アドレスをレジスタにセット
し、そのレジスタにセットされた読み出し開始アドレス
からカウントを開始して画像メモリのＸ及びＹアドレス
を発生し、そのＸ及びＹアドレスを、シフト手段によ
り、設定されたシフト量に対応してシフトして出力する
ことができ、そのシフト量を上位ビット方向のシフトに
設定することにより、その画像メモリに記憶されている
画像データを、そのシフト量に応じて間引いた画像デー
タとしてビデオフレームメモリに送信して書き込んで表
示することができる。

［実施例の説明］ 以下、添付図面に従つて本発明による実施例を詳細に
説明する。

［第１実施例］ 第１図は第１実施例の画像処理装置のブロツク構成図
である。図において、１はシステムバスであり、不図示
のCPUがシステムデータ、システムアドレス、システム
制御信号等の転送に使用する。２は高速バスであり、専
ら画像メモリ間の画像データを転送する。13,14は画像
メモリ部であり、画像データの記憶及び転送制御を行
う。画像メモリ部13,14において、3,4は画像メモリであ
り、夫々は最大（2048×2048）画素の画像データを蓄積
する。9,10はアドレス発生器であり、夫々は画像データ
の高速転送のための独自のアドレス制御を行う。５は表
示制御部であり、画像データの転送を受けると共に画像
データの表示制御を行う。表示制御部５において、11は
アドレス発生器であり、画像データの転送を受けるため
の独自のアドレス制御を行う。７はビデオフレームメモ
リであり、表示１画面分（例えば1280×1024画素）の画
像（ビデオ）データを蓄積する。８は表示変換器であ
り、蓄積したビデオデータをアナログ画像信号にD/A変
換等する。６は例えばCRT表示装置であり、アナログ画
像信号に従つて画像を表示する。

第２図は第１実施例のアドレス発生器９のブロツク構
成図である。尚、アドレス発生器10についても同様であ
る。アドレス発生器９は画像データの送り側の機能を備
える。図において、200は双方向データマルチプレクサ
（MPX）であり、システムデータ及び画像データの流れ
を切り換える。201はマルチプレクサ（MPX）であり、シ
ステムアドレスと内部発生アドレスとを切り換える。画
像メモリ３は例えばDRAMであり、ストローブ信号に従つ
て画像データを高速で読み書きする。

一方、203はＹレジスタであり、画像データの転送開
始Ｙアドレスを保持する。204はロー（Row）カウンタで
あり、転送のための垂直同期（Ｖ−Sync）信号211によ
つてＹレジスタ203の内容をロードし、その後は同じく
転送のための水平同期（Ｈ−Sync）信号210によつて１
インクリメントする。206はＸレジスタであり、画像デ
ータの転送開始Ｘアドレスを保持する。205はカラム（C
olumn）カウンタであり、Ｈ−Sync信号210によつてＸレ
ジスタ206の内容をロードし、その後は転送のためのク
ロツク（CLK）信号212によつて１インクリメントする。
208,209はシフタであり、指令によつてカウンタ204,205
の出力（内部発生アドレス）をシフトする。207は制御
レジスタであり、カウンタ204,205の出力を何れの方向
に何ビツトシフトするかの情報を保持する。即ち、レジ
スタ（Ｒ）207＝０なら０ビツト、R207＝−１なら下位
方向に１ビツト、R207＝１なら上位方向に１ビツトシフ
トする。以下、同様である。

第３図は第１実施例のアドレス発生器11のブロツク構
成図である。第２図の構成と同様の動作をするものには
同一番号を付する。アドレス発生器11は画像データの受
け側の機能を備える。図において、ROMカウンタ204はＶ
−Sync信号211でクリアし、Ｈ−Sync信号210で１インク
リメントする。Columnカウンタ205はＨ−Sync信号210で
クリアし、クロツク信号212で１インクリメントする。

一方、303はＹレングスレジスタであり、画像データ
の転送Ｙレングスを保持する。307はカウンタであり、
Ｖ−Sync信号211でクリアし、その後はＨ−Sync信号210
によつて１インクリメントする。305は比較器であり、
カウンタ307の内容がＹレングレジスタ303の内容より小
さい間は論理１レベルの信号を出力する。また304はＸ
レングレジスタであり、画像データの転送Ｘレングスを
保持する。308はカウンタであり、Ｈ−Sync信号210でク
リアし、その後はクロツク信号212によつて１インクリ
メントする。306は比較器であり、カウンタ308の内容が
Ｘレングスレジスタ304の内容より小さい間は論理１レ
ベルの信号を出力する。309はAND回路であり、比較器30
5及び306の出力が共に論理１レベルの間はビデオフレー
ムメモリ（RAM）７に対してチツプイネーブル信号CEを
出力する。従つて、この間はストローブ信号によつて画
像データが書き込まれる。

尚、RAM7は例えば２ポートRAMで構成され、そのシリ
アルアクセスポート出力は表示変換器８側に接続し、ラ
ンダムアクセスポートは画像データの書き込み側（MPX2
00）に接続する。これによりラム７への画像データの書
き込みと読み出しが同時に行え、実時間で画像データの
モニタが行える。

以下、画像データ転送の具体例を述べる。

＜等倍転送＞ 画像メモリ３の任意の（1280×1024）画素分の領域を
等倍でビデオフレームメモリ７に転送する。この場合は
不図示のCPUは以下の初期設定をする。

［画像メモリ部13］ XR206＝Ｘ転送開始アドレス XR203＝Ｙ転送開始アドレス MPX200＝高速バス接続 MPX201＝内部アドレス使用 R207＝０ ［表示制御部５］ ＸレングスR304＝1024 ＹレングスR303＝1280 MPX200＝高速バス接続 MPX201＝内部アドレス使用 かかる初期設定後、不図示のCPUがスタートをかける
と、画像メモリ３のアドレスX,Yで始まる（1024×128
0）画素分の画像データがビデオフレームメモリ７の番
地（0,0）で始まるエリアに高速転送される。

＜間引き転送＞ 画像メモリ４の画像データを1/2に間引きしてビデオ
フレームメモリ７に転送する。この場合は不図示のCPU
は以下の初期設定をする。

［画像メモリ部14］ XR＝206＝０ YR203＝０ R207＝＋１ MPX200＝高速バス接続 MPX201＝内部アドレス使用 ［表示制御部５］ ＸレングスR304＝1024 ＹレングスR303＝1024 MPX200＝高速バスを接続 MPX201＝内部アドレスを使用 かかる初期設定後、不図示のCPUがスタートをかける
と、画像メモリ４の転送開始アドレスX,Yからの（1024
×1024）画素分の画像データがビデオフレームメモリ７
に間引き転送される。間引きは画像メモリ４のX,Y共に
上位へシフト１ビツトなので、X,Y方向に夫々1/2であ
る。

［第２実施例］ 第２実施例は複数の画像メモリ部間で画像データの転
送をする場合に関する。

第４図は第２実施例の画像メモリ部13におけるアドレ
ス発生器９′のブロツク構成図である。尚、画像メモリ
部14におけるアドレス発生器10′も同様である。また第
２図、第３図と同じ動作をするものには同一番号を付し
てある。アドレス発生器９′は画像データを送る側の機
能と受ける側の機能を兼ね備える。

図の構成で、画像メモリ３の画像データを画像メモリ
４に高速転送する。この場合は不図示のCPUは以下の初
期設定をする。

［画像メモリ部13］ XR206＝100 YR203＝200 R207＝０ MPX200＝高速バス接続 MPX201＝内部アドレス使用 ［画像メモリ部14］ XR206＝1024 YR203＝1024 ＸレングスR304＝512 ＹレングスR303＝1024 R207＝０ MPX200＝高速バス接続 MPX201＝内部アドレス使用 かかる初期設定後、不図示のCPUがスタートをかける
と、画像メモリ３のアドレス（100,200）で始まる（512
×1024）画素分の画像データが画像メモリ４のアドレス
（1024,1024）で始まるエリカから等倍で転送される。

［第３実施例］ 第３実施例は画像データをｋ回に分けて転送する場合
に関する。

第５図は第３実施例の画像データの転送動作を説明す
る概念図である。図において、51は画像メモリ３の一
部、52はビデオフレームメモリ７の一部を示す。尚、ビ
デオフレームメモリ７の内容は予めクリアしておく。ｋ
＝４回とすると、画像メモリ３の画像データ51を（２×
２）画素毎にブロツク化し、例えば１回目は○印の全
部、２回目は△印の全部、３回目はＸ印の全部、４回目
は□印の全部の如くして順に４画面を転送する。このよ
うに転送すると１回目の転送終了時点でモニタ６により
○印から成る全体の概略画像をすばやく把握できる。

また別の例として、画像メモリ４の画像データ53とビ
デオフレームメモリ７の画像データ52の関係がある。こ
の場合もｋ＝４回であるが、画像メモリ４の画像データ
53を図示の如く間引いて転送する結果、ビデオフレーム
メモリ７の画像データ52はX,Y方向共に1/2に縮小された
ものとなる。

第６図は第３実施例の画像メモリ部13,14及び表示制
御部５におけるアドレス発生器９″〜11″のブロツク構
成図である。尚、第２図〜第４図と同じ動作をするもの
には同一番号を付してある。図において、603,604はレ
ジスタであり、シフタ208,209を通過したアドレス情報
に加えるべきアドレスデータを夫々保時する。601,602
は加算器であり、シフタ208,209を通過したアドレス情
報とレジスタ603,604の内容を夫々加算する。

以下、転送動作の具体例を説明する。

＜４分割等倍転送＞ 画像メモリ３のアドレス（0,0）で始まる（1024×128
0）画素分の画像データをビデオフレームメモリ７のア
ドレス（0,0）で始まるエリアに等倍で転送する。Ｋ＝
４回とする。この場合は不図示のCPUは以下の初期設定
をする。尚、特に記載しない場合は上述実施例と同様に
考える。

［ビデオフレームメモリ］ XR206＝０ YR203＝０ ＸレングスR304＝1024 ＹレングスR303＝1280 R207＝０ MPX200＝高速バス接続 MPX201＝内部アドレス使用 ［画像メモリ部13］ XR206＝０ YR203＝０ R207＝＋１ R603,R604の内容は転送１回毎に異る。

画像データ○印の転送時は R603＝0,R604＝０ 画像データ△印の転送時は R603＝0,R604＝１ 画像データＸ印の転送時は R603＝1,R604＝０ 画像データ□印の転送時は R603＝1,R604＝１ ＜４分割間引き転送＞ この場合はX,Y共に1/2倍であり、Ｋ＝４回とする。こ
の場合は不図示のCPUは以下の初期設定をする。

［画像メモリ部14］ R207＝＋２ 同じくR603,R604の内容は転送１回毎に異る。

画像データ○印の転送時は R603＝0,R604＝０ 画像データ△印の転送時は R603＝0,R604＝２ 画像データＸ印の転送時は R603＝2,R604＝０ 画像データ□印の転送時は R603＝2,R604＝２ ［第４実施例］ 第７図は第４実施例の画像処理装置のブロツク構成図
である。図において、システムバス１と高速バス２の上
には画像メモリ部101−１〜101nが接続されている。画
像メモリ部101−ｎの画像データはD/Aコンバータ102でD
/A変換され、モニタ103に表示される。画像メモリ部101
−ｎの画像データは不図示のCPUによりシステムバス１
を介して直接書き込まれたり、または高速バス２を介し
て他の画像メモリ部から高速転送される。

尚、以下の説明では画像データの読み出しを行う画像
メモリ部をマスタメモリと呼び、画像データの書き込み
を行う画像メモリ部をスレーブメモリと呼ぶことがあ
る。

第13図（Ａ），（Ｂ）は第４実施例の画像データの転
送動作を説明する図である。第13図（Ａ）は通常のラス
ター転送方式を示している。図において、全（ｐ×ｑ）
画素分の画像データはラスター走査に沿うた図示のシー
ケンス番号順（1,2,3,…,pq）で転送される。

第13図（Ｂ）は第４実施例の４分割転送方式を示して
いる。図において、全（ｐ×ｑ）画素の画像データは各
（ｐ′×ｑ′）画素の小ブロツクに分けられている。１
回につき各小ブロツク中の所定位置の画像データのみを
全ブロツクについて転送し、これを小ブロツク中の全位
置について順次繰り返して行い、全（ｐ×ｑ）画素の画
像データを転送する。具体的に言うと、第１回目は1,2,
3,…,pq/4の転送を行う。第２回目は｛pq/4｝＋1,｛pq/
4｝＋2,｛pq/4｝＋3,…,2pq/4の転送を行う。第３回目
は｛2pq/4｝＋1,｛2pq/4｝＋1,｛2pq/4｝＋2,｛2pq/4｝
＋3,…,3pq/4の転送を行う。第４回目は｛3pq/4｝＋1,
｛3pq/4｝＋2,｛3pq/4｝＋3,…,pqの転送を行う。１回
についての転送時間は全体の1/4である。

第８図は第４実施例の画像メモリ部101−１〜101−ｎ
のブロツク構成図である。図において、104は画像メモ
リであり、４つのメモリブロツク104−１〜104−４から
成る。107は双方向マルチプレクサ（MPX）であり、画像
メモリ部104とシステムバス１又は高速バス２間の画像
データの流れを制御する。106はマルチプレクサ（MPX）
であり、画像メモリ104に対してシステムアドレス又は
内部発生アドレスを提供する。108はアドレスジエネレ
ータであり、内部アドレスを発生する。105はデコーダ
であり、メモリブロツク104−１〜104−４に対するチツ
プイネーブル信号CEを生成する。このデコーダ105にはM
PX106からのＹアドレスの最下位ビツトI₁とＸアドレス
の最下位ビツトI₂が入力する。

第10図は第４実施例のデコーダの真理値表を示す図で
ある。図において、R/Wは画像メモリ104に対するリード
／ライトモード、I₁はＹアドレスの最下位ビツト、I₂は
Ｘアドレスの最下位ビツト、C1はコントロール１の信
号、O₁〜O₄はメモリブロツク104−１〜104−４に対する
チツプイネーブル信号である。該チツプイネーブル信号
は論理０レベルでチツプイネーブルとする。

第９図（Ａ）は第４実施例のアドレスジエネレータの
ブロツク構成図である。図において、121はＸアドレス
カウンタであり、Ｘ方向のアドレスを発生する。122は
Ｙアドレスカウンタであり、Ｙ方向のアドレスを発生す
る。123,124は配列変換器であり、カウンタ出力のビツ
ト配列を変換する。125はセレクタであり、信号C₁に従
い、変換前のアドレスと変換後のアドレスを選択して何
れか一方を出力する。

第９図（Ｂ）はアドレス変換の態様を示す図である。
図において、ａは変換前のアドレスであり、ｂは変換後
のアドレスである。アドレスａにおいて、X,Yカウンタ
の最下位ビツトX₁,Y₁はデコーダ105に入力し、残りはア
ドレスになる。従つて、アドレスａの場合は、１ブロツ
ク（２×２画素）内の各画素をメモリブロツク104−１
〜104−４が分担する。アドレスｂにおいて、X,Yカウン
タの最上位ビツトX_r,Y_rはデコーダ105に入力し、残りは
アドレスになる。従つて、アドレスｂの場合は、メモリ
ブロツク104−１〜104−４は第13図（Ａ）の１画像を４
分割して記憶する。

以下、転送動作の具体例を説明する。

マスタメモリ部101−１において、メモリブロツク104
−１は第13図（Ｂ）の画素１〜pq/4を、メモリブロツク
104−２は画素pq/4＋１〜2pq/4を、メモリブロツク104
−３は画素2pq/4＋１〜3pq/4を、メモリブロツク104−
４は画素3pq/4＋１〜pqを、夫々記憶している。これを
アドレスｂで読み出し、スレーブメモリ部101−ｎにア
ドレスｂで書き込む。スレーブメモリ部101−ｎにおい
て、始めはC1＝1,R/W＝W,I₁,I₂＝00であり、CE信号O₁〜
O₄は全て論理０レベルとなる。これによりスレーブメモ
リ部101−ｎのメモリブロツク104−１〜104−４には同
一の画像データが同時に書き込まれる。従つて、マスタ
メモリのメモリブロツク104−１を完全に転送した時
は、モニタ103で低解像度（1/4）ながら十分な画像が得
られる。引き続きC1＝1,R/W＝W,I₁,I₂＝01になり、CE信
号O₂のみが０となる。これによりメモリブロツク104−
２のみの転写が行われ、モニタ103における解像度が向
上する。更にメモリブロツク104−3,104−４と順次転送
すると、完全な画像になる。

第14図は第４実施例のデコーダ105の他の一例の真理
値表を示す図である。図において、マスタメモリがメモ
リブロツク104−２の画像データを読み出している時
は、スレーブメモリではメモリブロツク104−２と104−
３に同一の画像データを同時に書き込む。従つて、この
段階ではモニタにおける解像度が完全に1/2になる。

［第５実施例］ 第５実施例は画像メモリ部101−ｎの他の一例に関す
る。即ち、画像メモリ部101−ｎの読出方式を工夫する
ことにより画像データの転送途中でも低解像度ながら十
分な画像をモニタに表示する。

第11図は第５実施例の画像メモリ部101−ｎのブロツ
ク構成図である。尚、第４実施例と同じ動作をするもの
には同一番号を付する。図において、111は画像メモリ
であり、該メモリは２ポートメモリで構成される。即
ち、CPUからのアクセス又は画像メモリ部間における画
像データの転送はMPX107側に接続するデータポートで行
い、モニタ103への読み出しはラツチ117側に接続するシ
リアルポートで行う。

以下、シリアルポートの読出制御を説明する。118は
セレクタ（SEL）であり、信号C2により画素クロツク信
号CLK又はこれを分周器119で２分周した分周クロツク信
号を選択して出力する。C2＝１の時は画素クロツク信
号、C2＝０の時は分周クロツク信号を選択する。117は
ラツチであり、画像メモリ111から読み出されるＸ方向
の画像データをSEL118出力のクロツク信号に従つて画素
毎に又は１画素おきにラツチする。116は変換器であ
り、Ｙ方向の読み出しアドレスを制御する。

第12図は第５実施例の変換器116の真理値表を示す図
である。図において、C4はコントロール信号４であり、
例えばCPUから与えられる。またY₀はシリアルポートに
対するＹアドレスの最下位ビツト（特定ビツト）であ
る。変換器116には信号C4と特定ビツトY₀が入力する。
信号C4は次のように設定される。画像データの転送開始
からpq/4の転送終了まで（２×２ブロツクの左上）はC4
＝00、次から2pq/4まで（右上）はC4＝01、次から3pq/4
まで（左下）はC4＝10、次から最後のpqまで（右下）は
C4＝11となる。C2,C3は夫々出力のコントロール信号2,3
である。

第11図に戻り、115はアドレスカウンタ＆レジスタで
あり、Ｙ方向の読出アドレスをカウントするカウンタ部
とＸ方向の読出スタートアドレスを決定するＲから成
る。114は特定ビツトゲート回路であり、Ｙ方向のアド
レスのうちの特定ビツトY₀については信号C3でANDゲー
トとして出力する。113はバツフアであり、モニタ103の
水平同期信号に同期して画像メモリ111に対しX,Yの読出
アドレスを与える。これにより順次１ライン分の画像デ
ータの読み出しが行われる。

以下、動作を具体的に述べる。

画像メモリ111には若いアドレスから順に第13図
（Ｂ）の画素１〜pq/4、画素pq/4＋１〜2pq/4、画素2pq
/4＋１〜3pq/4、画素3pq/4＋１〜pqが転送されるとす
る。

＜1/4画像転送終了まで＞ Y₀＊C3＝0,C2＝０となる結果、１画素（２×２画素の
ブロツク中の左上の画素）がX,Y方向に２回ずつ読み出
される。従つてX,Y方向共に解像度が1/2の粗い画像がモ
ニタで確認できる。

＜2/4画像転送終了まで＞ Y₀＊C3＝0,C2＝１となる結果、２×２画素のブロツク
中の上の画素がＹ方向に２回ずつ読み出される。従つて
Ｙ方向にのみ解像度が1/2の画像がモニタで確認でき
る。

＜3/4画像転送終了まで＞ Y₀＊C3＝Y₀,C2＝Y₀/（／は反転）となる結果、Ｘ方向
のデータはY₀＝１の時は分周クロツクでラツチされ、Y₀
＝０の時は画素クロツクでラツチされる。従つて２×２
画素の各ブロツクの右下の画素のみがその左下の画素と
同じになる。こうして画質はさらに向上する。

＜4/4画像転送終了まで＞ Y₀＊C3＝Y₀,C2＝１となる結果、モニタは画像メモリ1
11の全画像データを完全な解像度で表示する。

尚、上述第１〜３実施例では画像メモリ3,4をDRAMで
構成したが、デユアルポートRAMを使用する場合は、画
像データの高速転送用としてシリアルポートの入出力側
を使用すれば、システムバスからリードライトしている
間にも画像転送ができ、効率が良くなる。

また上述実施例では画像データの転送用に専用の高速
バスを設けたが、システムバスをCPUが使わないように
するか、またはバスを切ることをすれば別のバスを設け
ず、システムバスを使つて転送することもできる。

また画像メモリのサイズ、画像表示装置の表示サイ
ズ、ビデオフレームメモリ７のサイズ等は本実施例のサ
イズに限るものではない。

［発明の効果］ 以上説明したように本発明によれば、複数の画像メモ
リのそれぞれから独立に画像データを間引いて読み出
し、設定された画像データ量をフレームメモリに書込ん
で表示できるので、例えば縮小画像を高速に表示した
り、或は画像全体の概略を把握できるような間引いた画
像データを高速に転送して表示できるという効果があ
る。

【図面の簡単な説明】

第１図は第１実施例の画像処理装置のブロツク構成図、 第２図は第１実施例のアドレス発生器９のブロツク構成
図、 第３図は第１実施例のアドレス発生器11のブロツク構成
図、 第４図は第２実施例の画像メモリ部13におけるアドレス
発生器９′のブロツク構成図、 第５図は第３実施例の画像データの転送動作を説明する
概念図、 第６図は第３実施例の画像メモリ部13,14及び表示制御
部５におけるアドレス発生器９″〜11″のブロツク構成
図、 第７図は第４実施例の画像処理装置のブロツク構成図、 第８図は第４実施例の画像メモリ部101−１〜101−ｎの
ブロツク構成図、 第９図（Ａ）は第４実施例のアドレスジエネレータのブ
ロツク構成図、 第９図（Ｂ）は第４実施例のアドレス変換の態様を示す
図、 第10図は第４実施例のデコーダの真理値表を示す図、 第11図は第５実施例の画像メモリ部101−ｎのブロツク
構成図、 第12図は第５実施例の変換器116の真理値表を示す図、 第13図（Ａ），（Ｂ）は第４実施例の画像データ転送動
作を説明する図、 第14図は第４実施例のデコーダ105の他の一例の真理値
表を示す図である。 図中、１……システムバス、２……高速バス、13,14…
…画像メモリ部、3,4……画像メモリ、9,10……アドレ
ス発生器、11……アドレス発生器、５……表示制御部、
７……ビデオフレームメモリ、８……表示変換器、６…
…CRT表示装置である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 宍塚 順一 東京都大田区下丸子３丁目30番２号 キ ヤノン株式会社内 (56)参考文献 特開 昭62−127793（ＪＰ，Ａ) 特開 昭58−3172（ＪＰ，Ａ) 特開 昭63−127379（ＪＰ，Ａ) 特開 昭61−208537（ＪＰ，Ａ) 特開 昭62−114185（ＪＰ，Ａ) 特開 昭63−155371（ＪＰ，Ａ) 実開 昭61−42643（ＪＰ，Ｕ) 特公 昭63−36029（ＪＰ，Ｂ２) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06T 1/60

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】画像データを記憶する複数の画像メモリ
   と、 画像データを表示する表示手段と、 前記表示手段に表示するための画像データを記憶するビ
   デオフレームメモリと、 前記複数の画像メモリと前記ビデオフレームメモリとを
   接続する画像データ転送用のデータバスと、 前記複数の画像メモリのそれぞれに付随して設けられ、
   前記複数の画像メモリのそれぞれのＸ及びＹ方向の読み
   出し開始アドレスをセットするレジスタと、前記レジス
   タにセットされた前記読み出し開始アドレスからカウン
   トを開始して前記画像メモリのＸ及びＹアドレスを発生
   するカウント手段と、前記カウント手段から出力される
   Ｘ及びＹアドレスを、設定されたシフト量に対応してシ
   フトして出力するシフト手段とを有し、前記複数の画像
   メモリのそれぞれの読み出しアドレスを発生する複数の
   第１アドレス発生手段と、 前記複数の第１アドレス発生手段により発生された前記
   読み出しアドレスに基づいて、前記複数の画像メモリの
   それぞれから画像データを読み出し、前記画像データを
   前記データバスを介して前記ビデオフレームメモリに送
   信する画像データ送信手段と、 前記ビデオフレームメモリに付随して設けられ、前記ビ
   デオフレームメモリのメモリアドレスを発生する第２の
   アドレス発生手段と、 前記表示手段に表示する画像データ量を設定するための
   レジスタを備え、前記第２アドレス発生手段により発生
   されたメモリアドレスに基づいて、前記画像データ送信
   手段により送信された画像データを前記レジスタに設定
   された画像データ量に相当する量だけ前記ビデオフレー
   ムメモリに書き込む書き込み手段とを有し、 前記シフト量を上位ビット方向のシフトに設定すること
   により前記画像データ送信手段は前記画像メモリに記憶
   されている画像データを、前記シフト量に応じて間引い
   た画像データとして前記ビデオフレームメモリに送信す
   ることを特徴とする画像処理装置。
2. 【請求項２】前記第１アドレス発生手段は、前記シフト
   手段の出力に対して所定値を加算する加算手段を更に備
   えることを特徴とする請求項２に記載の画像処理装置。
3. 【請求項３】前記フレームメモリは２ポートRAMを備
   え、ランダムアクセスポートで画像データのモニタ表示
   を行うことを特徴とする請求項１に記載の画像処理装
   置。