JPH0644391B2 - デュアル・ポート・メモリ - Google Patents

デュアル・ポート・メモリ

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JPH0644391B2
JPH0644391B2 JP2121401A JP12140190A JPH0644391B2 JP H0644391 B2 JPH0644391 B2 JP H0644391B2 JP 2121401 A JP2121401 A JP 2121401A JP 12140190 A JP12140190 A JP 12140190A JP H0644391 B2 JPH0644391 B2 JP H0644391B2
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    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
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    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1075—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for multiport memories each having random access ports and serial ports, e.g. video RAM
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Description

【発明の詳細な説明】 Ａ．産業上の利用分野 本発明は半導体メモリに関し、更に詳細にいえば、ラン
ダムにアクセスできるメモリ・アレイと、このメモリと
の間で直列にデータを転送できる直列アクセス・レジス
タとを含むデユアル・ポートメモリに関する。
Ｂ．従来の技術 デユアル・ポート・メモリは例えばＣＲＴ（陰極線管）
に入力される画像データを記憶するために用いられる。
画像データはメモリ内のイメージを更新したり書込んだ
りするためにランダムにアクセスされ、次いでＣＲＴ上
にイメージを発生するために直列にアクセスされる。こ
のタイプのメモリはビデオ・カメラまたは他の走査装置
で撮つたイメージを貯蔵でき、またグラフイツク・シス
テムで発生した像を貯蔵するのにも使用できる。
表示されるべきイメージは多数の個別の画素すなわちピ
クセルに分割される。各ピクセルは出力デイスプレイ・
モニタ上の物理的位置を表わし、関連するカラーまたは
特定のグレイ・スケール（グレイ・シエード）を持つこ
とができる。イメージおよびグラフイツク・システムで
は、デイスプレイのピクセルはそれぞれメモリに記憶さ
れた値によつて表わされる。デイスプレイのこのメモリ
は代表的にはフレーム・バツフアと呼ばれる。例えばＩ
ＢＭ５０８０グラフイツク・システムのような高解像度
デイスプレイは１０２４×１０２４＝１，０４８，５７
６個のピクセルを有する。各ピクセル値は１〜２４また
はそれよりも多数のビツトで表わされ、したがつてイメ
ージの記憶には大量のメモリを必要とする。大量の高速
メモリが必要なため、グラフイツク・システムに利用で
きる最高密度のメモリ部品を使用することになる。代表
的には、ダイナミツク・ランダム・アクセス・メモリ
（ＤＲＡＭ）が最大の記憶密度を与える。ビデオ・デイ
スプレイの走査パターンおよび更新速度の特性のため、
なお一層高速なアクセスが必要になり、またフレーム・
バツフアを更新することとビデオ・モニタへの表示のた
めに記憶値を走査して送出することとを分離することが
必要になつた。
ビデオＲＡＭは専用化されたＤＲＡＭメモリである。こ
れらは、スクリーンにグラフイツク・フレーム・バツフ
アの内容を表示すると同時に、グラフイツク・プロセツ
サまたはイメージ・プロセツサによつてフレーム・バツ
フアを新しいデータで更新できるようにするという問題
を解決するように設計された。ピデオＲＡＭは２つのＩ
／Ｏポート（１つはランダム・アクセス用、もう１つは
直列アクセス用）および１つのアドレス・ポートを有す
る。これらのメモリはしばしばデユアル・ポート・メモ
リと呼ばれる。標準の行列のＤＲＡＭランダム・アクセ
ス・メモリ・アレイに直列アクセス・メモリ・レジスタ
を付加して直列の入出力を与えるようにしたものであ
る。
この種の第１世代のビデオＲＡＭは例えば米国特許４，
５４１，０７５号に示されている。グラフイツク・プロ
セツサまたはイメージ・プロセツサはランダム・アクセ
ス・アレイに書込むことによつてフレーム・バツフアを
更新する。直列アクセス・メモリ（ＳＡＭ）レジスタは
ランダム・アクセス・アレイとは独立的にバツフアの内
容をデイスプレイに直列にシフトするように設設計され
る。ランダム・アレイとＳＡＭが独立的に動作しないの
は、ＳＡＭがランダム・アレイからの新しいデーダでロ
ードされる必要がある時だけである。ＳＡＭは読取りデ
ータ転送と呼ばれる特別のメモリ・サイクルを実行する
ことによつてロードされる。読取りデータ転送は１行の
データ全部をコピーし、この１行のデータはＳＡＭから
スクリーン更新回路部へ順次にクロツク制御により送ら
れる。ＳＡＭのクロツク速度は通常標準のランダム・ア
クセス・サイクルよりも３〜４倍速い。
第２世代のビデオＲＡＭはＲＡＭの１行の半分をＳＡＭ
の半分に転送するとともにＳＡＭの残りの半分をデイス
プレイに転送できるように改良された。これは分割行転
送として知られている。ＳＡＭの半分が送出されている
ことを示するために、ＱＳＦとして知られる出力ステー
タス・ピス（第１Ａ図の制御論理１０３への入力表示Ｄ
ＳＦに相当）が設けられる。
あるシステムでは２個のフレーム・バツフアが設けら
れ、一方がスクリーンに順次に送出されると同時に他方
がグラフイツク・プロセツサまたはイメージ・プロセツ
サによつて更新される。２つのフレーム・バツフアの使
用は、一部更新されたイメージをスクリーンに与えて望
ましくない部分イメージを発生するという問題をなく
す。これはしばしばダブル・バツフア・システムと呼ば
れる。ダブル・バツフア・システムでは、２つのフレー
ム・バツフアはフレーム・バツフアＡ（ＦＢＡ）および
フレーム・バツフアＢ（ＦＢＢ）と呼ばれる。グラフイ
ツク・デイスプレイの１つの応用は、スクリーンの独立
した部分である複数のウインドウ（窓）にスクリーンを
区分し、各ウインドウに別個のアプリケーションからの
データまたは他のデータ・サブセツトを表示するもので
ある。各ウインドウは互いに独立しているから、その時
の更新バツフアおよび表示バツフアはウインドウが異な
れば変わりうる。したがつて、ある時刻では、あるウイ
ンドウがフレーム・バツフアＡを更新に、フレーム・バ
ツフアＢを表示に使い、他方、別のウインドウがその逆
の使い方をすることができる。このためには、表示バツ
フアはピクセル単位で選択可能である必要がある。
ウインドウイングを用いないグラフイツク・システムは
第４Ａ図に示されるように単一のフル・スクリーン表示
９０を有する。一方のフレーム・バツフア例えばフレー
ム・バツフアＢが表示され、もう１つのフレーム・バツ
フアＡが更新される。ある時点でバツフアの指定が変換
され、したがつてフレーム・バツフアＡが表示されると
ともにフレーム・バツフアＢが更新される。
第４Ｂ図はマルチウインドウ・システムのスクリーン表
示を例示している。スクリーン９０′は複数のウインド
ウ１、２、３を有する。各アプリケーションは、どのフ
レーム・バツフアが更新に使われており、どのバツフア
が表示に使われているかの表示を保持する。最初ウイン
ドウ１がフレーム・バツフアＡを更新しており、ウイン
ドウ２がフレーム・バツフアＢを、ウインドウ３がフレ
ーム・バツフアＡをそれぞれ更新している場合、最初の
表示は、ウインドウ１についてはフレーム・バツフア
Ｂ、ウインドウ２についてはフレーム・バツフアＡ、ウ
インドウ３についてはフレーム・バツフアＢによつてそ
れぞれ発生される。ウインドウ３についてフレーム・バ
ツフアを交換すると、ウインドウ１の更新データはフレ
ーム・バツフアＡに入れられ、ウインドウ２の更新デー
タはフレーム・バツフアＢに、ウインドウ３の更新デー
タはフレーム・バツフアＢにそれぞれ入れられ、他方、
表示はフレーム・バツフアＢ、Ａ、Ａによりそれぞれ発
生される。ダブル・バツフア・システムの目的は表示バ
ツフアとは別の更新バツフアを持つことであるが、同じ
バツフアに基いて更新および表示を行なうという融通性
がある。
ダブル・バツフア・システムを実施する１つの方法は２
つのフレーム・バツフアを別々のビデオＲＡＭに置くこ
とである。別々のビデオＲＡＭを用いた場合は、２つの
ＳＡＭレジスタを同期させて、一方または他方のビデオ
ＲＡＭからピクセル・データをピクセル単位で選択する
のが比較的容易である。これは例えば、所望のフレーム
・バツフアからのデータのみを可能とするように直列出
力エネーブル制御ピンを用いることによつて行なうこと
ができる。
しかしながら２つのフレーム・バツフアを別々のビデオ
ＲＡＭに置く方法は２つの問題を含む。第１に、低解像
度のスクリーンでは、１個の大きなビデオＲＡＭ例えば
４ＭビツトＲＡＭで両方のフレーム・バツフアを入れる
ことができる。別々のフレーム・バツフアのために２つ
にビデオＲＡＭを使用すると、フレーム・バツフアのコ
ストが倍になる。第２に、高性能システムでは、フレー
ム・バツフアに対する描画速度は複数のピクセルを並列
に書込むことによつて高めることができる。もしフレー
ム・バツフアが別々であると、使用ビデオＲＡＭの半分
しか並列に更新できない。例えば、１２８０×１０２４
ピクセルのフレーム・バツフアを表わすには３つの４Ｍ
ビツト・ビデオＲＡＭが必要である。２つのフレーム・
バツフアでは６つのビデオＲＡＭが必要である。フレー
ム・バツフアは別々にあるから、、フレーム・バツフア
ＡまたはＢの３つのビデオＲＡＭしか更新できない。も
し各フレーム・バツフアの一部が各モジユールに存在し
ていたら、このときは６つのビデオＲＡＭの全部を並列
に更新でき、描画速度が事実上２倍になる。
両方のフレーム・バツフアが同じビデオＲＡＭに存在す
るときは、フレーム・バツフアＡまたはＢから選択的に
ビデオ・データをピクセル単位で送出する必要がある。
従来のＳＡＭはフレーム・バツフアＡまたはＢからデー
タをピクセル単位で選択することができない。選択は外
部から行なう必要があり、高いデータ速度および余分な
回路が必要になる。
Ｃ．発明が解決しようとする課題 本発明の目的は、２つのフレーム・バツフアが１つのビ
デオＲＡＭの中に存在するときに、これらのフレーム・
バツフアからデータをピクセル単位で選択することがで
きるようなメモリ技術を提供することである。
本発明の他の目的は、ビデオＲＡＭ内に複数のフレーム
・バツフアが割り当てられているダブル・バツフア・シ
ステムにおいて各フレーム・バツフア内の各記憶位置を
指定するアドレス値とは無関係に、各バツフアからのデ
ータを少なくとも１個の基本クロツク単位で切換えて出
力できるデユアル・ポート・メモリを提供することであ
る。
Ｄ．課題を解決するための手段 本発明の構成は次の通りである。
（１）行列のアドレス入力によつてランダムにアクセス
される行列状に配列されたメモリ素子を含むメモリ・ア
レイ、 １行または列（以後、行と略称する）の全メモリ素子を
複数に区分してデータを記憶し、その複数の行区分デー
タのうち第１および第２の行区分データを並列に選択的
にアクセスするための第１および第２の並列書き込み・
直列読み出し型の直列アクセス・メモリ手段、 上記第１および第２の直列アクセス・メモリ手段のいず
れか一方を選択的に出力ポートへ結合して各行区分デー
タをクロツク信号に同期して出力ポートへ直列に転送す
るための制御手段、 を具備している行データを区分して転送するデユアル・
ポート・メモリにおいて、 上記制御手段は、各直列アクセス・メモリ手段内におけ
る各行区分データの転送開始位置を指定すると共に該位
置を上記クロツク信号に同期してインクレメントまたは
デクレメントする手段と、該インクレメント位置または
デクレメント位置とは無関係に外部から印加される選択
信号に応答して、上記出力ポートから上記各直列アクセ
ス・メモリ手段への選択的アクセスを、一方から他方へ
少なくとも１個のクロツク信号単位で、切換える手段と
を含んでおり、 各行区分データを選択信号に応じて細分割して出力ポー
トへ直列転送しうるデユアル・ポート・メモリ。
（２）上記転送開始位置を指定し、インクレメントまた
はデクレメントする手段は、各直列アクセス・メモリ手
段内の各列記憶位置のアドレスを発生すると共に各々が
別個に上記開始位置に対応する初期カウントをロードさ
れている第１および第２のアドレス・カウンタから成る
ことを特徴とする上記請求項（１）に記載したデユアル
・ポート・メモリ。
（３）行列のアドレス入力によつてランダムにアクセス
される行列状に配列されたメモリ素子を含むメモリ・ア
レイ、 １行の全メモリ素子を複数に区分してデータを記憶し、
その複数の行区分データのうち第１および第２の行区分
データを並列に選択的にアクセスするための第１および
第２の並列書き込み・直列読み出し型の直列アクセス・
メモリ手段、 上記メモリ・アレイの選択した１行と上記直列アクセス
・メモリ手段との間でデータを並列に転送するための手
段、 上記直列アクセス・メモリ手段と出力ポートとの間にお
けるデータの直列転送を制御するための手段、 を具備している行データを区分して転送するデユアル・
ポート・メモリにおいて、 上記制御手段は、上記第１直列アクセス・メモリ手段内
の或る記憶列に対応するアドレス・カウントを記憶する
ための手段と、第１直列アクセス・メモリ手段内の相次
ぐ記憶列を順次にアドレスするため上記アドレス・カウ
ントをクロック信号に同期してインクレメントまたはデ
クレメントする手段と、インクレメント済またはデクレ
メント済のアドレス・カウントとは無関係に第２直列ア
クセス・メモリ手段を選択するための選択信号を外部か
ら印加するための手段と、第２直列アクセス・メモリ手
段内のアドレス・カウントに対応する記憶列を上記出力
ポートへ結合するための手段とを含んでおり、 各直列アクセス・メモリ手段の各アドレス・カウントと
は無関係に外部から発生される選択信号に従つて相次ぐ
クロツクアドレス・カウントでアクセスが第１直列アク
セス・メモリ手段から２直列アドレス・メモリ手段へ切
換わることを特徴とするデユアル・ポート・メモリ。
（４）上記選択信号がスクリーン上の各ウインドウの範
囲に関連して発生されることを特徴とする上記請求項
（１）または請求項（３）に記載したデユアル・ポート
・メモリ。
本発明は２つのフレーム・バツフアからのピクセル単位
でのデータの選択を容易にする直列アクセス・メモリ
（ＳＡＭ）レジスタの実施に関する。フレーム・バツフ
アＡは１行の半分に記憶され、他方、フレーム・バツフ
アＢは同じ行の残りの半分に記憶される。読取りデータ
転送後は、フレーム・バツフアＡおよびＢの両方のデー
タがＳＡＭレジスタの別々の半分で得られる。ＳＡＭの
半分を選択して各直列クロツク（ＳＣ）信号で直列バス
にデータを与えるためにダブル・バツフア選択制御ピン
が設けられる。両方のフレーム・バツフアの対応するピ
クセルを同期状態に保つために、直列クロツクはＳＡＭ
ポートの両方の半分におけるアドレス・ポインタを同時
にインクレメントする。
Ｅ．実施例 ビデオＲＡＭは改良されたＤＲＡＭである。ビデオＲＡ
ＭのＤＲＡＭ部分は周知のＤＲＡＭ装置と同様に動作す
る。ＤＲＡＭ部分は第１Ａ図に示されている。ピンを節
約するため、行および列のアドレスはアドレス線１０２
で多重化される。制御信号はＲＡＳおよびＣＡＳは、タ
イミング発生器及び制御論理回路１０３を介して操作さ
れ、入力ピン上のアドレスをいつ行アドレス・ラツチ１
０４または列アドレス・ラツチ１０６にラツチするかを
決める。これらのラツチされたアドレスは行アドレス・
デコーダ１０８および列アドレス・デコーダ１１０でデ
コードされ、ＤＲＡＭアレイ１１２のメモリ・セルの１
つを指示する。このとき、そのメモリ・セルは読取りま
たは書込みのために選択されたことになる。ＤＲＡＭア
レイ１１２において８個のメモリ・ブロツクから１ビツ
トずつ、計８ビツトが読取りまたは書込みされるものと
すると、読取りまたは書込みのためのデータはＤＲＡＭ
Ｉ／Ｏバツフア１１４および８本のデータＩ／Ｏ線Ｄ
０〜Ｄ７を介してやり取りされる。
第１Ｂ図はＤＲＡＭをビデオＲＡＭにするための追加回
路部分を示している。この回路の主要構成要素は下位デ
ータ・レジスタ１２０および上位データ・レジスタ１２
２であり、これらは直列アクセス・メモリ（ＳＡＭ）レ
ジスタとも呼ばれる。良好な実施例においては、各行が
１０２４ビツトを含む４ＭビツトのビデオＲＡＭがそれ
ぞれ５１２列よりなる２つのグループに分割される。各
グループの選択はラツチされた列アドレス１０６の最上
位ビツトによつて行なわれる。ＳＡＭポートは５１２列
の幅を有し、１つのグループの列に一度に接続されるだ
けである。実施例では４Ｍビツト・ビデオＲＡＭについ
て説明するが、本発明は特定の密度または構成のビデオ
ＲＡＭに限定されるものではない。
ＳＡＭの動作を支援するには２つの回路部分が必要であ
る。１つは転送ゲート１２４、１２６である。これらの
ゲートはデータ転送動作の期間に、選択された行をＳＡ
Ｍレジスタに結合するのに用いられる。データ転送はＤ
ＲＡＭアレイ１１２の１行とＳＡＭレジスタ１２０、１
２２との間でデータを転送する特別のビデオＲＡＭサイ
クルである。データ転送サイクルの期間には、行アドレ
ス１０４が転送すべき行を選択するのに用いられる。１
つのグループの全列が転送されるから、列アドレスは不
要であり、ラツチされない。その代わりに、列アドレス
入力はＳＡＭアドレス・ラツチ１２８にラツチされ、Ｓ
ＡＭに対する開始アドレスまたはタツプ・アドレスとし
て用いられる。
ＳＡＭは順次直列ポートであり、したがつてアドレスは
カウンタによつて発生される。ＳＡＭアドレス・ラツチ
１２８のアドレスはＳＡＭアドレス・カウンタ１３０に
ロードされ、開始アドレスをセツトする。カウンタ１３
０は直列クロツク（ＳＣ）サイクルによつてクロツクさ
れ、ＳＡＭデコーダ１３４を介して次のレジスタ位置を
指示し、直列データＩ／Ｏ線ＳＤ０〜ＳＤ７にデータを
供給する。
第１世代のビデオＲＡＭに対する改良の１つはＳＡＭの
各半分を互いに独立的に操作できることである。第２世
代のビデオＲＡＭでは分割データ転送と呼ばれる特別の
サイクルが導入された。このサイクルは選択された５１
２列をそれぞれ２５６列よりなる２つの半分に分ける。
２５６列よりなる各半分は互いに独立的にＳＡＭにロー
ドされる。ＳＡＭの各半分はそれ自体のタツプ・アドレ
スを有する。現在のビデオＲＡＭは、ＳＡＭのどちら側
の半分がアドレスされているかをステータス出力ＱＳＦ
によつて示す。これらのビデオＲＡＭはタツプ・アドレ
スで開始し、境界例えば２５５または５１１に達するま
でインクレメント動作を続ける。境界に達した時新しい
タツプ・アドレスがＳＡＭアドルス・ラツチからロード
され、ＱＳＦがスイツチする（高レベルから低レベル
へ、またはその逆に）。
ＳＡＭアドレスを発生するには、種々の構成のＳＡＭア
ドレス・カウンタ１３０を使用することができる。１つ
の方法は、それぞれ２５６のアドレスを発生する２つの
８ビツト・カウンタを用いることである。一方のカウン
タは０〜５１０の偶数アドレスを発生し、他方のカウン
タは１〜５１１の奇数アドレスを発生する。アドレスを
供給する奇数または偶数カウンタの選択はＳＡＭアドレ
ス・ラツチの９番目のビツトによつて行なわれる。この
タイプのカウンタは第２図に示されている。
第２図のカウンタはＳＡＭアドレスを発生するのに用い
られる２つのカウンタのうちの１つを表わしている。Ｓ
ＡＭアドレス・ラツチ１２８からの開始点すなわちタツ
プ・アドレスを表わす８ビツト（列０〜列７）はこのカ
ウンタにロードされて、カウンタを初期設定する。カウ
ンタは制御論理回路１０３によつて発生される直列クロ
ツク（ＳＣ）信号によつてインクレメントされる。個々
のデコーダ１４４、１４６、１４８、１５０はそれぞれ
出力アドレスの４ビツトを与える。勿論、本発明は、こ
のような２カウンタ方式に特定されるものではなく、例
えば９ビツト・アドレスを発生する単一のカウンタを使
用することもできる。
本発明の良好な実施例はＱＳＦステータス出力（第１Ａ
図の制御論理１０３への入力表示ＤＳＦに相当）をダブ
ル・バツフア選択（ＤＢＳ）入力制御ピンで置き換える
ものである。ＤＢＳはアドレス・デコーダ１３４への上
位カウンタ・ビツトを制御する。その効果は、アクテイ
ブになるＳＡＭの半分を直列クロツク単位で選択するこ
とである。別の表現をすれば、ＳＡＭの両半分に対する
アドレスは各直列クロツク・サイクルで同期してクロツ
クされる。データ線ＳＤ０〜ＳＤ７に送られるデータは
ＤＢＳ信号に基いて一方の半分からまたは他方の半分か
ら選択される。この実施例はアドレス選択を行なう。
第３図は本発明の基本概念およびタイミングを示してい
る。本発明の良好な実施例は一方のフレーム・バツフ
ア、例えばフレーム・バツフアＡ、３１０および３１４
をＤＲＡＭアレイ１１２の各半分の下位側２５６列に記
憶し、他方のフレーム・バツフア、例えばフレーム・バ
ツフアＢ、３１２および３１６を各半分の上位側２５６
列に記憶する。行転送が行なわれると、ＳＡＭの別々の
半分にはフレーム・バツフアＡおよびＢのデータが得ら
れる。ＤＢＳ制御ピン１８０は、直列クロツクＳＣ単位
で直列バスにデータを置くＳＡＭの半分を選択する。代
替実施例では、選択は第３図に示されるマルチプレクサ
３２０によつて行なわれる。これはデータ選択と呼ばれ
る。ＤＢＳ信号１８０はＳＡＭレジスタ１２０または１
２２のピクセル値を出力として選択する。データ選択を
行なうためには、ＳＡＭの両方の半分に直列クロツクＳ
Ｃ信号を印加する必要があり、各クロツク・サイクルで
各ＳＡＭレジスタからピクセルをアクセスする。
第３図の下側のタイミング図はＤＢＳ制御信号によるピ
クセル単位での選択を示している。直列クロツク信号Ｓ
Ｃ１〜ＳＣ９はそれぞれＳＡＭレジスタ１２０、１２２
のピクセル・カウンタをインクレメントする。アドレス
選択を用いる良好な実施例では、ＤＢＳ信号のレベル
は、どちらのバツフアがＳＡＭ出力線にピクセル・デー
タを出力すべきであるかを選択する。最初の出力データ
はフレーム・バツフアＢからのピクセル１であり、２番
目はフレーム・バツフアＡからのピクセル２である。Ｄ
ＢＳ信号のレベルが変わると、ピクセル３がフレーム・
バツフアＢから出力される。したがつて、ＤＢＳの値を
制御することにより、適正なバツフアを出力データのた
めに選択することができる。ＤＢＳは種々の知られてい
る手法によつて制御することができる。例えば、スクリ
ーン上の各ウインドウの範囲および表示バツフアの値を
示す別のメモリを設けることができる。各ウインドウと
関連する表示バツフアを表わす信号をＤＢＳ信号として
用いることにより、出力されるべきデータのＤＢＳを適
正に選択することができる。
Ｆ．発明の効果 本発明によれば、２つのバツフアが１つのＲＡＭの中に
存在するときに、２つのバツフアのデータを基本クロツ
ク単位で選択することができる。
【図面の簡単な説明】
第１Ａ図および第１Ｂ図は本発明の良好な実施例を示す
図。 第２図は本発明の良好な実施例で用いられるＳＡＭアド
レス・カウンタを示す図。 第３図は本発明の基本動作を説明する図。 第４Ａ図および第４Ｂ図は表示スクリーンを示す図。
フロントページの続き (72)発明者 ナサン・ラツフエル・ヒルトベイテル アメリカ合州国ヴアーモント州サウス・バ ーリントン、ハイネスバーグ・ロード80番 地 (72)発明者 ロバート・タンリン アメリカ合衆国ヴアーモント州ジエリコ、 スターバード・ロード10番地 (72)発明者 ステイブン・ウイリアム・トモシヨツト アメリカ合衆国ヴアーモント州ジエリコ、 184ビイー・ブラウンズ・テラス・ロード、 アール・デイー１番地 (72)発明者 トツド・ウイリアムズ アメリカ合衆国ヴアーモント州エセツク ス・ジヤンクシヨン、キングス・ヒル・ロ ード（番地なし) (56)参考文献 特開 昭63−14394（ＪＰ，Ａ)

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】行列のアドレス入力によつてランダムにア
    クセスされる行列状に配列されたメモリ素子を含むメモ
    リ・アレイ、 １行または列（以後、行と略称する）の全メモリ素子を
    複数に区分してデータを記憶し、その複数の行区分デー
    タのうち第１および第２の行区分データを並列に選択的
    にアクセスするための第１および第２の並列書き込み・
    直列読み出し型の直列アクセス・メモリ手段、 上記第１および第２の直列アクセス・メモリ手段のいず
    れか一方を選択的に出力ポートへ結合して各行区分デー
    タをクロツク信号に同期して出力ポートへ直列に転送す
    るための制御手段、 を具備している行データを区分して転送するデユアル・
    ポート・メモリにおいて、 上記制御手段は、各直列アクセス・メモリ手段内におけ
    る各行区分データの転送開始位置を指定すると共に該位
    置を上記クロツク信号に同期してインクレメントまたは
    デクレメントする手段と、該インクレメント位置または
    デクレメント位置とは無関係に外部から印加される選択
    信号に応答して、上記出力ポートから上記各直列アクセ
    ス・メモリ手段への選択的アクセスを、一方から他方へ
    少なくとも１個のクロツク信号単位で、切換える手段と
    を含んでおり、 各行区分データを選択信号に応じて細分割して出力ポー
    トへ直列転送しうるデユアル・ポート・メモリ。
  2. 【請求項２】上記転送開始位置を指定し、インクレメン
    トまたはデクレメントする手段は、各直列アクセス・メ
    モリ手段内の各列記憶位置のアドレスを発生すると共に
    各々が別個に上記開始位置に対応する初期カウントをロ
    ードされている第１および第２のアドレス・カウンタか
    ら成ることを特徴とする上記請求項（１）に記載したデ
    ユアル・ポート・メモリ。
  3. 【請求項３】行列のアドレス入力によつてランダムにア
    クセスされる行列状に配列されたメモリ素子を含むメモ
    リ・アレイ、 １行の全メモリ素子を複数に区分してデータを記憶し、
    その複数の行区分データのうち第１および第２の行区分
    データを並列に選択的にアクセスするための第１および
    第２の並列書き込み・直列読み出し型の直列アクセス・
    メモリ手段、 上記メモリ・アレイの選択した１行と上記直列アクセス
    ・メモリ手段との間でデータを並列に転送するための手
    段、 上記直列アクセス・メモリ手段と出力ポートとの間にお
    けるデータの直列転送を制御するための手段、 を具備している行データを区分して転送するデユアル・
    ポート・メモリにおいて、 上記制御手段は、上記第１直列アクセス・メモリ手段内
    の或る記憶列に対応するアドレス・カウントを記憶する
    ための手段と、第１直列アクセス・メモリ手段内の相次
    ぐ記憶列を順次にアドレスするため上記アドレス・カウ
    ントをクロツク信号に同期してインクレメントまたはデ
    クレメントする手段と、インクレメント済またはデクレ
    メント済のアドレス・カウントとは無関係に第２直列ア
    クセス・メモリ手段を選択するための選択信号を外部か
    ら印加するための手段と、第２直列アクセス・メモリ手
    段内のアドレス・カウントに対応する記憶列を上記出力
    ポートへ結合するための手段とを含んでおり、 各直列アクセスメメモリ手段の各アドレス・カウントと
    は無関係に外部から発生される選択信号に従つて相次ぐ
    クロツクアドレス・カウントでアクセスが第１直列アク
    セス・メモリ手段から２直列アドレス・メモリ手段へ切
    換わることを特徴とするデユアル・ポート・メモリ。
  4. 【請求項４】上記選択信号がスクリーン上の各ウインド
    ウの範囲に関連して発生されることを特徴とする上記請
    求項（１）または請求項（３）に記載したデユアル・ポ
    ート・メモリ。
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DE69016697T2 (de) 1995-08-10
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