JP2952780B2

JP2952780B2 - コンピユータ出力システム

Info

Publication number: JP2952780B2
Application number: JP2115016A
Authority: JP
Inventors: スユーチエン・サン; サーダー・アージン
Original assignee: Sun Microsystems Inc
Current assignee: Sun Microsystems Inc
Priority date: 1989-04-28
Filing date: 1990-04-27
Publication date: 1999-09-27
Anticipated expiration: 2014-09-27
Also published as: US5050102A; FR2646540A1; HK48694A; GB2230924A; JPH02301824A; KR900016855A; CA2010966A1; GB2230924B; FR2646540B1; KR940001668B1; GB8926964D0; CA2010966C

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は論理回路に関し、特に、コンピユータシステ
ムにおいて出力表示フレーム間の切換えをきわめて高速
で実行するために使用される論理回路に関する。

〔従来の技術及び発明が解決しようとする問題点〕

ワークステーシヨンなどのコンピユータシステムが精
巧さを増すにつれて、動画やテレビに限られていたアニ
メーシヨン像を製作する目的でそのようなコンピユータ
システムを利用すると便利であることが明らかになつて
きた。アニメーシヨンを伴なう出力を発生することがで
きるコンピユータは、テレビや動画などの他の手段と異
なり、アニメーシヨン表示の画像の造成と改訂の双方が
可能であるために、テレビや動画と比べて明らかに有利
である。三次元表示を実行する能力がコンピユータに備
わつていることから、アニメーシヨンを伴なう物を処理
することができるシステムへの要望が一層強くなつてい
る。

アニメーシヨン出力を発生するためにコンピユータを
利用する場合の大きな問題は、アニメーシヨンにおいて
は、わずかな増分ずつ変化し且つ高速なシーケンスで互
いに連続する複数のフレームを表示しなければならない
という点である、図形要素の単一のフレームを陰極線管
（CRT）に表示するためには、出力表示装置に現われる
べき位置（画素）ごとに、情報を指示するものを記憶す
ることが必要である。大型で解像度の高い表示装置の場
合、陰極線管における画素の数は、平均して、水平方向
に約一千個，垂直方向にもほぼ同数であるので、フレー
ムごとに、合わせて約百万個の画素に関する情報を記憶
しなければならないのである。陰極線管に多数の異なる
色及び色相を表わすことができる好ましいシステムにお
いては、表示装置の画素ごとに、特定のカラー出力を指
定する24ビツトのデジタル情報が記憶される。従つて、
出力部に提示すべきフレームごとに、約二千四百万ビツ
トの情報を記憶しなければならないことになり、これは
相当に長い時間を必要とする。

さらに、約二千四百万個のビツトをフレームごとに書
込むのにかなりの時間を要するのみならず、次のフレー
ムを提示するためにそれらのビツトをクリアするのに、
また、時間がかかる。フレーム相互間の遅延は、２つの
フルスクリーンビツトマツプ形表示用メモリを含み、そ
れらのメモリを陰極線管出力部に交互に切換える二重緩
衝（ダブルバツフア）システムを使用することによつ
て、幾分かは少なくなつている。そのようなシステムは
情報の２つのフレームを提示する時点の間に経過する時
間を相当に短縮するが、次に続くフレームに関するカラ
ー情報をそれぞれの表示用メモリに書込めるように表示
用メモリをクリアすることが不要になるわけではない。
従つて、そのような二重緩衝システムであつても、アニ
メーシヨンを目的とした場合には、最適の出力を供給で
きる十分な速度を有してはいないのである。

個々のフレームの間の遅延を少なくするための構成
は、1988年10月７日に出願され且つ本発明の譲受人に譲
渡されたJoy他の同時係属米国特許出願−出願番号07/25
4,957,名称「Apparatus for Rapidly Clearing the Out
put Display of a Computer System」に記載されてい
る。この構成は、上記のようなシステムにおいて表示用
メモリをクリアするために通常使用される時間を本質的
に排除することにより、遅延を減少させる。システム
は、これを、フルフレーム二重緩衝ビツトマツプ形メモ
リを設けることによつて可能にしており、それらのメモ
リには、関連する表示用メモリ部の同一の位置にある情
報は特定の１つのフレームのものであることを指示する
情報が記憶される。それらのメモリはフレーム識別メモ
リ又はバツフアと呼ばれる。従つて、24ビツトの表示用
メモリで１つの画像を表わしている各位置は、フレーム
番号によつて識別を行う４ビツトのフレーム識別メモリ
に、関連し、対応する１つの位置をもつことになる。

表示用メモリに書込まれたフレームを読出すべき場合
には、出力フレーム識別レジスタに、読出すべきフレー
ムの番号が与えられる。陰極線管再生のためにフレーム
識別メモリと、表示用メモリとが走査されるにつれて、
そのフレーム番号はフレーム識別メモリの各位置の値と
比較される。所定のフレームにある画素のみが出力とし
て表示用メモリから陰極線管に供給される。出力フレー
ム識別レジスタのフレーム番号と、フレーム識別メモリ
の数とが一致しない表示用メモリの各位置においては、
表示装置に背景色を提示するために、背景色発生器が動
作される。これにより、表示用メモリをクリアせずに表
示用メモリに対するフレームごとの書込みを継続するこ
とができ、一方、フレーム識別メモリは、そのごく一部
でクリアされるだけである。その結果、フレーム間遅延
は著しく少なくなる。

しかしながら、この新しい構成についても、フレーム
間で24ビツトの表示用メモリをクリアする必要はないも
のの、次のフレームを書込む前に、１対の４ビツトフレ
ーム識別メモリを完全に又は部分的にクリアする必要は
あるので、まだ、改善の余地はある。さらに、フレーム
識別メモリを使用すると、システムはより大容量の表示
用メモリをクリアせずに動作できるのであるが、フレー
ムバツフアメモリとして使用するための大量の追加メモ
リハードウエアがコンピユータシステムに加わることに
なつてしまう。

従つて、本発明の目的は、画像が１つのフレームから
次のフレームへ切換えられ、コンピユータシステムの出
力部に提示される速度を改善することである。

本発明の別の目的は、コンピユータシステムにおいて
フレーム間でフレーム識別メモリをクリアすることと関
連する遅延を実質的に減少させることである。

本発明の別の目的は、コンピユータシステムにおいて
フレーム識別メモリを実現するために必要とされるメモ
リハードウエアの量を少なくすることである。

本発明の付加的な目的は、コンピユータシステムの動
作速度を改善することである。

〔問題点を解決するための手段〕

本発明の上記の目的及びその他の目的は、第１のフル
スクリーンビツトマツプ形メモリと、第２のフルスクリ
ーンビツトマツプ形メモリと、出力装置により表示すべ
き情報を第１のメモリの各位置に書込むための入力信号
を供給する装置と、出力装置に書込むべき第１のメモリ
の各位置の位置を第２のメモリに記憶する装置と、第１
のメモリの各位置に記憶されている信号と、第２のメモ
リの同じ位置に記憶されている信号とを比較して、その
位置の情報を出力装置に書込むべきか否かを判定する装
置とを具備するコンピユータ出力システムにより達成さ
れる。

本発明のこれらの特微と利点並びにその他の特微と利
点は、図面のいくつかの図と関連させて以下の詳細な説
明を読んだ後には、当業者には明白になるであろう。
尚、図面中、いくつかの図を通して、同じ要素は同じ図
中符号により示される。

〔実施例〕

1. 従来のフレーム識別システムまず、第１図に関して説明する。第１図には、情報を
高速で処理する表示出力システム10が示されている。こ
のシステムは先に挙げた同時係属特許出願に開示されて
いる。ここでは、説明の便宜上、陰極線管又はその他の
コンピユータ出力装置にフルスクリーン表示として提示
することが望まれる特定の１つの図形構造、すなわち、
データ構造を指す用語として、フレームという用語を使
用する。システム10は、第１図には示さない中央処理装
置（CPU）の制御の下に動作する。

第１図に示す陰極線管（CRT）12のような出力装置に
特定の図形フレームを書込むことが望まれるとき、表示
すべき実際の情報は表示用メモリに書込まれる。システ
ム10は第１の表示用メモリ13と、第２の表示用メモリ14
とを含む。２つの表示用メモリの出力はマルチプレクサ
15により選択されるのであるが、このように、２つの表
示用メモリを並行して使用することによつて、アニメー
シヨンを実現するために必要である１つの表示のフレー
ム間の高速切換えが可能になる。システムをアニメーシ
ヨンに利用する通常の場合においては、１つのフレーム
が表示用メモリＡに書込まれている間に、表示用メモリ
Ｂにあるフレームは陰極線管12に出力として供給されて
いる。その後、表示用メモリＡにあるフレームの情報は
出力として陰極線管12に供給され、その間、新たなフレ
ームが表示用メモリＢに書込まれる。

大容量の表示用メモリをクリアするときに起こりがち
な時間の損失を防ぐと共に、アニメーシヨンに必要な切
換え速度を得るために、同時係属出願の表示出力システ
ム10は入力フレーム識別（FID）レジスタ16と、１対の
フレーム識別（FID）メモリ17及び18と、出力フレーム
識別（FID）レジスタ19と、背景色レジスタ20と、制御
レジスタ21とをさらに含む。システム10は、表示用メモ
リの一方を選択するマルチプレクサ15と、フレーム識別
メモリの一方を選択するマルチプレクサ22と、比較器回
路23と、書込みイネーブル論理回路24と、論理回路25と
をさらに含む。尚、フレーム識別メモリ17及び18は、そ
れぞれ、A,Bとラベル付けされており、同様にラベル付
けされている表示用メモリ13（Ａ）及び14（Ｂ）の対応
するものと関連している。

表示出力システム10の動作は次の通りである。CPU
は、FIDメモリ17,18のうち書込みを実行すべき一方と、
それに関連する表示用メモリ13,14のいずれか一方とを
選択するために、ホストデータバスを使用して、制御レ
ジスタ21に値を書込む。次に、CPUはフレーム識別番号
を供給し、その番号は入力フレーム識別レジスタ16に記
憶されるが、これは、このフレームに関して書込まれる
べき情報の全てに使用される番号である。好ましいシス
テムにおいては、16個のフレーム番号（０〜15）を利用
する、入力フレーム識別レジスタがフレーム番号で初期
設定された後、出力装置に表示すべき実際の情報がCPU
から選択されたフルスクリーンビツトマツプ形表示用メ
モリ13又は14へ送信される。フレーム識別メモリ17及び
18もフルスクリーンビツトマツプ形メモリであつて、入
力FIDレジスタ16から入力を受信し、アニメーシヨン図
形画像を表示するために信号を高速で切換えできるよう
にマルチプレクサ22に出力を供給する。

CPUからホストデータバスに現われる入力情報の各ピ
ースは画素アドレスと、カラー情報（たとえば、RGBカ
ラー値）とを含む。表示用メモリＡと、FIDメモリＡと
が選択されたと仮定すれば、RGBカラー値は表示用メモ
リＡの適切な画素アドレスに書込まれ、フレーム識別番
号はフレーム識別メモリＡの同じ画素アドレスに書込ま
れることになる。好ましいシステムにおいては、フレー
ム識別番号は記憶するのに画素ごとに４ビツトを必要と
し、RGBカラー値は記憶するのに画素ごとに24ビツトを
必要とする。

従つて、いずれかの特定のフレーム全体が表示用メモ
リＡに書込まれたとき、表示用メモリＡは、その特定の
フレームに関して選択されたアドレスの位置に、RGBカ
ラー値として表示すべき内容を記憶しており、フレーム
識別用メモリは同じ画素アドレスにフレーム番号を記憶
している。

１つの特定のフレームを表示すべきとき、CPUは、ホ
ストデータバスを使用して、選択されたフレーム識別番
号を出力フレーム識別レジスタ19に記憶する。CPUは、
さらに、フレーム識別メモリと、表示用メモリとの出力
を制御するマルチプレクサ22及び15が、それぞれ、メモ
リＡからの出力を選択すべくセツトされるように、制御
レジスタ21に対し書込みを実行する。次に、表示用メモ
リＡの各画素位置が関連するマルチプレクサを介して出
力装置へ走査されるにつれて、フレーム識別値もフレー
ム識別メモリＡのその画素位置から走査される。比較器
回路23は選択されたフレーム識別メモリの出力と、出力
フレーム識別レジスタ19の出力とを比較し、フレーム識
別メモリＡの、選択されたフレームが書込まれている画
素位置を示す信号を発生する。この結果、表示用メモリ
Ａのそれらの画素位置に記憶されていたRGBカラー信号
は、論理回路25により、陰極線管に供給されることにな
る。フレーム識別メモリＡにより正しく識別された画素
位置以外の全ての画素位置では、比較器回路23は、背景
色レジスタ20により背景色を供給させ、陰極線管12へて
転送させる出力を発生する。

この信号処理構成には、いくつかの利点がある。たと
えば、システムは、表示用メモリの、前景色データを示
す位置にのみカラー値を記憶させるだけで良い。表示用
メモリに背景色を記憶する必要はない。従つて、画素ご
とに24ビツトの情報を記憶しなければならない通常のシ
ステムと比べて、情報の記憶はさらに高速で進行する。
さらに重要であるのは、ある１つのフレームに関する情
報が読取られた後、表示用メモリに次のフレームを書込
むために、メモリを消去する必要がないという点であ
る。

たとえば、第１のフレームが前述のように処理された
後、特定のFIDメモリにより処理すべき次のフレームは
異なるフレーム番号を有しているので、関連する表示用
メモリに書込まれる情報は、単に、既に記憶されている
情報の上に重ねて書込まれるだけである。なぜならば、
特定のフレームに関して表示装置に最終的に供給される
唯一の情報は、選択されたフレーム番号と関連する情報
だからである。

なお、第１図に関して説明した出力システムは、複数
のウインドウを十分に利用するコンピユータシステムで
利用されると好都合であり、また、陰極線管の特定の表
示に関して提示されるそれぞれの画素の奥行を示す出力
を発生する装置を含んでいても良い。

FIDメモリ及びFIDレジスタを使用すると、システムは
特定のフレームと次のフレームとの間で表示用メモリを
クリアせずに機能することができるようになるのである
が、フレーム識別番号システムで利用されるビツトの数
（好ましい場合には４ビツト）が、FIDメモリ自体をク
リアしなければならなくなる前に書込み可能なフレーム
の総数を決定する。フレーム番号を記録するために４ビ
ツトのデジタル記憶スペースを必要とするならば、利用
できるフレームの総数は16となる。16フレームの後にFI
Dメモリがクリアされなければ、あるフレームに再び到
達したときに、先のフレームに関連する情報がFIDメモ
リの中に残つてしまつていることもありうる。この情報
は誤りであるおそれがあるので、システムは、少なくと
もFIDメモリが16回使用されるごとに１度はFIDメモリを
クリアすることを要求するのである。

システムの動作を全く遅らせずにクリアを実行するの
に有利な方法は、１つのフレームが出力装置に書込まれ
るたびに、それに続いてFIDメモリの少なくとも15分の
１以上の部分をクリアする方法である。そのようなシス
テムは同時係属特許出願に記載されている。

FIDメモリの15分の１のみをクリアする上述の構成の
好ましい実施例においては、クリアのために利用される
時間は、同等の表示用メモリを有する従来のシステムで
要求される時間より相当に短い。従つて、フレームバツ
フアを利用するシステムが、アニメーシヨンに必要な高
速切換えを実行する上で特に有用であることは明らかで
ある。

2. 本発明のシステム次に、第２図に関して説明する。第２図には、コンピ
ユータシステムの出力表示装置を高速でクリアする改良
されたシステムが示されている。第２図に示すシステム
30は１対の表示用メモリ13及び14と、出力マルチプレク
サ15と、入力フレーム識別レジスタ16と、出力フレーム
識別レジスタ19と、背景色レジスタ20と、出力マルチプ
レクサ25とを含む。これらは、第１図に示すシステム10
に含まれている構成要素と同様である。システム30は、
第１図に示すシステム10の二重緩衝フレーム識別メモリ
の代わりに、単一のフレーム識別メモリ17をさらに含
む。

第１図のシステムの場合と同じように、好ましい実施
例においては、表示用メモリ13及び14は、それぞれ、出
力表示装置12の１つの画素を表わす各位置に、24ビツト
の記憶スペースを備えている。第１図に示すシステムと
は異なり、入力FIDレジスタ16と、出力FIDレジスタ19と
は、それぞれ、各位置に３ビツト分の記憶スペースしか
有していない。さらに、フレーム識別（FID）メモリ17
は、出力表示装置の１つの画素を表わす各位置に、同じ
ように３ビツト分の記憶スペースを備えている。その他
の点では、フレーム識別メモリ17は、第１図に示すシス
テム10と共に利用される２つのフレーム識別メモリ17及
び18のいずれか一方と本質的には同一である。

本発明のシステム30の好ましい実施例のFIDメモリ17
が３ビツト分のメモリしか利用しないのは、クリア動作
がFIDメモリ17で16個の別々のフレームを利用する必要
がないほど高速で進行するためである。３ビツト分のメ
モリということは、利用できるフレームの総数は８にな
り、これは十分な数であると共に、特に経済的であると
思われる。

利用するメモリの量を、第１図に示す二重緩衝フルス
クリーンビツトマツプ形フレーム識別メモリから、本発
明のシステム30で使用される単一のフレーム識別メモリ
に減少させようとする試みの中で、大きな問題が発生し
ている。出力表示装置に個々のフレームをアニメーシヨ
ンという目的に十分な速度で提示するように表示用メモ
リ間の切換えを高速で実行するためには、表示用メモリ
の一方と、それに関連するフレーム識別メモリとに書込
みを行つている間に、他方のフレーム表示用メモリの情
報を出力表示装置に書込むことが必要である。これに
は、出力FIDレジスタに記憶されている数と、使用中の
フレーム識別メモリのそれぞれの画素位置にある数とを
比較すると共に、一方の表示用メモリの情報が表示装置
に書込まれるのと同時に、他方の表示用メモリに記憶さ
れる新たなフレームに関して、新たなフレーム識別番号
をフレーム識別メモリに書込むことが必要である。その
ためには、フレーム識別メモリに対する書込みと、フレ
ーム識別メモリからの読取りの双方を同時に実行しなけ
ればならないので、第１図のシステム10は簡単に単一の
フレーム識別メモリを利用できない。すなわち、第１図
のシステム10は、そのフレーム識別メモリハードウエア
のサイズを縮小させることはできず、また、単一のフレ
ーム識別メモリのみを使用するという単純な手段によつ
て、さらに高速化することも不可能である。

同じメモリに対して読取りと書込みの双方を実行する
という問題は、本発明においては、同一のメモリに対す
る書込みと読取りの双方を同時に実行しなければならな
いという問題を解決する論理回路により克服されてい
る。この論理回路は、フルスクリーンビツトマツプ形表
示選択面（DSP）メモリ32を含む。DSPメモリ32は、出力
表示装置12の１つの画素を表わす各位置に１ビツト分の
記憶スペースしか有していない。DSPメモリ32には、比
較器回路34から信号が供給される。比較器回路34は、FI
Dメモリ17の各位置を、入力FIDレジスタ16に記憶されて
いるFID番号の値から１を減じた値と比較する。FIDレジ
スタ16の数がFIDメモリ17の位置の数より１大きく、次
に大きな番号のフレームが表示用メモリに書込まれてい
ることが示されると、DSPメモリ32の１つの位置には１
が書込まれる。そうでない場合には、DSPメモリ32のそ
の位置には０が書込まれる。

システム30には、FIDメモリ17の各位置にあるフレー
ム識別番号を、出力FIDレジスタ19に記憶されている数
に１を加えた数と比較する第２の比較器36がさらに追加
されている。この比較器36は、出力FIDレジスタ19の数
がFIDメモリ17の比較位置にある数より１小さい場合
に、出力１を発生する。最後に、比較器23は出力FIDレ
ジスタ19の数をFIDメモリ17において走査された位置の
数と比較し、それら２つの数が等しければ、１を発生す
る。

２つの出力比較器23及び36からの信号は、出力論理回
路38のＡ入力端子と、Ｂ入力端子とにそれぞれ供給され
る。出力論理回路38のＣ入力端子には、DSPメモリ32の
それぞれの位置に記憶されている信号も供給される。

出力論理回路38は、その入力端子Ａに供給された入力
信号が１であるか、あるいは、入力端子Ｂ及びＣに供給
された入力端子が共に１であるかのいずれかの場合に、
出力端子Ｄでイネーブル出力を発生するために、従来の
技術では良く知られているゲーテイング回路又はその他
の論理を含んでいても良い。

比較器23及び出力論理回路38と共に、DSPメモリ32
と、２つの比較器34及び36をシステム30に追加した構成
は、（１）表示用メモリ13,14のうち選択された一方
のメモリの特定の位置と同じフレーム識別メモリ17の位
置にある数と、出力FIDレジスタ19に記憶されている数
とが等しいとき及び（２）新たなフレーム識別番号が
FIDメモリ17に書込まれている次に続く動作ステツプの
間に、その一方の表示用メモリの特定の位置に記憶され
ている情報を出力表示装置12へ伝送させるために、出力
端子Ｄに、マルチプレクサ25を動作させる信号を発生さ
せるという効果を有する。このようにして、単一の表示
用メモリの出力は、（１）出力表示装置12を再生する
ためにメモリが走査され且つFIDメモリ17に記憶されて
いる数と、出力FIDレジスタ19の数との比較が実行され
るクロツク周期の間と、（２） FIDメモリ17が次に続
くフレームに関する新たなフレーム識別情報を受信する
次のクロツク周期の間に、出力表示装置に供給される。
このように、システム30においては単一のフレーム識別
メモリを利用できるので、システム30が使用するメモリ
の量は少なくなり、しかも、フレームが出力部へ切換え
られるときの速度は増す。これがどのようにして実行さ
れるかについての詳細を以下に説明する。

第３図は、システム30の動作中に第２図の回路の所定
の位置に現われる信号を示す表である。列挙されている
信号は入力FIDレジスタ16と、FIDメモリ17と、DSPメモ
リ32と、出力FIDメモリ19に供給される信号、一方の表
示用メモリ13又は14から出力表示装置12に供給される信
号及び背景色レジスタ20から表示装置12に供給される信
号である。第３図の表の中の矢印は、その特定の時点で
変化が発生していることを示す。

第３図の表の１行目では、システム30の上記の素子の
それぞれに供給される信号はゼロと示されているが、こ
れは、動作がまだ開始されていないクリア状態を示す。
２行目では、CPU（第２図には図示せず）から入力フレ
ーム識別レジスタ16に新たなフレーム識別番号001が供
給される。これは、関連する表示用メモリの同じ位置に
書込まれているカラー（又はその他の）情報のフレーム
を識別するためにフレーム識別メモリ17に書込むべきフ
レーム番号である。クリア状態の間、表示用メモリに情
報がなければ、背景色のみが出力表示装置12に供給され
る。

３行目には、入力情報が書込まれていないFIDメモリ1
7の位置が示されている。この位置には情報が書込まれ
ていないので、DSPメモリ32はその特定の位置（ゼロを
保持している）で影響を受けない。４行目は、新たな情
報が書込まれたFIDメモリ17の位置を表わす。まず、比
較器34において、FIDレジスタ16の入力001信号と、クリ
ア位置の000との比較が実行される。FIDレジスタ16はFI
Dメモリ17より１小さいフレーム番号を保持しているの
で、DSPメモリの位置には１が記憶され、FIDメモリ17の
その位置は001となるように１だけ増分される。

また、比較器23はFIDメモリ17の数と、出力FIDレジス
タ19に記憶されている数とを比較する。出力FIDレジス
タ19がこの例では000を記憶しているのに対し、FIDメモ
リ17はそれぞれの新たな位置に001を有しているので、
この比較の結果、出力論理回路38はイネーブルしない。

しかしながら、これと同じクロツク時間に、出力FID
レジスタ19はFIDメモリ17に記憶されている001より１小
さい数（000）を記憶しているので、比較器回路36は出
力論理回路38の入力端子Ｂにイネーブル信号を供給す
る。さらに、DSPメモリ32の同じ位置も１を記憶してい
るので、出力論理回路38の出力端子Ｄには、マルチプレ
クサ25を動作させるためのイネーブル信号が発生する。
従つて、このステツプ間に、選択された表示用メモリか
らの信号は出力表示装置12に供給される。表示用メモリ
は、その初期状態によつて、背景色を供給する。

５行目と６行目には、出力FIDレジスタ19のフレーム
番号が001に変化したときに、FIDメモリ17のフレーム識
別番号が000から001に変化するのに応答した出力の変化
を示す。５行目からわかるように、全てゼロを記憶して
いるいずれかの位置について表示される出力は、背景表
示を保持している。このことは、FIDメモリ17に000が記
憶され、出力FIDレジスタ19には001が記憶されていると
き、その結果、比較器回路23は出力論理回路38のＡ入力
端子にゼロを送信し、一方、出力FIDレジスタ19に記憶
されている数に１を加算して、その結果をFIDメモリ17
の数と比較する比較器回路36は出力論理回路38のＢ入力
端子へゼロを送信するのを確定することにより確認され
るであろう。

第３図の表の６行目は、出力FIDレジスタ19が001を有
しているときに同様に001を記憶しているFIDメモリ17の
いずれかの位置の比較の結果を示す。表から明らかであ
るように、比較器回路23は出力論理回路38の入力端子Ａ
にイコール信号（１）を供給し、この信号は、マルチプ
レクサ25に、選択された出力表示用メモリ13又は14の出
力を出力表示装置12に供給させる。

このように、特定のフレームが表示用メモリ13又は14
に書込まれ、そのフレームの位置もフレーム識別メモリ
17に書込まれているとき、システムは、（１）出力FI
Dレジスタ19がフレーム識別メモリ17の位置と同じフレ
ーム識別番号を記憶していない場合には、背景メモリの
ために適切な出力を出力表示装置12に供給し、（２）
FIDメモリ17と出力FIDレジスタ19とがいずれかの特定の
位置に同じ数を記憶している場合には表示用メモリから
のカラー情報を供給することは明らかである。

第３図の表の７行目では、表示用メモリ13,14の他方
への書込みに先立つて、入力FIDレジスタ16にフレーム
識別番号010が供給される。先に説明した通り、システ
ム30の論理回路は、FIDメモリ17が出力フレーム識別レ
ジスタ19に記憶されている数と等しいフレーム識別番号
を記憶していた期間中に供給されていた出力を、新たな
カラー情報が第２の表示用メモリに書込まれている時間
中に、出力表示装置12に供給し続けることが必要であ
る。これは、FIDメモリ17が重ね書きされているとして
も必要である。８行目から11行目は、入力FIDレジスタ1
6の信号が010に変化したときに、まず、000を保持して
いるFIDメモリ17のいずれかの位置でこれを発生させ、
第２に、001を保持しているいずれかの位置で発生させ
るために、システム30により正しい信号が供給されるこ
とを示す。たとえば、８行目では、000を保持しているF
IDメモリの位置がFID入力レジスタの010−１と比較さ
れ、その結果、比較器34はそのような位置ごとにDSPメ
モリ32にゼロを供給する。比較後、10行目に示す通り、
FIDメモリ17には数010が記憶され、DSPメモリ32はゼロ
を保持する。出力FIDレジスタ19はこの期間中は001を保
持しているので（８行目）、比較器23は入力端子Ａにゼ
ロを供給し、比較器36は入力端子Ｂにゼロを供給する。
その結果、８行目に示すように、出力表示装置12には背
景色が供給される。

これに対し、９行目は、001を保持しているFIDメモリ
17のいずれかの位置について、入力FIDレジスタ16の数0
10との比較の結果、比較器34はDSPメモリ32の同じ位置
に１を供給することを示す。比較の後、11行目に示す通
り、FIDメモリ17には数010があり、DSPメモリには１が
ある。さらに、FIDメモリ17のその位置は出力FIDレジス
タ19に記憶されている信号と一致するので、比較器23は
出力論理回路38の入力端子Ａに１を供給して、表示用メ
モリから表示装置12にカラー情報を供給させる。

10行目では、FIDメモリ17は新たなFID番号010を受取
り、新たなカラー情報が第２の表示用メモリに書込まれ
ている。この時点で、出力FIDレジスタ19は依然として0
01を保持しているので、比較器回路23は入力端子Ａにゼ
ロを供給する。この比較器23は、２つの数が互いに等し
いときにのみイネーブルを発生する。これに対し、出力
FIDレジスタ19はFIDメモリ17のその特定の位置に記憶さ
れている数より１小さい数を保持しているので、比較器
回路36は入力端子Ｂに１を供給する。DSPメモリ32はそ
の位置に０を記憶しているため、出力論理回路38のイネ
ーブル条件は満たされず、出力表示装置12には背景色が
表示される。

11行目では、先に001を記憶していたが、現在は010を
保持するFIDメモリ17の位置が出力回路で比較される。F
IDメモリ17は出力FIDレジスタ19のその位置にある数よ
り１大きい数を保持しているので、比較器23は入力端子
Ａに０を供給し、また、比較器36は入力端子Ｂに１を供
給する。しかしながら、この場合、９行目において、比
較器回路34による比較の結果、DSPメモリ32のその位置
には１が与えられているため、DSPメモリ32のアドレス
は１である。従つて、出力論理回路38の論理に対する入
力端子Ｂ及びＣの信号は共にイネーブル信号であり、出
力端子Ｄには、マルチプレクサ25に第１の表示用メモリ
から出力表示装置12へカラー情報を供給させる信号が発
生する。

このように、第２の表示用メモリに情報が書込まれて
いる間、FIDメモリ17はその時点で重ね書きされてはい
るが、第１の表示用メモリからの情報は依然として出力
表示装置12に提示されていることがわかるであろう。

12行目から15行目は、表示用メモリのうち第２のもの
13又は14に新たなフレームが記憶されたことを反映し
て、出力FIDレジスタ19に記憶されたフレーム識別番号
が番号010に変化したときのシステム30の動作を示す。
この時点では、12行目に示す通り、FIDメモリ17が000を
保持している位置で、DSPメモリ32も０を保持してい
る。FIDメモリ17の数は出力FIDメモリ19の数と同じでは
ないので、出力論理回路38の入力端子Ａには０が供給さ
れる。出力FIDレジスタ19はFIDメモリ17の内容−１と等
しくないので、入力端子Ｂの入力は０であり、従つて、
マルチプレクサ25は背景色を発生する。

13行目に示すように、FIDメモリ17が001を保持してい
る位置では、DSPメモリ32は１を有し、入力端子Ｃは出
力論理回路38に１を供給する。しかしながら、FIDメモ
リ17の数と出力FIDレジスタ19の数とは一致せず且つFID
メモリ17のフレーム番号は出力FIDレジスタ19の番号よ
り１大きい数ではないので、比較器23及び36は、共に、
出力論理回路38の入力端子Ａ及びＢに０を供給する。そ
の結果、出力表示装置12には背景色が供給される。

14行目では、FIDメモリ17のある位置がフレーム番号0
10を有するとき、DSPメモリ32の対応する位置は０を保
持しており、この場合、FIDメモリ17の数と出力FIDレジ
スタ19の数とが一致するので、表示用メモリから出力表
示装置12へカラー情報が発生される。同様に、15行目
は、010を保持しているFIDメモリ17のいずれかの位置に
対して、DSPメモリ32の同じ位置は１を保持し、この場
合も、14行目と同じように、表示用メモリから出力表示
装置12にカラー情報が供給されることを示している。

第３図の表の16行目で、入力FIDレジスタ16のFID番号
が011に変化する。17行目に示す通り、変化を生じ、010
以外の数を記憶しているFIDメモリ17のいずれかの位置
に対し、比較器34はDSPメモリ32に０を記憶させる。こ
の時点で、入力端子Ａ及びＢはいずれも出力論理回路38
に１を搬送しないので、出力表示装置12には背景色が供
給される。

18行目と19行目は、FIDメモリ17のいずれかの位置が0
10を記憶しており且つDSPメモリ32の値は０又は１のい
ずれかであるとき、出力FIDレジスタ19はFIDメモリ17と
同じ数を有しているので、表示用メモリからはカラー情
報が発生されることを示す。

20行目では、FIDメモリ17はフレーム識別番号011を受
取り、関連する表示用メモリ13又は14に対し書込みが実
行される。20行目に示す通り、先に010以外の数を記憶
していたいずれかの位置は、17行目に関して先に説明し
たように、DSPメモリ32のその位置で０を受取る。この
ような状況の下では、FIDメモリの位置は出力FIDレジス
タ19に記憶されている数と一致せず、また、出力論理回
路38の入力端子Ｃにも１は供給されないので、出力表示
装置12は背景色レジスタ20から背景色を供給される。

21行目は、先には010を保持していたが、FID番号011
を書込まれ、DSPメモリ32の関連する位置は１を受信し
ているFID17の各位置について、回路は表示用メモリか
らカラー出力を発生することを示す。これは、DSPメモ
リ32が入力端子Ｃに１を供給すると共に、FIDメモリ17
の数が出力FIDレジスタ19の数より１大きくなることに
応答して比較器回路36が入力端子Ｂに１を供給するため
に起こる。

22行目から26行目は、出力FIDレジスタ19の数が011に
変化することによつて発生する出力を示す。たとえば、
22行目から24行目には、010以下の数を保持しているFID
メモリ17のいずれの位置に対しても、DSPメモリ32のそ
の位置に保持される値にかかわらず、背景色出力が発生
されることが示されている。これを引起こす理由の大半
は、FIDメモリ17と出力FIDメモリ19とが異なる数を保持
しており、出力論理回路38の入力端子Ａに０を発生する
ということから自明である。DSPメモリ32がある位置に
１を保持している場合であつても、出力FIDレジスタの
数はFIDメモリ17の数より１小さいのではなく、１大き
いので、比較器36は出力論理回路38の入力端子Ｂに０を
供給する。

25行目と26行目は、011を保持するFIDメモリ17のいず
れかの位置においては、出力FIDレジスタの数が同じで
あるので、表示用メモリから出力表示装置へカラー情報
が転送されることを示す。

当業者は、以上の説明から、システム30の動作のステ
ツプごとに、システム30の出力論理が、出力フレーム識
別レジスタ19の数と、FIDメモリ17の数とが等しい期間
中と、FIDメモリ17が重ね書きされるように次のフレー
ムが他方の表示用メモリに書込まれている後続する期間
中の双方で、表示用メモリ13又は14により提供された情
報を供給することを認めるであろう。

このように、本発明のシステム30の回路は第１図に示
した回路の代わりとなることができ、しかも、フレーム
識別バツフア部において第１図の回路が利用するメモリ
の半分のメモリを利用するだけで、同じ目的を達成す
る。さらに、FIDメモリ17は出力表示装置12の１つの画
素を表わす各位置に３つのビツトを含むので、そのメモ
リのクリアは、第１図に示すシステム10のメモリのクリ
アより高速で実行されるであろう。実際には、FIDメモ
リは３つのビツト位置を有するのに対し、第１図の回路
のFIDメモリは合わせて８つのビツト位置を有している
ため、クリアは第１図の回路をクリアするために必要と
される時間の約32分の１の時間で終了すると考えられ
る。その結果、出力表示装置12にフレームを提示する速
度はかなり増す。

第４図は、出力論理回路38の入力端子A,B及びＣに供
給される様々に異なる信号に応答してマルチプレクサ25
を動作させるために出力端子Ｄで発生される出力信号を
示す真理値表である。表からわかるように、入力端子Ａ
及びＢの信号が共に０であるときは、入力端子Ｃにどの
ような信号が現われようとも、出力は背景色を表示させ
る。入力端子Ａに１の信号が発生されると、入力端子Ｂ
及びＣにどのような信号が発生しようとも、出力は、表
示用メモリに記憶されているカラー信号を表示させる。
入力端子Ａ及びＣに０が供給され、入力端子Ｂには１が
供給されているときには、出力表示装置は背景色を発生
する。入力端子Ａに０が供給され且つ入力端子Ｂ及びＣ
に共に１が供給されるときには、出力は適切な表示用メ
モリからのカラー信号を出力表示装置12に発生させる。

本発明を好ましい一実施例に関して説明したが、当業
者により、本発明の趣旨から逸脱せずに、様々な変形及
び変更を実施しうることは明白であろう。従つて、本発
明は特許請求の範囲によつて判断されるべきものであ
る。

【図面の簡単な説明】

第１図は、コンピユータ出力装置に表示すべき個々のフ
レームを選択する従来の構成を示すブロツク線図、第２
図は、コンピユータ出力装置に表示すべき個々のフレー
ムを選択するための、本発明に従つて改良された構成を
示すブロツク線図、第３図は、第２図に示す構成の動作
を示すのに有用な表、第４図は、第２図に示す本発明の
構成における信号の流れを示す真理値表である。 12……出力表示装置、13,14……表示用メモリ、16……
入力FIDレジスタ、17……FIDメモリ、19……出力FIDレ
ジスタ、20……背景色レジスタ、21……制御レジスタ、
25……マルチプレクサ、30……出力表示システム、32…
…DSPメモリ、34,36……比較器、38……出力論理回路。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭63−271294（ＪＰ，Ａ) 特開平２−24784（ＪＰ，Ａ) 英国公開2223651（ＧＢ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G09G 5/00 - 5/40 ＷＰＩ（ＤＩＡＬＯＧ)

Claims

(57)【特許請求の範囲】

【請求項１】表示手段上に複数の情報の個別フレームを
迅速に表示するコンピュータ出力システムにおいて、第１の複数のピクセル記憶位置を含み、前記情報のフレ
ームの第１のフレームを記憶する第１のピクセルマップ
表示用メモリ、および第２の複数のピクセル記憶位置を
含み、前記情報のフレームの第２のフレームを記憶する
第２のピクセルマップ表示用メモリと、前記第１の複数のピクセル記憶位置と前記第２の複数の
ピクセル記憶位置とに同時に対応する第３の複数のピク
セル記憶位置を含み、それぞれ前記情報の個別フレーム
の１つを示す情報のｎビット・フレーム指示を記憶する
ピクセルマップ・フレーム識別用メモリと、前記第１の表示用メモリおよび前記第２の表示用メモリ
および前記フレーム識別用メモリに結合され、前記第１
のフレームおよびそのｎビット・フレーム指示を前記対
応する第１の複数のピクセル記憶位置および第３の複数
のピクセル記憶位置に交互に入力し、前記第２のフレー
ムおよびそのｎビット・フレーム指示を前記対応する第
２の複数のピクセル記憶位置および第３の複数のピクセ
ル記憶位置に交互に入力する入力手段と、前記フレーム識別用メモリおよび前記入力手段に結合さ
れ、前記第３の複数のピクセル記憶位置に記憶された前
記ｎビット指示と、前記入力手段内の前記ｎビット指示
と、所定の方法で前記ディスプレイ上に表示すべき特定
のフレームを示す指示とを比較し、前記指示の比較が前
記所定の方法のもとで前記対応する第３の複数のピクセ
ル記憶位置において成功した場合に、前記第１の複数の
ピクセル記憶位置および前記第２の複数のピクセル記憶
位置に対して許可信号を出力する比較手段と、前記第１の表示用メモリおよび前記第２の表示用メモリ
および前記比較手段に結合され、前記第１の複数のピク
セル記憶位置および前記第２の複数のピクセル記憶位置
内に記憶された前記第１のフレームおよび前記第２のフ
レームの１つを選択し、前記許可信号に基づいて前記ピ
クセル記憶位置に記憶された前記選択したフレームの前
記フレーム情報を表示する制御手段とを含むシコンピュ
ータ出力システム。