JPH0916807A - マルチスクリーン表示回路 - Google Patents
マルチスクリーン表示回路Info
- Publication number
- JPH0916807A JPH0916807A JP7201250A JP20125095A JPH0916807A JP H0916807 A JPH0916807 A JP H0916807A JP 7201250 A JP7201250 A JP 7201250A JP 20125095 A JP20125095 A JP 20125095A JP H0916807 A JPH0916807 A JP H0916807A
- Authority
- JP
- Japan
- Prior art keywords
- screen
- processors
- image
- processor
- screens
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Image Generation (AREA)
- Transforming Electric Information Into Light Information (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】
【目的】ビューイング変換が異なる大型マルチスクリー
ンのグラフィックプロセッサ並列処理の高速描画構造 【構成】複数のレンダリングプロセッサ２ａ−２ｃで構
成し、それぞれのプロセッサにはビューイング変換が異
なるスクリーンに対応した画像メモリ３ａ，ｂ，ｃ−５
ａ，ｂ，ｃを用意し、プリミティブを変換別にそれら画
像メモリに記憶した後、プロセッサ間で共通する画像メ
モリデータを比較回路６ａ−６ｆで合成してマルチスク
リーンの映像とする。
ンのグラフィックプロセッサ並列処理の高速描画構造 【構成】複数のレンダリングプロセッサ２ａ−２ｃで構
成し、それぞれのプロセッサにはビューイング変換が異
なるスクリーンに対応した画像メモリ３ａ，ｂ，ｃ−５
ａ，ｂ，ｃを用意し、プリミティブを変換別にそれら画
像メモリに記憶した後、プロセッサ間で共通する画像メ
モリデータを比較回路６ａ−６ｆで合成してマルチスク
リーンの映像とする。
Description
この発明はマルチプロジェクターで構成する大型スクリ
ーンの表示システムにおいて、それぞれ、表示（投射）
効果の異なるスクリーンにコンピュータ・グラフィクス
画像を分割表示するプロセスと回路に関するものであ
る。
ーンの表示システムにおいて、それぞれ、表示（投射）
効果の異なるスクリーンにコンピュータ・グラフィクス
画像を分割表示するプロセスと回路に関するものであ
る。
【０００１】［従来の技術］ＣＲＴなどの１つの表示装
置と一組の描画プロセッサ（ワークステーションやパー
ソナルコンピュータ）を用いてコンピュータ・グラフィ
ックス映像を表示するシステムでは、通常のプロセスと
して、まず描画プリミティブ（図形を定義する幾何学的
情報）に各種の座標変換を加え、次にレンダリングプロ
セッサにより画素に展開し、これを画像メモリーに記憶
する。画像メモリーはＣＲＴの走査タイミングに同期し
て、その内容が読み出され、表示される。このような従
来のシステムでは、スクリーンに表示される情報群と、
それら情報に対する図形の、例えば透視変換処理は同時
には１つであり、一組の全体映像に対して部分的に異な
る複数のビューイング処理を施すことはない。一方、大
型スクリーンとりわけ上下左右に配列されたスクリーン
への表示を考えると、視点角から見て各スクリーンに投
射する映像はそれぞれ面の傾に対応して投射率（斜視投
影が生じる）が異ならなければ正しい３次元空間上の映
像にはならない。これに対処するためにはそれぞれのス
クリーンに対応したビューイング変換処理を実行するレ
ンダリングプロセッサ（以下ＲＰという）をそれぞれ用
意し、自分に与えられた１つの座標変換だけを処理すれ
ばよい。しかしながらこの構成においては描画プリミテ
ィブが不特定に構成されていたり、二つ以上のスクリー
ンに股がる映像が一般的であるため、多数のＲＰに対し
て、ＣＰＵはすべてに共通のデータを与えることにな
り、これらデータを各ＲＰはクリッピング処理を行うこ
とによって自分の領域内外のプリミティブを判定、選択
することになる。この構成では等価的に、ＣＰＵから見
て１組のＲＰが接続されていることに等しく最も遅いＲ
Ｐにロードが支配され並列処理効果が少ない。この発明
は以上のように広視野を得るために多数の視点軸が異な
る（傾きの異なる）スクリーンを集合して成る大型シス
テムに対する映像表現として、多数のＲＰから成る描画
システムがもつ問題点を解決すべく成されたものであ
り、Ｖｉｒｔｕａｌ Ｒｅａｌｉｔｙ（仮想現実）シス
テムに有効な回路を提供するものである。
置と一組の描画プロセッサ（ワークステーションやパー
ソナルコンピュータ）を用いてコンピュータ・グラフィ
ックス映像を表示するシステムでは、通常のプロセスと
して、まず描画プリミティブ（図形を定義する幾何学的
情報）に各種の座標変換を加え、次にレンダリングプロ
セッサにより画素に展開し、これを画像メモリーに記憶
する。画像メモリーはＣＲＴの走査タイミングに同期し
て、その内容が読み出され、表示される。このような従
来のシステムでは、スクリーンに表示される情報群と、
それら情報に対する図形の、例えば透視変換処理は同時
には１つであり、一組の全体映像に対して部分的に異な
る複数のビューイング処理を施すことはない。一方、大
型スクリーンとりわけ上下左右に配列されたスクリーン
への表示を考えると、視点角から見て各スクリーンに投
射する映像はそれぞれ面の傾に対応して投射率（斜視投
影が生じる）が異ならなければ正しい３次元空間上の映
像にはならない。これに対処するためにはそれぞれのス
クリーンに対応したビューイング変換処理を実行するレ
ンダリングプロセッサ（以下ＲＰという）をそれぞれ用
意し、自分に与えられた１つの座標変換だけを処理すれ
ばよい。しかしながらこの構成においては描画プリミテ
ィブが不特定に構成されていたり、二つ以上のスクリー
ンに股がる映像が一般的であるため、多数のＲＰに対し
て、ＣＰＵはすべてに共通のデータを与えることにな
り、これらデータを各ＲＰはクリッピング処理を行うこ
とによって自分の領域内外のプリミティブを判定、選択
することになる。この構成では等価的に、ＣＰＵから見
て１組のＲＰが接続されていることに等しく最も遅いＲ
Ｐにロードが支配され並列処理効果が少ない。この発明
は以上のように広視野を得るために多数の視点軸が異な
る（傾きの異なる）スクリーンを集合して成る大型シス
テムに対する映像表現として、多数のＲＰから成る描画
システムがもつ問題点を解決すべく成されたものであ
り、Ｖｉｒｔｕａｌ Ｒｅａｌｉｔｙ（仮想現実）シス
テムに有効な回路を提供するものである。
【０００２】［課題を解決するための手段］複数のレン
ダリングプロセッサ（ＲＰ）で構成された大型スクリー
ン表示システムでは、前節で述べた複数のＲＰが同時に
同一のデータを受信し、自分の領域内に含まれるデータ
のみを処理するシステムに対し、それぞれのプロセッサ
が同時並行して、それぞれ異なる命令およびプリミティ
ブを実行するＭＩＭＤ（Ｍｕｌｔｉｐｌｅ Ｉｎｓｔｒ
ｕｃｔｉｏｎ Ｍｕｌｔｉｐｌｅ Ｄａｔａ）方式が特
定の条件の元では性能の上から最も好ましい。これを構
成するには、３つの手段が必要である。第一の手段につ
いては、ＣＰＵは多数のＲＰを共通ネットワーク上にも
ち、それらに対してプリミティブの幾何学的条件や属性
を管理することなく、受信可能なＲＰからプリミティブ
を順次送る。すなわち、プリミティブとＲＰとは非依存
型である。この場合、ＣＰＵはプリミティブの量、すな
わち転送量の均衡だけを考慮する。プリミティブには、
例えば塗りつぶし処理で、多角形の面積がそれぞれ異な
る場合、面積が大きいほど、演算時間を要し、ＲＰのロ
ードバランスが異なってくることがある。このような場
合はＣＰＵはＲＰにプリミティブを転送する際、そのＲ
Ｐがデータ受信状態か否かを調べ、受信不可であれば、
次のＲＰにそのプリミティブを送信する。プリミティブ
がＲＰとは非依存の関係であれは受信可能なプロセッサ
から順次所定のデータ量を送信することができる。第２
の手段については、プリミティブを受信したそれぞれの
ＲＰでは、受信プリミティブに対してそれぞれの投射率
等の異なる座標変換を行い、その後、ビューイング変換
の種類と同数のクリッピング処理を行う。いま、ＲＰの
数をＲ、ＲＰの中で選択する座標変換処理の数をＮ、そ
れに要する時間をｔまた全体のデータ転送量をＭとする
と、システムの処理時間はＭＮｔ／Ｒとなる（但しＣＰ
Ｕのロード時間は無視できるものとする）。これに対し
て、すべてのプリミティブをそれぞれのプロセッサに与
え、ＲＰでは１つの座標変換しか行わないシステムでは
Ｍｔとなる。この結果Ｎ＜Ｒの場合はＭＩＭＤシステム
が効率がよい。通常大型スクリーンでは１つの面の傾き
（Ｎが対応）に比べてプロジェクターの数（Ｒに対応）
は４倍以上となる。第３の手段について、それぞれのＲ
Ｐから出力されるデータはＮ種類の、対応するスクリー
ンにクリップされたものである。このデータはＮ組のフ
レームバッファに書き込まれる。すべてのＲＰがＮ組の
フレームバッファをもち、各組のフレームバッファはそ
れぞれのスクリーンの１つに対応する。この結果、最終
的に所定のスクリーンの映像とするためにはそれぞれの
ＲＰのフレームバッファの共通各組の画像を合成する必
要がある。合成後のＮ組の画像はそれぞれ対応するスク
リーンに送出される。この合成手段として、フレームバ
ッファには特願平４−２５５３１２で示した画像とＺ
（奥行き）値を同時に記憶し、これを所定の長さを交互
に、シリアルに同期して読みだす方法がある。各フレー
ムバッファからの信号はＺ値比較され、隠面消去法で画
素を選択する。こうして得られた信号をスクリーンある
いは再度特定のフレームバッファに書き込み、スクリー
ンの走査タイミングに同期して読み出す。この発明の方
式では、Ｍ組からなるそれぞれのＲＰはＮ組のフレーム
バッファをもち、それぞれのフレームバッファからの信
号を合成する点で、（Ｍ組のＲＰがそれぞれ自身の１つ
のフレームバッファをもつことに比べて）コストの問題
が指摘されよう。しかしＣＰＵがすべてのＲＰに共通の
データを送り、各プロセッサでは割り振られた１つの座
標変換とクリッピングを行うシステムではＲＰ当りの演
算回路が少ない反面、システム全体が最も負荷の重い１
つのＲＰの性能に支配される。例えばあるプロセッサに
面積の大きいポリゴン描画の負荷が加わり、待ち状態が
発生すると、これが受信可能となるまで、他のプロセッ
サが受信可能であってもそれらのプロセッサにはデータ
は送信できない。もし送信するのであればＣＰＵは予め
それぞれのプロセッサに対応してクリッピングを前処理
として必要とされる。しかしクリッピングは座標変換し
た後でなければ行うことができない。よってＣＰＵに大
半の処理が加わり、このＣＰＵの負荷を考えると、シス
テムではダイナミック表示は困難となる。以上からこの
発明では３つの手段を合わせもつことによって高速描画
を達成するものである。
ダリングプロセッサ（ＲＰ）で構成された大型スクリー
ン表示システムでは、前節で述べた複数のＲＰが同時に
同一のデータを受信し、自分の領域内に含まれるデータ
のみを処理するシステムに対し、それぞれのプロセッサ
が同時並行して、それぞれ異なる命令およびプリミティ
ブを実行するＭＩＭＤ（Ｍｕｌｔｉｐｌｅ Ｉｎｓｔｒ
ｕｃｔｉｏｎ Ｍｕｌｔｉｐｌｅ Ｄａｔａ）方式が特
定の条件の元では性能の上から最も好ましい。これを構
成するには、３つの手段が必要である。第一の手段につ
いては、ＣＰＵは多数のＲＰを共通ネットワーク上にも
ち、それらに対してプリミティブの幾何学的条件や属性
を管理することなく、受信可能なＲＰからプリミティブ
を順次送る。すなわち、プリミティブとＲＰとは非依存
型である。この場合、ＣＰＵはプリミティブの量、すな
わち転送量の均衡だけを考慮する。プリミティブには、
例えば塗りつぶし処理で、多角形の面積がそれぞれ異な
る場合、面積が大きいほど、演算時間を要し、ＲＰのロ
ードバランスが異なってくることがある。このような場
合はＣＰＵはＲＰにプリミティブを転送する際、そのＲ
Ｐがデータ受信状態か否かを調べ、受信不可であれば、
次のＲＰにそのプリミティブを送信する。プリミティブ
がＲＰとは非依存の関係であれは受信可能なプロセッサ
から順次所定のデータ量を送信することができる。第２
の手段については、プリミティブを受信したそれぞれの
ＲＰでは、受信プリミティブに対してそれぞれの投射率
等の異なる座標変換を行い、その後、ビューイング変換
の種類と同数のクリッピング処理を行う。いま、ＲＰの
数をＲ、ＲＰの中で選択する座標変換処理の数をＮ、そ
れに要する時間をｔまた全体のデータ転送量をＭとする
と、システムの処理時間はＭＮｔ／Ｒとなる（但しＣＰ
Ｕのロード時間は無視できるものとする）。これに対し
て、すべてのプリミティブをそれぞれのプロセッサに与
え、ＲＰでは１つの座標変換しか行わないシステムでは
Ｍｔとなる。この結果Ｎ＜Ｒの場合はＭＩＭＤシステム
が効率がよい。通常大型スクリーンでは１つの面の傾き
（Ｎが対応）に比べてプロジェクターの数（Ｒに対応）
は４倍以上となる。第３の手段について、それぞれのＲ
Ｐから出力されるデータはＮ種類の、対応するスクリー
ンにクリップされたものである。このデータはＮ組のフ
レームバッファに書き込まれる。すべてのＲＰがＮ組の
フレームバッファをもち、各組のフレームバッファはそ
れぞれのスクリーンの１つに対応する。この結果、最終
的に所定のスクリーンの映像とするためにはそれぞれの
ＲＰのフレームバッファの共通各組の画像を合成する必
要がある。合成後のＮ組の画像はそれぞれ対応するスク
リーンに送出される。この合成手段として、フレームバ
ッファには特願平４−２５５３１２で示した画像とＺ
（奥行き）値を同時に記憶し、これを所定の長さを交互
に、シリアルに同期して読みだす方法がある。各フレー
ムバッファからの信号はＺ値比較され、隠面消去法で画
素を選択する。こうして得られた信号をスクリーンある
いは再度特定のフレームバッファに書き込み、スクリー
ンの走査タイミングに同期して読み出す。この発明の方
式では、Ｍ組からなるそれぞれのＲＰはＮ組のフレーム
バッファをもち、それぞれのフレームバッファからの信
号を合成する点で、（Ｍ組のＲＰがそれぞれ自身の１つ
のフレームバッファをもつことに比べて）コストの問題
が指摘されよう。しかしＣＰＵがすべてのＲＰに共通の
データを送り、各プロセッサでは割り振られた１つの座
標変換とクリッピングを行うシステムではＲＰ当りの演
算回路が少ない反面、システム全体が最も負荷の重い１
つのＲＰの性能に支配される。例えばあるプロセッサに
面積の大きいポリゴン描画の負荷が加わり、待ち状態が
発生すると、これが受信可能となるまで、他のプロセッ
サが受信可能であってもそれらのプロセッサにはデータ
は送信できない。もし送信するのであればＣＰＵは予め
それぞれのプロセッサに対応してクリッピングを前処理
として必要とされる。しかしクリッピングは座標変換し
た後でなければ行うことができない。よってＣＰＵに大
半の処理が加わり、このＣＰＵの負荷を考えると、シス
テムではダイナミック表示は困難となる。以上からこの
発明では３つの手段を合わせもつことによって高速描画
を達成するものである。
【０００３】［実施例］本発明に係わるマルチスクリー
ンシステムの例を図１に示す。図１においてシステムプ
ロセッサ１はそのバス上にレンダリングプロセッサＲＰ
２ａ〜２ｃをもつ。またそれぞれのＲＰには３つ分割さ
れた画像メモリ３ａ，３ｂ，３ｃおよび４ａ，４ｂ，４
ｃおよび５ａ，５ｂ，５ｃをそれぞれにもつ。この画像
メモリ３ａ，４ａ，５ａおよび３ｂ，４ｂ，５ｂおよび
３ｃ，４ｃ，５ｃの各組はそれぞれ１つのスクリーンを
共有する。よって図１の例では３つのスクリーンで構成
されるシステムを示す。画像メモリの並列数によってス
クリーンの分割数が決定される一方、ＲＰの数は任意に
スケーリングができる。それぞれの画像メモリの出力信
号は画像情報とそれに対応したＺ値で構成され、このう
ちＺ値についてＺコンパレータ６ａ〜６ｆで構成され、
視点に近いＺ値をもつ画像が選択される。最終的に選択
された映像が対応するスクリーンに与えられる。本発明
に関する回路構成を図２に示す。図２はＲＰ２組で構成
される２つの面をもつシステムの画像メモリー構造であ
る。すなわち図１のシステムが３つのスクリーンで構成
されていたのに対して、図２はそのうちのＲＰ０とＲＰ
１の２つの回路を取り出した２つのスクリーン構造の場
合を示している。それぞれのＲＰ側ではこの２つの面に
対応する２つに分割された画像メモリ３ａ，３ｂおよび
４ａ，４ｂをもっている。システムプロセッサからＲＰ
０にプリミティブをロードすると、ＲＰ０では画素をそ
の描画される領域に応じて、画像メモリ３ａあるいは３
ｂの一方に記憶する。一方ＲＰ１でも同様に画像メモリ
４ａあるいは４ｂに画像を記憶する。この２組の画像メ
モリーは２つのスクリーンに対応し３ａおよび４ａがス
クリーンＳ０と、３ｂおよび４ｂがスクリーンＳ１とな
る。よってスクリーンＳ０およびＳ１上で最終映像はそ
れぞれの分割された画像メモリ３ａ，４ａあるいは３
ｂ，４ｂの内容を合成したものである。１組の画像メモ
リ３ａおよび３ｂは書き込みアドレスＷＡＤＲＯを共通
にしており、描画する図形がその両画像メモリにかかる
場合でもクリッピング処理の後に３ａおよび３ｂに対す
るそれぞれに座標変換が加えられ、記憶される。画像メ
モリ３ａおよび４ａあるいは３ｂおよび４ｂはそれぞれ
に同じ座標変換が加えられる。記憶された図形を合成す
るには、まずそれぞれの画像メモリの読みだしアドレス
ＲＡＤＡとＲＡＤＢをマルチプレクサ７を通して与え、
走査手順にしたがって読みだす。読み出しアドレスはＲ
Ｐが異なっていてもそれぞれ分割された画像メモリグル
ープでは同一スクリーンへの表示あるため共通である。
シフトレジスタ８および９にロードされ、直列変換され
たビディオ信号はコンパレータ６ａおよび６ｂに加えら
れる。ここでビディオ信号は一定数の画像とその画像の
もつＺ値を１組のデータ列として出力される。例えば３
２ピクセルの画素を出力した後に３２のＺ値を出力し、
計６４クロックを１つの周期として、これを走査順に出
力するものである。これは分割された画像メモリがスク
リーンの２倍の領域の容量をもち、画素とＺ値をそれぞ
れ半々に記憶し、読みだしアドレスＲＡＤＡおよびＲＡ
ＤＢをその記憶された領域のアドレシングを３２クロッ
クごとに切り換えることで可能である。ここでＺ値とは
Ｚ−バッファ隠面消去法を成す視点軸上の座標値であ
る。このようにして、コンパレータ、６ａおよび６ｂで
Ｚ比較が実行され視点に近い画像が選択されて、それぞ
れＳ０、Ｓ１への信号として出力される。
ンシステムの例を図１に示す。図１においてシステムプ
ロセッサ１はそのバス上にレンダリングプロセッサＲＰ
２ａ〜２ｃをもつ。またそれぞれのＲＰには３つ分割さ
れた画像メモリ３ａ，３ｂ，３ｃおよび４ａ，４ｂ，４
ｃおよび５ａ，５ｂ，５ｃをそれぞれにもつ。この画像
メモリ３ａ，４ａ，５ａおよび３ｂ，４ｂ，５ｂおよび
３ｃ，４ｃ，５ｃの各組はそれぞれ１つのスクリーンを
共有する。よって図１の例では３つのスクリーンで構成
されるシステムを示す。画像メモリの並列数によってス
クリーンの分割数が決定される一方、ＲＰの数は任意に
スケーリングができる。それぞれの画像メモリの出力信
号は画像情報とそれに対応したＺ値で構成され、このう
ちＺ値についてＺコンパレータ６ａ〜６ｆで構成され、
視点に近いＺ値をもつ画像が選択される。最終的に選択
された映像が対応するスクリーンに与えられる。本発明
に関する回路構成を図２に示す。図２はＲＰ２組で構成
される２つの面をもつシステムの画像メモリー構造であ
る。すなわち図１のシステムが３つのスクリーンで構成
されていたのに対して、図２はそのうちのＲＰ０とＲＰ
１の２つの回路を取り出した２つのスクリーン構造の場
合を示している。それぞれのＲＰ側ではこの２つの面に
対応する２つに分割された画像メモリ３ａ，３ｂおよび
４ａ，４ｂをもっている。システムプロセッサからＲＰ
０にプリミティブをロードすると、ＲＰ０では画素をそ
の描画される領域に応じて、画像メモリ３ａあるいは３
ｂの一方に記憶する。一方ＲＰ１でも同様に画像メモリ
４ａあるいは４ｂに画像を記憶する。この２組の画像メ
モリーは２つのスクリーンに対応し３ａおよび４ａがス
クリーンＳ０と、３ｂおよび４ｂがスクリーンＳ１とな
る。よってスクリーンＳ０およびＳ１上で最終映像はそ
れぞれの分割された画像メモリ３ａ，４ａあるいは３
ｂ，４ｂの内容を合成したものである。１組の画像メモ
リ３ａおよび３ｂは書き込みアドレスＷＡＤＲＯを共通
にしており、描画する図形がその両画像メモリにかかる
場合でもクリッピング処理の後に３ａおよび３ｂに対す
るそれぞれに座標変換が加えられ、記憶される。画像メ
モリ３ａおよび４ａあるいは３ｂおよび４ｂはそれぞれ
に同じ座標変換が加えられる。記憶された図形を合成す
るには、まずそれぞれの画像メモリの読みだしアドレス
ＲＡＤＡとＲＡＤＢをマルチプレクサ７を通して与え、
走査手順にしたがって読みだす。読み出しアドレスはＲ
Ｐが異なっていてもそれぞれ分割された画像メモリグル
ープでは同一スクリーンへの表示あるため共通である。
シフトレジスタ８および９にロードされ、直列変換され
たビディオ信号はコンパレータ６ａおよび６ｂに加えら
れる。ここでビディオ信号は一定数の画像とその画像の
もつＺ値を１組のデータ列として出力される。例えば３
２ピクセルの画素を出力した後に３２のＺ値を出力し、
計６４クロックを１つの周期として、これを走査順に出
力するものである。これは分割された画像メモリがスク
リーンの２倍の領域の容量をもち、画素とＺ値をそれぞ
れ半々に記憶し、読みだしアドレスＲＡＤＡおよびＲＡ
ＤＢをその記憶された領域のアドレシングを３２クロッ
クごとに切り換えることで可能である。ここでＺ値とは
Ｚ−バッファ隠面消去法を成す視点軸上の座標値であ
る。このようにして、コンパレータ、６ａおよび６ｂで
Ｚ比較が実行され視点に近い画像が選択されて、それぞ
れＳ０、Ｓ１への信号として出力される。
【０００４】［効果］この発明により、透視効果が異な
る多面体スクリーンに対して、それぞれに対応する映像
が得られ、仮想現実空間など交換全体を囲む大型スクリ
ーンの高速描画が可能となる。
る多面体スクリーンに対して、それぞれに対応する映像
が得られ、仮想現実空間など交換全体を囲む大型スクリ
ーンの高速描画が可能となる。
【図１】本発明のマルチスクリーンシステム １ システムプロセッサ ２ａ〜２ｃ レンダリングプロセッサ ３ａ〜３ｃ 画像メモリ ４ａ〜４ｃ 画像メモリ ５ａ〜５ｃ 画像メモリ ６ａ〜６ｆ Ｚコンパレータ（合成回路）
【図２】７ マルチプレクサ ８ シフトレジスタ ９ シフトレジスタ ３ａ，３ｂ，４ａ，４ｂ，６ａ，６ｂ図１と同じ
Claims (1)
- それぞれ異なるビューイング変換をもつマルチスクリー
ンと、複数の描画プロセッサからなる並列処理構造を成
すグラフィック表示システムにおいて、これらプロセッ
サには描画プリミティブの幾何学的条件を考慮すること
なく、これらを順次受信可能なものからロードする第１
の手段と、それぞれのプロセッサにおいては、それぞれ
のスクリーンに対応するためのすべてのピューイング変
換機能をもつ第２の手段と、それぞれのプロセッサはビ
ューイング変換毎の画像メモリを具備するとともに、プ
ロセッサによって実行された画像データは、それぞれそ
れらの画像メモリに記憶された後、プロセッサ間ではそ
れぞれビューイング変換が共通する画像メモリどうしを
隠面消去法によって合成し、この結果得られた画像デー
タをスクリーンへの表示画像データとする第３の手段と
を合わせもったマルチスクリーン表示回路
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7201250A JPH0916807A (ja) | 1995-07-03 | 1995-07-03 | マルチスクリーン表示回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7201250A JPH0916807A (ja) | 1995-07-03 | 1995-07-03 | マルチスクリーン表示回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0916807A true JPH0916807A (ja) | 1997-01-17 |
Family
ID=16437833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7201250A Pending JPH0916807A (ja) | 1995-07-03 | 1995-07-03 | マルチスクリーン表示回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0916807A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100436183B1 (ko) * | 2002-10-09 | 2004-06-12 | 한국과학기술원 | 개인용 컴퓨터를 이용한 3차원 그래픽 처리용 후-정렬시스템 |
| EP2008832A1 (en) | 2007-06-28 | 2008-12-31 | Canon Finetech Inc. | Printing apparatus and printing method |
| WO2010114337A3 (ko) * | 2009-04-03 | 2011-01-06 | 주식회사 다림비젼 | 3차원 멀티뷰 장치, 제공방법 및 기록매체 |
-
1995
- 1995-07-03 JP JP7201250A patent/JPH0916807A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100436183B1 (ko) * | 2002-10-09 | 2004-06-12 | 한국과학기술원 | 개인용 컴퓨터를 이용한 3차원 그래픽 처리용 후-정렬시스템 |
| EP2008832A1 (en) | 2007-06-28 | 2008-12-31 | Canon Finetech Inc. | Printing apparatus and printing method |
| EP2754562A1 (en) | 2007-06-28 | 2014-07-16 | Canon Finetech Inc. | Printing apparatus and printing method |
| WO2010114337A3 (ko) * | 2009-04-03 | 2011-01-06 | 주식회사 다림비젼 | 3차원 멀티뷰 장치, 제공방법 및 기록매체 |
| KR101037797B1 (ko) * | 2009-04-03 | 2011-05-27 | 주식회사 다림비젼 | 복수의 입력 비디오(디지털,아날로그,ｉｐ 압축 비디오)들을 가상 그래픽 3차원 비디오 월의 가상모니터에 비디오 택스쳐링의 방식을 이용하여 표현하고 이를 가상 3차원 그래픽 공간에 배치한 가상카메라를 통해 실시간 3차원 렌더링을 통해 실시간으로 모니터에 보여 주는 매트릭스 및 스위처/믹서 기능을 갖는 3차원 공간속의 비디오 월을 보여 주는 멀티뷰 시스템 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6473086B1 (en) | Method and apparatus for graphics processing using parallel graphics processors | |
| US6642928B1 (en) | Multi-processor graphics accelerator | |
| US5274760A (en) | Extendable multiple image-buffer for graphics systems | |
| US7616207B1 (en) | Graphics processing system including at least three bus devices | |
| US7075541B2 (en) | Adaptive load balancing in a multi-processor graphics processing system | |
| US6292200B1 (en) | Apparatus and method for utilizing multiple rendering pipes for a single 3-D display | |
| US7737982B2 (en) | Method and system for minimizing an amount of data needed to test data against subarea boundaries in spatially composited digital video | |
| EP0447225B1 (en) | Methods and apparatus for maximizing column address coherency for serial and random port accesses in a frame buffer graphics system | |
| US5251298A (en) | Method and apparatus for auxiliary pixel color management using monomap addresses which map to color pixel addresses | |
| US6762763B1 (en) | Computer system having a distributed texture memory architecture | |
| US20080211816A1 (en) | Multiple parallel processor computer graphics system | |
| US6166743A (en) | Method and system for improved z-test during image rendering | |
| JP2517123Y2 (ja) | メモリ装置 | |
| WO1989011143A1 (en) | Computer graphics raster image generator | |
| JPH09245179A (ja) | コンピュータグラフィックス装置 | |
| EP1424653B1 (en) | Dividing work among multiple graphics pipelines using a super-tiling technique | |
| US6864892B2 (en) | Graphics data synchronization with multiple data paths in a graphics accelerator | |
| US6157393A (en) | Apparatus and method of directing graphical data to a display device | |
| JPH03241480A (ja) | 並列多角形／画素描出用エンジン | |
| JP2004280125A (ja) | ビデオ／グラフィックメモリシステム | |
| JP2952780B2 (ja) | コンピユータ出力システム | |
| US6567092B1 (en) | Method for interfacing to ultra-high resolution output devices | |
| JPH0916807A (ja) | マルチスクリーン表示回路 | |
| US7489315B1 (en) | Pixel stream assembly for raster operations | |
| US20030061455A1 (en) | Data processor with a built-in memory |